KR20170024127A - 고속 플래시 메모리 시스템을 위한 비트 라인 조절기 - Google Patents

고속 플래시 메모리 시스템을 위한 비트 라인 조절기 Download PDF

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Abstract

고속 플래시 메모리 시스템에서 사용하기 위한 비트 라인 조절기가 개시된다. 비트 라인 조절기는 비트 라인의 바이어스 전압과 기준 전압을 비교함으로써 생성된 트림 비트들의 세트에 응답한다.

Description

고속 플래시 메모리 시스템을 위한 비트 라인 조절기{BITLINE REGULATOR FOR HIGH SPEED FLASH MEMORY SYSTEM}
고속 플래시 메모리 시스템에서 사용하기 위한 비트 라인 조절기가 개시된다.
플래시 메모리 시스템들은 주지되어 있다. 플래시 메모리 시스템들은 전형적으로 플래시 메모리 셀들의 하나 이상의 어레이들을 포함한다. 셀들은 어레이 내에서 로우(row)들 및 컬럼(column)들로 구성된다. 각각의 로우는 워드 라인에 의해 활성화되고, 각각의 컬럼은 비트 라인에 의해 활성화된다. 따라서, 특정 워드 라인 및 특정 비트 라인을 어서팅(assert)함으로써 판독 동작 또는 기록 동작 중 어느 하나를 위해 특정 플래시 메모리 셀이 액세스된다.
종래 기술의 일부 시스템들에서, 판독 동작 동안, 비트 라인은 비트 라인 조절기에 의해 매우 짧은 기간 내에 정확하게 바이어스 전압으로 사전충전될 것이다. 이는 시스템의 속도 및 정확도를 증가시킨다.
플래시 메모리 시스템들이 더 빨라짐에 따라, 종래 기술의 비트 라인 조절기들은 시스템이 얼마나 빨리 구동될 수 있는지에 대한 제한 요인들이 되어 왔다. 예를 들어, 플래시 메모리 시스템이 100 ㎒ 이상에서 동작하는 경우, 비트 라인 조절기는 비트 라인을 1ns 이하로 사전충전해야 한다. 종래 기술의 비트 라인 조절기들은 이러한 속도로 동작할 수 없다.
종래 기술의 비트 라인 조절기들의 일부 예들은 Vt 클램프, 연산 증폭기, 또는 NMOS 팔로워를 활용하는 것들을 포함한다. 이들 종래 기술의 시스템들은 더 빠른 속도에서는 정확하게 동작할 수 없다.
고속으로 동작할 수 있는 개선된 비트 라인 조절기 설계가 필요하다. 동작 조건들이 변화하고 공정들이 변경됨에 따라 메모리 시스템의 동작 동안에 자동으로 트리밍(trim)될 수 있는 비트 라인 조절기가 추가로 필요하다.
플래시 메모리 시스템들에서 사용하기 위한 개선된 비트 라인 조절기가 개시된다. 비트 라인 조절기는 동작 조건들이 변화함에 따라 비트 라인 바이어스 전압이 조절되도록 자동으로 트리밍될 수 있다.
도 1은 비트 라인 조절기를 포함하는 플래시 메모리 시스템의 일 실시예를 도시한다.
도 2는 비트 라인 조절기의 일 실시예를 도시한다.
도 3은 샘플 앤드 홀드(sample and hold) 회로 및 비교기의 일 실시예를 도시한다.
도 4는 비트 라인 조절기의 트리밍을 나타내는 예시적인 타이밍도를 도시한다.
도 1을 참조하면, 플래시 메모리 시스템(100)의 일 실시예가 도시되어 있다. 플래시 메모리 시스템(100)은, 종래 기술에서 공지되어 있는 바와 같이, 플래시 메모리 어레이(180), 컬럼 다중화기(170), 및 감지 증폭기들(160a...160n)(여기서, n은 정수임)을 포함한다. 각각의 감지 증폭기들(160a...160n)은 판독 동작 동안에 비트 라인에 대응하는 컬럼 내의 메모리 셀에 저장된 전압을 판독하는 데 사용된다.
플래시 메모리 시스템(100)은, 또한, 비트 라인 조절기(120), 샘플 앤드 홀드 회로(130), 비교기(140), 및 중재기(150)를 포함하는 트리밍가능 비트 라인 조절기 시스템(110)을 포함한다.
비트 라인 조절기(120)는 기준 전압(VREF)을 수신하고, VBL로 표기되는 사전충전된 비트 라인(195)을 출력한다. VREF에 대한 예시적인 값은 1.0 볼트이다. 사전충전된 비트 라인(195)은 각각의 감지 증폭기들(160a...160n)에 제공되고, 감지 증폭기들을 통해 판독 동작 동안에 사용되는 비트 라인들을 사전충전한다.
샘플 앤드 홀드 회로(130)는 사전충전된 비트 라인(195)뿐 아니라 제어 신호(/ATD)를 수신한다. 샘플 앤드 홀드 회로(130)는 제어 신호(/ATD)의 에지 상에서 사전충전된 비트 라인(195)을 샘플링할 것이고, 그 결과를 비교기(140)에 출력할 것이다.
비교기(140)는, 또한, 기준 전압(VREF)을 수신하며, VREF가 샘플 앤드 홀드 회로(130)로부터 수신된 신호보다 큰지 아니면 작은지 나타내는 신호를 출력한다.
중재기(150)는 비교기(140)의 출력을 수신한다. VREF가 샘플 앤드 홀드 회로(130)의 출력 초과인 경우, 중재기는 트림 비트들(190)을 조절하여, 비트 라인 조절기가 사전충전된 비트 라인(195)의 전압을 증가시키게 할 것이다. VREF가 샘플 앤드 홀드 회로(130)의 출력 이하인 경우, 중재기는 트림 비트들(190)을 조절하여, 비트 라인 조절기가 사전충전된 비트 라인(195)의 전압을 감소시키게 할 것이다.
도 2를 참조하면, 비트 라인 조절기(120)의 일 실시예에 대한 추가적인 세부사항이 도시되어 있다. 비트 라인 조절기(120)는 증폭기(201)를 포함한다. 증폭기(201)는 그의 포지티브 입력 상에서 VREF를 수신하고, 전압(BIAS)을 출력하는데, 여기서 BIAS = VREF + NMOS 트랜지스터(202)의 임계 전압이다. 증폭기(201)의 네거티브 입력은 노드(250)인데, 이는 VREF와 동일할 것이다. 출력(VBL)은 VREF ― NMOS 트랜지스터(205)의 임계 전압과 동일할 것인데, 이는 NMOS 트랜지스터(205)와 NMOS 트랜지스터(202)가 잘 매칭되는 경우에 대략 VREF일 것이다. /ATD를 생성하도록 인버터(204)에 의해 제어 신호(ATD)가 수신된다. ATD가 하이 상태(high)인 경우, /ATD는 로우 상태(low)일 것이고, 그 결과, PMOS 트랜지스터들(208, 221, 231...241)은 턴온될 것이다. ATD가 로우 상태인 경우, /ATD는 하이 상태일 것이고, 그 결과, PMOS 트랜지스터들(208, 221, 231...241)은 턴오프될 것이다.
ATD가 하이 상태인 경우, VBL(195)은 NMOS 트랜지스터(205)를 포함하는 부스트 회로, 및 VBL 상에 최소 전류 부하를 공급할 PMOS 트랜지스터(209) 및 NMOS 트랜지스터(209)를 포함하는 부스트 회로로부터 전류를 수신할 것이다. 이러한 부스트 회로는 VBL에서의 비트 라인 조절기(120)의 출력 강도를 증가시킬 것인데, 이는, 예를 들어, 부하가 변경됨에 따라 달리 발생할 수 있는 전압 강하를 방지할 것이다. 따라서, VBL은 자동 트리밍 공정의 결과로서 더 일정한 레벨에서 유지될 것이고, 더 넓은 범위의 부하를 견딜 수 있을 것이다.
중재기(150)에 의해 설정되는 트림 비트들(190)의 값들은, 또한, 추가적인 부스트 회로들을 VBL(195)에 부가할 수 있는데, 이는 비트 라인 조절기(120)의 출력 강도를 추가로 증가시킬 것이다. 여기서, 트림 비트들(190)은 m+1개 비트들을 포함한다(여기서, m은 정수이며, 어레이 내에 n+1개 감지 증폭기들 및 n+1개 컬럼들이 있기 때문에, 일반적으로, n과 동일할 것이다). 각각의 트림 비트들(190)은, 본 명세서에서 PMOS 트랜지스터(222, 232...242)로 도시된 PMOS 트랜지스터의 게이트에 접속된다. 트림 비트들(190)을 수신하기 위한 3개의 부스트 회로들(PMOS 트랜지스터들(221, 222) 및 NMOS 트랜지스터(223)를 포함하는 하나의 부스트 회로; PMOS 트랜지스터들(231, 231) 및 NMOS 트랜지스터(233)를 포함하는 다른 부스트 회로; 및 PMOS 트랜지스터들(241, 242) 및 NMOS 트랜지스터(243)를 포함하는 또 다른 부스트 회로)이 도시되어 있지만, 각각이 트림 비트들(190) 중 하나에 대응하고 각각이 도시된 3개의 부스트 회로들 중 임의의 것과 동일한 m+1개 부스트 회로들이 있다는 것이 이해될 것이다.
따라서, VBL(195)에 의해 유지되는 바이어스 전압은 조건들이 변화함에 따라 트림 비트들(190)의 값들을 조절함으로써 일정하게 유지될 수 있다. 이는 전압에서의 강하를 방지한다.
도 3을 참조하면, 샘플 앤드 홀드 회로(130) 및 비교기(140)의 일 실시예에 대한 추가적인 세부사항이 도시되어 있다. 샘플 앤드 홀드 회로(130)는 인버터(301), 스위치(302)(PMOS 트랜지스터(303) 및 NMOS 트랜지스터(304)를 포함함), 및 커패시터(305)를 포함한다. 제어 신호(ATD)는, 로우 상태인 경우, 스위치(302)를 턴온시키며, 이러한 스위치는 이어서 VBL(195)이 비교기(140) 내에 공급되게 한다. 이어서, 비교기(140)는 기준 전압(VREF)의 전압들과 VBL(195)로부터의 샘플링된 전압을 비교하여 출력(COMPOUT)을 생성하며, 이러한 출력은 이어서 중재기(150)에 제공된다.
중재기(150)는 선택적으로 제어기를 포함한다. 대안예에서, 중재기(150)는 이산 로직을 포함할 수 있다.
도 4를 참조하면, 예시적인 타이밍도(400)가 도시되어 있다. 제어 신호(ATD)는 도시된 바와 같이 시간 경과에 따라 변화한다. 트림 비트들(190)에 대한 값들 및 VBL(195)의 전압은 매 ATD 펄스마다 재평가될 수 있다.
비교기(140)로부터의 출력(COMPOUT)이 도시되어 있으며, 이러한 예에서는, 시간 경과에 따라 변화하는데, 이는 (아마도, 온도에서의 변화들, 부하에서의 변화들 등으로 인한) VBL(195)의 전압에서의 변화들을 나타낸다. 트림 비트들(190)에 대한 예시적인 값들이 나타나 있다. 예를 들어, 기간 1의 말미에 COMPOUT의 값이 변화하는 경우, 트림 비트들(190)에 대해 11110000으로부터 11100000으로 그리고 나서 11000000으로의 조절이 이루어질 수 있는데, 이는 비트 라인 조절기(120)에 의해 VBL(195)에 대해 이루어질 변화를 나타낸다. 기간 3의 말미에 COMPOUT의 값이 다시 변화하는 경우, 트림 비트들(190)에 대해 11000000으로부터 11100000으로 그리고 나서 11110000으로의 조절이 이루어진다.
따라서, 트림 비트들(195)을 조절함으로써, 실시간으로 VBL(195)에 대한 변화들이 이루어질 수 있다.
본 명세서에서의 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하려는 것이 아니라, 대신, 청구항들 중 하나 이상에 의해 포괄될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술된 재료들, 공정들, 및 수치 예들은 단지 예시적일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 본 명세서에 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 양측 모두는 포괄적으로 "~ 상에 직접적으로"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)와 "~ 상에 간접적으로"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)를 포함한다는 것에 주의하여야 한다. 마찬가지로, 용어 "인접한"은 "직접적으로 인접한"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음) 및 "간접적으로 인접한"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간의 재료들/요소들도 사이에 두지 않고 기판 상에 직접적으로 요소를 형성하는 것뿐만 아니라 하나 이상의 중간의 재료들/요소들을 사이에 두어 기판 상에 간접적으로 요소를 형성하는 것을 포함할 수 있다.

Claims (20)

  1. 메모리 시스템으로서,
    로우(row)들 및 컬럼(column)들로 구성된 메모리 셀들의 어레이-메모리 셀들의 각각의 컬럼이 비트 라인에 커플링됨-; 및
    각각의 비트 라인에 바이어스 전압을 인가하기 위한 비트 라인 조절기를 포함하고,
    상기 비트 라인 조절기는,
    복수의 트림 비트들을 출력하기 위한 제1 회로; 및
    상기 복수의 트림 비트들에 응답하여 상기 바이어스 전압을 조절하는 제2 회로를 포함하는, 메모리 시스템.
  2. 청구항 1에 있어서,
    상기 제1 회로는 상기 바이어스 전압과 기준 전압의 비교에 기초하여 상기 트림 비트들을 생성하는, 메모리 시스템.
  3. 청구항 1에 있어서,
    상기 제1 회로는,
    상기 바이어스 전압에 기초하여, 샘플링된 전압을 생성하기 위한 샘플 앤드 홀드 회로;
    상기 샘플링된 전압과 기준 전압을 비교하고 출력을 생성하기 위한 비교기; 및
    상기 비교기로부터의 출력을 수신하고 상기 트림 비트들을 생성하기 위한 중재기를 포함하는, 메모리 시스템.
  4. 청구항 1에 있어서,
    상기 제2 회로는,
    상기 트림 비트들 중 하나에 응답하여, 출력 강도를 조절하기 위한 부스트 회로를 포함하는, 메모리 시스템.
  5. 청구항 4에 있어서,
    상기 제2 회로는,
    각각 트림 비트에 응답하는, 상기 출력 강도를 조절하기 위한 복수의 부스트 회로들을 포함하는, 메모리 시스템.
  6. 청구항 4에 있어서,
    상기 제2 회로는,
    상기 부스트 회로를 인에이블링(enabling)하기 위한 제어 신호를 추가로 포함하는, 메모리 시스템.
  7. 청구항 5에 있어서,
    상기 제2 회로는,
    상기 복수의 부스트 회로들을 인에이블링하기 위한 제어 신호를 추가로 포함하는, 메모리 시스템.
  8. 청구항 1에 있어서,
    상기 메모리 셀들은 플래시 메모리 셀들을 포함하는, 메모리 시스템.
  9. 메모리 시스템으로서,
    로우들 및 컬럼들로 구성된 메모리 셀들의 어레이-메모리 셀들의 각각의 컬럼이 비트 라인에 커플링됨-; 및
    각각의 비트 라인에 바이어스 전압을 인가하기 위한 비트 라인 조절기를 포함하고,
    상기 비트 라인 조절기는,
    상기 바이어스 전압에 기초하여, 샘플링된 전압을 생성하기 위한 샘플 앤드 홀드 회로;
    상기 샘플링된 전압과 기준 전압을 비교하고 출력을 생성하기 위한 비교기;
    상기 비교기로부터의 출력을 수신하고 트림 비트들을 생성하기 위한 중재기; 및
    상기 트림 비트들 중 하나 이상에 응답하여, 출력 강도를 조절하기 위한 부스트 회로를 포함하는, 메모리 시스템.
  10. 청구항 9에 있어서,
    상기 메모리 셀들은 플래시 메모리 셀들을 포함하는, 메모리 시스템.
  11. 청구항 9에 있어서,
    상기 트림 비트들은 8개 비트들을 포함하는, 메모리 시스템.
  12. 청구항 9에 있어서,
    상기 기준 전압은 1.0 볼트인, 메모리 시스템.
  13. 청구항 9에 있어서,
    상기 중재기는 제어기를 포함하는, 메모리 시스템.
  14. 청구항 9에 있어서,
    상기 중재기는 이산 로직(discrete logic)을 포함하는, 메모리 시스템.
  15. 메모리 시스템에서 비트 라인의 바이어스 전압을 조절하는 방법으로서,
    상기 비트 라인의 전압을 샘플링하여 샘플링된 전압을 생성하는 단계;
    상기 샘플링된 전압과 기준 전압을 비교하여 출력을 생성하는 단계;
    상기 출력에 응답하여 복수의 트림 비트들을 생성하는 단계; 및
    상기 복수의 트림 비트들에 응답하여 상기 바이어스 전압을 변화시키는 단계를 포함하는, 방법.
  16. 청구항 15에 있어서,
    상기 변화시키는 단계는 비트 라인 조절기에 의해 수행되는, 방법.
  17. 청구항 15에 있어서,
    상기 변화시키는 단계는 하나 이상의 부스트 회로들을 상기 비트 라인에 커플링시키는 단계를 포함하는, 방법.
  18. 청구항 15에 있어서,
    상기 변화시키는 단계는 제어 신호에 의해 인에이블되는, 방법.
  19. 청구항 15에 있어서,
    상기 기준 전압은 1.0 볼트인, 방법.
  20. 청구항 15에 있어서,
    상기 비트 라인을 사용하여 메모리 셀을 판독하는 단계를 추가로 포함하는, 방법.
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