KR20180120807A - 소스 팔로워 전압 조정기용 부하 전류 제어 회로를 위한 장치 및 방법 - Google Patents

소스 팔로워 전압 조정기용 부하 전류 제어 회로를 위한 장치 및 방법 Download PDF

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Abstract

본 개시의 일 실시예에 따르면, 장치가 개시된다. 이 장치는 조정된 전압을 생성하도록 구성된 전압 조정기와, 출력 노드와 전력 노드 사이에 병렬로 결합된 복수의 전류 회로 - 상기 복수의 전류 회로 각각은 직렬로 결합된 제 1 및 제 2 트랜지스터를 포함하고, 상기 복수의 전류 회로 각각의 제 1 트랜지스터는 조정된 전압으로 바이어스됨 - 및 상기 출력 노드에서의 전압에 적어도 부분적으로 응답하여 상기 복수의 전류 회로 중 선택된 하나 이상의 전류 회로의 제 2 트랜지스터를 활성화시키도록 구성된 제어 회로를 포함한다.

Description

소스 팔로워 전압 조정기용 부하 전류 제어 회로를 위한 장치 및 방법
다이나믹 랜덤 액세스 메모리(DRAM)와 같은 많은 메모리 디바이스는 전압 버퍼, 기준 전압 발생기 및 전압 조정기와 같이, 다양한 범주에서 소스 팔로워 회로(source follower circuit)를 사용한다. 소스 팔로워 전압 조정기에서, 증폭기는 기준 전압을 수신하고 트랜지스터의 게이트에 조정된 전압을 제공한다. 트랜지스터의 소스에서 취해진 출력 전압은 피드백 루프로서 증폭기에 다시 제공된다. 일부 전통적인 메모리 소자에서는 전류 부하가 달라질 수 있고 전류 부하가 증가하면 소스 팔로워의 전압 독립성에 부정적인 영향을 미칠 수 있다.
일 실시예에 따르면, 장치가 개시된다. 상기 장치는 조정된 전압을 생성하도록 구성된 전압 조정기, 출력 노드와 전력 노드 사이에 병렬로 연결된 복수의 전류 회로들 - 상기 복수의 전류 회로들 각각은 직렬로 결합된 제 1 및 제 2 트랜지스터들을 포함하고, 상기 복수의 전류 회로의 각각에서의 제 1 트랜지스터는 조정된 전압으로 바이어스됨 - 및 상기 출력 노드에서의 전압에 적어도 부분적으로 응답하여 상기 복수의 전류 회로 중 선택된 하나 이상의 제 2 트랜지스터를 활성화시키도록 구성된 제어 회로를 포함한다.
도 1은 본 발명의 일 실시예에 따른 부하 전류 제어 회로를 갖는 전압 조정기 회로의 개략도이다.
도 2는 본 발명의 일 실시예에 따른 부하 검출 회로의 개략도이다.
도 3은 본 발명의 일 실시예에 따른 제어 회로의 개략도이다.
도 4는 본 발명의 일 실시예에 따라, 부가적인 전류 회로를 활성화하는 방법을 예시하는 흐름도이다.
도 5는 본 발명의 일 실시예에 따른, 전압 조정기 회로 및 부하 전류 제어 회로를 포함하는 장치를 도시하는 메모리의 블록도이다.
본 발명의 실시예에 대한 충분한 이해를 제공하기 위해 특정 세부 사항이 이하에 설명된다. 그러나, 본 발명의 실시예가 이러한 특정 세부 사항없이 실시될 수 있음은 당업자에게 명백할 것이다. 또한, 본 명세서에 기술된 본 발명의 특정 실시예는 예로서 제공되며, 본 발명의 범위를 이들 특정 실시예로 제한하기 위해 사용되어서는 안된다. 다른 경우에, 공지된 회로, 제어 신호, 타이밍 프로토콜 및 소프트웨어 동작은 불필요하게 본 발명을 모호하게 하는 것을 피하기 위해 상세하게 도시되지 않았다.
여기에 설명된 실시예들은 소스 팔로워 증폭기들이 기준 전압 발생기를 포함하는 다양한 용도를 갖는다는 것을 인식한다. 그러나 소스 팔로워(source follower) 증폭기를 사용하는 전통적인 기준 전압 발생기는 특정 단점을 가지고 있다. 예를 들어, 기존의 기준 전압 생성기는 전류에 의존한다. 즉, 기준 전압 발생 부의 출력 전압은 전류 부하가 증가함에 따라 감소할 수 있다. 전류 종속성은 출력 전압을 생성하는 데 사용되는 소스 팔로워 회로와 병렬로 추가 전류 회로를 추가함으로써 감소될 수 있다. 그러나, 추가적인 전류 회로는 상당한 전력을 소모시킨다. 또한 모든 추가 전류 회로가 항상 전류 부하를 처리하는 데 필요하지 않을 수 있다. 따라서, 본 명세서에 설명된 실시예는 다른 것들 중에서도, 전류 회로의 출력 전압에 적어도 부분적으로 기초하여 하나 이상의 추가 전류 회로를 선택적으로 활성화 및/또는 비활성화하도록 구성된 부하 전류 제어 회로를 갖는 소스 팔로워 전압 조정기를 개시한다.
도 1은 본 발명의 일 실시예에 따른, 부하 전류 요구 Iload를 갖는 부하(126)에 전류를 제공하기 위한 부하 전류 제어 회로(104)를 갖는 전압 조정기 회로(102)의 개략도이다. 전압 조정기 회로(102)는 일반적으로 소스 팔로워 기준 전압 발생기를 포함한다. 전압 조정기 회로(102)는 증폭기(106), 제 1 트랜지스터(108), 제 2 트랜지스터(110), 제 1 저항기(112) 및 제 2 저항기(114)를 포함한다. 다양한 실시예에서, 증폭기(106)는 차동 증폭기 일 수 있다. 다른 실시예들에서, 다른 증폭기들이 또한 사용될 수 있다. 제 1 트랜지스터(108)는 예를 들어 N 채널 금속 산화물 반도체(NMOS) 트랜지스터와 같은 전계 효과 트랜지스터(FET) 일 수 있다. 제 2 트랜지스터(110)는 예를 들어 P 채널 금속 산화물 반도체(PMOS) 트랜지스터와 같은 FET 일 수 있다. 다른 유형의 트랜지스터가 또한 사용될 수 있다. 제 1 저항기(112)는 제 1 저항(R1)을 가질 수 있고, 제 2 저항기(114)는 제 2 저항(R2)을 가질 수 있다. 본원에서 "저항기"라고 일반적으로 지칭되더라도, 저항기(112 및 114)는 일반적으로 저항을 제공할 수 있는 임의의 회로 요소일 수 있다.
증폭기(106)는 비-반전 입력 단자에서 기준 전압(Vref)을 수신하도록 구성될 수 있다. 증폭기(106)는 또한 반전 입력 단자에서 피드백 전압(Vfb)을 수신하도록 구성될 수 있다. 증폭기(106)는 기준 전압 및 피드백 전압의 상대 전압에 기초하여 조정된 전압 Vgate를 제공할 수 있다. 예를 들어, 증폭기(106)는 그 반전 입력 단자와 비-반전 입력 단자(즉, 각각 Vfb 및 Vref) 사이의 전압 전위의 차이를 증폭시킬 수 있다. 다양한 실시예에서, 증폭기(106)는 일정 전압 Vgate를 제공하기 위해 피드백 전압 Vfb에 의해 조정될 수 있다.
다양한 실시예에서, 제 2 트랜지스터(110)의 소스는 제 1 공급 전압(VDD)에 연결될 수 있다. 제 2 트랜지스터(110)의 게이트는 제 2 공급 전압(VSS)에 연결될 수 있다. 제 2 공급 전압(VSS)은 제 1 공급 전압(VDD)보다 낮을 수 있다. 제 2 트랜지스터(110)의 드레인은 제 1 트랜지스터(108)의 드레인에 연결될 수 있다. 제 1 트랜지스터(108)의 게이트는 조정된 전압 Vgate에 연결될 수 있다. 제 1 트랜지스터(108)의 소스는 제 2 공급 전압(VSS)에 결합될 수 있는 제 1 저항기(112) 및 제 2 저항기(114)에 직렬로 연결될 수 있다. 증폭기(106)의 반전 입력 단자는 제 1 저항기(112)와 제 2 저항기(114) 사이에 연결될 수 있고, 제 1 저항기(112) 및 제 2 저항기(114)는 증폭기(106)의 반전 입력 단자에 피드백 전압 Vfb를 제공할 수 있다. 제 1 저항기(112)는 제 1 공급 전압(VDD) 및 저항(R1 및 R2)의 상대 값에 의존할 수 있는 기준 전류(Iref)를 전달할 수 있다.
부하(126)의 고부하 전류 요구를 보상하기 위해, 부하 전류 제어 회로(104)는 일정 출력 전압(Vout)을 유지하면서 추가 전류를 부하(126)에 제공하기 위해 하나 이상의 추가 전류 회로를 선택적으로 활성화할 수 있다. 일부 실시예에서, 하나의 전류 회로는 부하(126)를 처리하기 위한 대기 전류 회로를 제공하도록 연속적으로 활성화될 수 있다. 즉, 추가 전류 회로 중 하나가 항상 활성화되어 부하(126)에 전류를 제공할 수 있다. 도 1의 실시예에서, 트랜지스터(122 및 124)를 포함하는 대기 전류 회로가 도시되어 있다. 트랜지스터(122)의 소스는 제 1 공급 전압(VDD)에 연결될 수 있다. 트랜지스터(122)의 게이트는 대기 전류 회로가 활성 상태로 유지되도록 보장하기 위해 제 2 공급 전압(VSS)에 연결될 수 있다. 트랜지스터(122)의 드레인은 트랜지스터(124)의 드레인에 연결될 수 있다. 트랜지스터(124)의 게이트는 조정된 전압(Vgate)에 연결될 수 있다. 트랜지스터(124)의 소스는 노드(120)에서 부하(126)에 연결될 수 있다.
다수의 활성화된 추가 전류 회로는 대기 전류 회로가 자체적으로 처리할 수없는 고 부하 전류 요구에 따른 부하(126)를 보상하기 위해 대기 전류 회로를 보충할 수 있다. 각각의 추가 전류 회로는 제 1 트랜지스터(예를 들어, 일반적으로 제 1 트랜지스터(116)로 지칭되는 제 1 트랜지스터(116A-N)) 및 제 2 트랜지스터(일반적으로 제 2 트랜지스터(118)로 지칭되는 제 2 트랜지스터(118A-N))를 포함할 수 있다. 각각의 추가 전류 회로에 대하여, 제 2 트랜지스터(118)의 소스는 제 1 공급 전압 VDD에 연결될 수 있다. 제 2 트랜지스터의 각각의 게이트는 추가 전류 회로를 선택적으로 활성화 및 비활성화시킬 수 있는 하나 이상의 인에이블 신호(가령, EnF<0:N>)에 연결될 수 있다. 인에이블 신호의 제공을 위한 예시적 회로들이 도 2 및 도 3과 관련하여 아래에서 더 상세히 논의된다. 제 2 트랜지스터(118)의 드레인은 제 1 트랜지스터(116)의 드레인과 연결될 수 있다. 제 1 트랜지스터(116)의 게이트는 조정된 전압 Vgate에 연결될 수 있다.
각각의 추가 전류 회로의 제 1 트랜지스터(116)의 소스는 출력 전압 Vout을 제공할 수 있는 출력 노드(120)에 연결될 수 있다. 출력 노드(120)는 부하(126)에 더 연결되어, 제 2 공급 전압 VSS로 이어질 수 있다. 각각의 추가 전류 회로는 제 1 트랜지스터(116)의 소스와 기준 전류 Iref의 출력 노드(120) 사이에서 전류를 전달할 수 있다. 모든 기준 전류의 합, 즉 출력 노드(120)와 제 2 공급 전압 VSS 사이의 부하(126)에 대한 합은 부하 전류 요구 Iload와 실질적으로 동일할 수 있다. 일반적으로, 활성 추가 전류 회로의 수가 부하 전류 요구를 충족시키기에 충분한 전류를 제공하면, 출력 전압 Vout은 기준 전압 Vref와 실질적으로 일치할 수 있다. 부족한 수의 추가 전류 회로가 부하 전류 요구를 충족시키는 데 충분한 전류를 공급하기 위해 활성화되면, 출력 전압 Vout이 감소되기 시작할 수 있다. 추가 전류 회로가 활성화되어 부하(126)의 부하 전류 요구를 충족시키는 추가의 전류를 제공할 수 있다. 하나 이상의 추가 전류 회로를 활성화하기 위한 예시적인 회로가 도 2 및 도 3과 관련하여 아래에서 설명된다.
다양한 실시예에서, 각각의 연속 인에이블 신호에 의해 활성화되는 추가 전류 회로의 수가 증가할 수 있다. 예를 들어, 인에이블 신호 EnF<0>는 단일 추가 전류 회로(총 2: 대기 전류 회로 및 하나의 추가 전류 회로)를 활성화할 수 있고, 인에이블 신호 EnF<1>는 활성화된 기존 2개에 추가하여 2개의 추가 전류 회로를 활성화시킬 수 있으며, 인에이블 신호 EnF<2>는 이미 활성화된 4 개 이외에 4 개의 추가 전류 회로를 활성화할 수 있다. 추가 전류 회로를 활성화하는 과정은 도 4와 관련하여 이하에서 더 상세하게 설명된다.
도 2는 본 발명의 일 실시예에 따른 부하 검출 회로(200)의 개략도이다. 일반적으로, 부하 검출 회로(200)는 부하 전류 요구를 검출하고 부하 전류 요구를 나타내는 신호를 제공하도록 구성된다. 부하 검출 회로(200)는 제 1 트랜지스터(202), 제 2 트랜지스터(204), 부하 저항기(206A-C), 제 2 저항기(208) 및 복수의 비교기(210(0)-210(3))를 포함한다. 4개의 부하 검출 신호(집합 적으로 부하 검출 <3:0>으로 지칭 됨)를 생성하기 위해 도 2에 4 개의 비교기(210(0)-210(3))가 도시되었지만, 당업자라면, 더 많은 또는 더 적은 비교기가 더 많은 또는 더 적은 수의 부하 검출 신호를 생성하는데 사용될 수 있음을 이해할 것이다. 제 1 트랜지스터(202), 제 2 트랜지스터(204) 및 제 2 저항기(208)는 각각 제 1 트랜지스터(110), 제 2 트랜지스터(108) 및 제 2 저항기(114)와 동일한 방식으로 구현될 수 있다.
부하 저항기(206A-C)는 출력 전압(Vout)과 비교할 때 추가 전류 회로(도 1 참조)를 활성화하기 위한 부하 임계 전압을 제공하도록 구현될 수 있다. 부하 저항기(206A-C) 각각은 관련 저항을 가질 수 있다. 다양한 실시예에서, 부하 저항기(206A)와 관련된 저항은 부하 저항기(206B)와 관련된 저항보다 낮을 수 있으며, 이 역시 부하 저항기(206C)와 관련된 저항보다 낮을 수 있다. 부하 저항기(206A-C)는 추가의 전류 회로가 스위치 온될 수 있는 임계 전압을 제공하도록 선택될 수 있다. 이와 같이, 부하 저항기(206A-C)는 추가 전류 회로를 활성화하기 위한 임계치를 생성하는 상이한 부하 전류에 대응하는 것으로 간주될 수 있다. 복수의 비교기들(210(0) 내지 210(3))은 각각 2 개의 입력 전압을 수신할 수 있고, 입력들 중 어느 것이 더 큰지를 나타내는 각각의 출력 신호를 제공할 수 있다. 비교기들(210(0) 내지 210(3))은 예를 들어, 연산 증폭기 들일 수 있다.
제 1 트랜지스터(202)의 소스는 제 1 전원(VDD)에 연결될 수 있다. 제 1 트랜지스터(202)의 게이트는 제 2 전원(VSS)에 연결될 수 있다. 제 1 트랜지스터(202)의 드레인은 제 2 트랜지스터(204)의 드레인에 연결될 수 있다. 제 2 트랜지스터(204)의 게이트는 소정의 실시예에서, 예를 들어, 도 1의 증폭기(106)에 의해 제공될 수 있는, 조정된 전압 Vgate에 연결될 수 있다. 제 2 트랜지스터(204)의 소스는 부하 저항기(206A-C) 및 제 2 저항기(208)에 직렬로 연결될 수 있으며, 이는 네거티브 전원 VSS에 연결될 수 있다. 전류가 부하 저항기(206A-C)를 통해 흐를 때, 전압 강하가 부하 저항기(206A-C)의 각각에 걸쳐 생성될 수 있다. 또한, 초기 부하 임계 전압이 제 2 트랜지스터(204)의 소스에서 생성될 수 있다. 부하 임계 전압은 제 2 트랜지스터(204)의 소스에서 그리고 각 부하 저항(206A-C) 이후에 생성될 수 있다. 각각의 부하 저항기(206A-C) 양단의 초기 부하 임계 전압 및 부하 임계 전압은 전체적으로 기준 신호 Vlt<3:0>로 지칭될 수 있다. 예를 들어, 도 2의 실시예에서, Vlt<0>은 초기 부하 임계 전압을 나타내고, Vlt<1>은 제 1 부하 임계 전압을 나타낼 수 있고, 등등이다.
각각의 부하 임계 전압은 증가된 부하 전류 요구로 인한 출력 전압(Vout)의 전압 강하에 상응할 수 있다. 초기 부하 임계 전압 Vlt<0>은 제 2 트랜지스터(204)의 소스 전압과 실질적으로 동일할 수 있다. 제 2 부하 임계 전압 Vlt<1>은 제 2 트랜지스터(204)의 소스 전압에서 부하 저항기(206A) 양단의 전압 강하를 뺀 값과 실질적으로 동일할 수 있고, 20μA ~ 40μA 사이의 부하 전류로부터 나타나는 출력 전압 Vout의 강하를 표시할 수 있다. 제 3 부하 임계 전압 Vlt<2>은 제 2 트랜지스터(204)의 소스 전압에서 부하 저항기(206A 및 206B) 양단의 전압 강하를 뺀 값과 실질적으로 같을 수 있고, 40μA와 60μA 사이의 부하 전류로부터 나타나는 출력 전압(Vout)의 강하를 나타낼 수 있다. 제 4 부하 임계 전압 Vlt<3>은 제 2 트랜지스터(204)의 소스 전압에서 부하 저항기(206A-C)에 걸친 전압 강하를 뺀 값과 실질적으로 동일할 수 있으며, 60μA ~ 80μA 사이의 부하 전류로부터 나타나는 출력 전압(Vout)의 강하를 나타낼 수 있다. 상이한 전류 범위에 대응하는 다른 부하 임계 전압도 본 개시의 범위를 벗어나지 않고 또한 사용될 수 있다.
비교기들(210(0) 내지 210(3)) 각각은 비-반전 입력단에서 출력 전압 Vout을 수신하고, 반전 입력단에서 기준 신호 Vlt<3:0>의 성분 신호를 수신하도록 구성될 수 있다. 예를 들어, 비교기들(210(0)) 중 하나는 초기 부하 임계 전압, Vlt<0>을 수신하도록 구성될 수 있고, 나머지 비교기들(210(1) 내지 210(3)) 각각은 부하 저항기(206A-C) 양단에 생성된 부하 임계 전압들 Vlt<1>, Vlt<2> 및 Vlt<3> 중 하나를 수신하도록 구성될 수 있다. 비교기들(210(0) 내지 210(3))은 각각 수신된 부하 임계 전압(예컨대, Vlt<0>, Vlt<1>, Vlt<2> 또는 Vlt<3>)이 출력 전압 Vout보다 더 큰지 또는 더 작은지 여부를 나타내는 출력 신호를 생성할 수 있다. 비교기들(210(0) 내지 210(3))의 출력 신호들은 집합 적으로 부하 검출 신호 <3:0>를 제공할 수 있다. 예컨대, 비교기(210(0))은 부하 검출 신호 <0>를 생성할 수 있고, 비교기(210(1))은 부하 검출 신호 <1>을 생성할 수 있고, 비교기(210(2))는 부하 검출 신호 <2>를 생성할 수 있고,있다.교기(210(3))는 부하 검출 신호 <3>를 생성할 수 있다. 부하 검출 신호 <3:0>의 각 비트의 값은 출력 전압 Vout이 부하 저항기(206A-C) 중 하나의 양단에 생성된 각각의 부하 임계 전압 또는 초기 부하 임계 전압보다 큰지 또는 작은지 여부를 표시한다.
동작시, 조정된 전압 Vgate는 전류가 부하 저항기(206A-C)를 통해 흐르도록하는 제 2 트랜지스터(204)를 활성화시킨다. 저항기를 통해 흐르는 전류가 일정하기 때문에, 각각의 부하 저항기(206A-C)를 가로 질러 생성된 전압도 일정하여, 정상(steady) 부하 임계 전압을 생성한다. 전술한 바와 같이, 각각의 부하 임계 전압은 증가된 부하 전류 요구로 인한 출력 전압의 강하에 대응할 수 있다. 각각의 부하 임계 전압은 각각의 비교기(210)의 반전 입력 단자에 제공된다. 각각의 비교기(210)는 수신된 각각의 부하 임계 전압을 비-반전 입력 단자에 결합된 출력 전압(Vout)과 비교한다. 비교기들(210) 각각은 출력 전압 Vout이 수신된 각각의 부하 임계 전압보다 큰지 또는 작은지를 나타내는 각각의 부하 검출 신호를 제공한다. 즉, 비교기(210)는 증가된 부하 전류가 출력 전압(Vout)을 각각의 부하 임계 전압 이하로 떨어 뜨렸는지 여부를 나타내는 각각의 신호를 제공하는데, 이는 추가 전류 회로를 활성화할 필요성을 나타낼 수 있다. 개별 부하 검출 신호는 집합적으로 부하 검출 신호 <3:0>라고 한다.
도 3은 본 발명의 일 실시예에 따른 제어 회로(300)의 개략도이다. 일반적으로, 제어 회로는 부하 검출 신호 <3:0>에 기초하여 하나 이상의 인에이블 신호(EnF<3:0>)를 발생시킨다. 제어 회로(300)는 NAND 게이트(302, 304, 308, 316), NOR 게이트(306), 버퍼(312), 인버터(310, 314, 318, 322, 324, 326) 및 플립 플롭(320)을 포함한다.
일반적으로, NAND 게이트들(302 및 304), NOR 게이트(306), NAND 게이트(308) 및 인버터(310)의 조합은 증가된 전류 부하 요구를 충족시키기 위해 추가 전류 회로가 필요할 때 플립 플롭(320)에서 리셋을 트리거하는데 사용될 수 있는 플립 플롭 세트 신호 ffset를 제공할 수 있다. NAND 게이트(302)는 부하 검출 신호 중 2개(예를 들어, 부하 검출 <3> 및 부하 검출 <2>)를 수신하고 NOR 게이트(306)의 입력에 신호를 제공하도록 구성될 수 있다. 유사하게, NAND 게이트(304)는 부하 검출 신호들(예를 들어, 부하 검출 <1> 및 부하 검출 <0>) 중 2 개를 수신하고 NOR 게이트(306)에 출력 신호를 제공하도록 구성될 수 있다. 부하 검출 신호 <3:0>이 도 2의 부하 저항기(206A-C)와 관련된 저항에 기초하여 순차적으로 활성화되기 때문에, NAND 게이트(302 및 304)의 출력은 마찬가지로 예측 가능한 순서로 변화할 것이다. 즉, 출력 전압(Vout)에서의 전압 강하가 부하 저항기(206)와 관련된 부하 임계 전압을 초과할 때마다, NAND 게이트들(302 또는 304) 중 하나의 출력 신호도 변할 것이다.
도 3이 총 4 개의 부하 검출 신호를 갖는 것으로 도시되어 있지만, 당업자는 원하는 추가 전류 회로의 수에 기초하여 더 많은 또는 더 적은 부하 검출 신호를 포함하도록 실시예가 수정될 수 있음을 알 것이다. NOR 게이트(306)는 출력 신호를 NAND 게이트(308)에 제공한다. NAND 게이트(308)는 또한 인에이블 신호 EnF가 활성화될 때만 플립 플롭 세트 신호(ffset)가 전이할 수 있음을 보장함으로써 제어 회로(300)를 선택적으로 작동시킨다. NAND 게이트(308)는 인버터(310)에 출력 신호를 제공할 수 있다. 인버터(310)는 플립 플롭(320)의 세트된 입력에 결합될 수 있는 플립 플롭 세트 신호(ffset)를 제공하여, 부하 검출 신호 <3:0>가 모두 비활성일 때 플립 플롭의 세트 기능을 트리거할 수 있다.
버퍼(312), 인버터(314), NAND 게이트(316) 및 인버터(318)의 조합은 래치 신호 lat<3:0> 및 상보 래치 신호 latF<3:0>을 제공하도록 구성될 수 있다. 래치 신호 및 상보 래치 신호는 각각 플립 플롭(320)의 클럭 입력 및 반전 클럭 입력에 제공될 수 있다. 부하 검출 신호 <3:0>는 버퍼(312)에 제공될 수 있고, 이는 다시 인버터(314)에 연결될 수 있다. 인버터(314)의 출력은 NAND 게이트(316)에 제공될 수 있다. 플립 플롭 세트 신호(ffset) 역시 NAND 게이트(316)에 제공될 수 있다. NAND 게이트(316)의 출력은 부하 검출 신호 <3:0> 및/또는 플립 플롭 세트 신호(ffset)의 변화에 응답하여 변화할 수 있다. NAND 게이트(316)는 플립 플롭(320)의 반전된 클럭 입력에 제공될 수 있는 상보 래치 신호 <3:0>를 제공할 수 있다. 상보 래치 신호(latF<3:0>)는 또한 인버터(318)에 제공될 수 있고, 이는 래치 신호 <3:0>을 플립 플롭(320)의 클럭 입력에 제공할 수 있다. 래치 신호 <3:0>는 부하 검출 신호 <3:0> 중 하나 이상이 변화할 때에만 변화하기 때문에, 래치 신호는 추가 전류 회로가 요구될 때(또는 추가 전류 회로가 요구되지 않고 플립 플롭(320)이 리셋될 때)에만 플립 플롭(320)이 변경되는 것을 보장할 수 있다.
플립 플롭(320)은 데이터 입력으로서 부하 검출 신호 <3:0>를 수신할 수 있다. 단일 플립 플롭(320)이 도시되었지만, 당업자라면 플립 플롭(320)이 하나 이상의 플립 플롭을 나타낼 수 있다는 것을 이해할 것이다. 일 실시예에서, 부하 검출 신호 <3:0>의 각 성분 신호에 대한 플립 플롭이 있다. 예를 들어, 제 1 플립 플롭은 데이터 입력으로서 부하 검출 신호 <0>를 수신하고 클럭 입력으로서 래치 신호 <0>를 수신하도록 구성될 수 있고, 제 2 플립 플롭은 데이터 입력으로서 부하 검출 신호 <1> 및 클럭 입력으로서 래치 신호 <1>를 수신하도록 구성될 수 있으며, 부하 검출 신호 <2> 및 <3>에 대해서도 등등이다. 동작시, 플립 플롭(320)이 성분 래치 신호들 중 하나의 상승 에지(예를 들어, 래치 신호 lat<2>)와 같은 래치 신호 <3:0>의 변화를 검출할 때, 플립 플롭은 부하 검출 신호 <3:0>에 대응하는 액티브 출력 신호를 제공한다. 다양한 실시예에서, 플립 플롭(320)은 부하 검출 신호 <3:0>의 유사 성분 신호를 래치 신호 <3:0>의 변경된 성분 신호로 제공할 수 있다. 예를 들어, 래치 신호(lat2)가 변경된다고 플립 플롭(320)이 결정하면, 플립 플롭(320)은 대응하는 부하 검출 신호 <2>를 출력으로 제공한다. 플립 플롭(320)의 출력은 인버터들(322 및 324)에 제공될 수 있다.
인버터(324)는 도 1과 관련하여 상술한 바와 같이 추가 전류 회로를 활성화하기 위한 인에이블 신호 EnF<3:0>을 제공할 수 있다. 인에이블 신호 EnF<3:0>의 성분 신호는 추가 전류 회로를 선택적으로 활성화하기 위해 도 1의 추가 전류 회로의 제 2 트랜지스터(118) 중 하나 이상의 각각에 제공될 수 있다. 전술한 바와 같이, 각각의 추가 인에이블 신호는 다수의 추가 전류 회로를 활성화할 수 있다. 예를 들어, 인에이블 신호 EnF<0>는 단일 추가 전류 회로(총 2 개: 대기 전류 회로 및 하나의 추가 전류 회로)를 활성화할 수 있으며, 인에이블 신호 EnF<1>는 기활성화된 2개에 추가하여 3개의 추가 전류 회로를 활성화시킬 수 있으며, 인에이블 신호 EnF<2>는 이미 활성화된 5 개 이외에 7 개의 추가 전류 회로를 활성화할 수 있다.
도 4는 본 발명의 예시적인 실시예에 따라, 추가 전류 회로를 활성화하는 방법을 예시하는 흐름도이다. 결정 블록(402)에서, 도 2의 부하 검출 회로(200)는 출력 전압(Vout)이 초기 부하 임계 전압보다 작은 지의 여부를 결정한다. 전술한 바와 같이, 초기 부하 임계 전압(Vlt<0>)은 제 2 저항기(204)의 소스 전압과 동일할 수 있다. 초기 부하 임계 전압은 부하 검출 회로(200)의 비교기(210(0))에 의해 출력 전압 Vout에 비교될 수 있다. 부하 검출 회로(200)가 Vout이 초기 부하 임계 전압 이상으로 판정하면(판정 블록 402의 아니오 분기), 제어 회로(300)는 대기 전류 레그를 유지하고 동작(404)에서 추가 전류 레그를 활성화시키지 않는다.
부하 검출 회로(200)가 Vout이 초기 부하 임계 전압보다 작다고 결정하면(결정 블록 402, 예 분기), 제어 회로(300)는 동작 406에서 하나의 추가 전류 회로를 활성화시킨다. 도 1 내지 도 3과 관련하여 논의된 바와 같이, 부하 검출 회로(200)가 Vout이 초기 부하 임계 전압보다 작다고 결정하면(즉, Vout이 Vref - 초기 부하 임계 전압보다 큰 정도로 떨어지면), 비교기(210(0))는 그것을 나타내는 부하 검출 신호(예를 들어, 부하 검출 <0>)를 제공할 수 있다. 제어 회로(300)는 부하 검출 신호를 수신하고, 인에이블 신호(EnF<0>)를 제 1 트랜지스터(116A)에 제공할 수 있으며, 이는 하나의 추가 전류 회로를 활성화시킨다.
결정 블록(408)에서, 부하 검출 회로(200)는 Vout이 제 2 부하 임계 전압보다 작은 지 여부를 결정한다. 결정 블록(408)에서의 결정은 동작(402)에서의 결정과 실질적으로 동일한 방식으로 이루어질 수 있다. 그러나, 부하 검출 회로(200)의 비교기(210(1))는, Vout을 초기 부하 임계 전압 Vlt<0>과 비교하는 대신에, Vout을 Vlt<1>과 같은 제 2 부하 임계 전압과 비교한다. 부하 검출 회로(200)가 출력 전압 Vout이 제 2 기준 전압보다 낮지 않다고 판정하면(판정 블록 408, 아니오 분기), 제어 회로(300)는 플립 플롭(320)이 리셋될 때까지 활성 전류 레그를 유지한다. 플립 플롭(320)은 예를 들어, 모든 부하 검출 신호 <3:0>가 비활성임을 검출함으로써 리셋될 수 있다. 부하 검출 회로(200)가 Vout이 제 2 부하 임계 전압보다 작다고 결정하면(결정 블록(408), 예 분기), 제어 회로(300)는 동작(410)에서 2 개의 추가 전류 회로를 활성화한다. 예를 들어, 제어 회로(300)는 2 개의 추가 전류 회로의 제 1 트랜지스터(116B)에 활성 인에이블 신호(EnF<1>)를 제공할 수 있다.
결정 블록(412)에서, 부하 검출 회로(300)는 Vout이 제 3 부하 임계 전압보다 작은 지의 여부를 결정한다. 동작(412)에서의 결정은 제 3 부하 임계 전압(예를 들어, 비교기(210(2))에 의해 Vlt<2>를 Vout과 비교)을 제외하고 결정 블록(402 및 408)에서와 실질적으로 동일한 방식으로 이루어질 수 있다. 부하 검출 회로(200)가 Vout이 제 3 부하 임계 전압보다 작지 않은 것으로 판정하면(판정 블록 412, 아니오 분기), 제어 회로(300)는 리셋이 발생할 때까지 이전에 활성화된 전류 레그를 동작(420)에서 유지한다. 부하 검출 회로(200)가 Vout이 제 3 부하 임계 전압보다 작다고 결정하면(결정 블록(412), 예 분기), 제어 회로(300)는 동작(414)에서 4개의 추가 전류 회로를 활성화시킨다. 예를 들어, 제어 회로(300)는 활성 인에이블 신호(EnF<2>)를 4 개의 추가 전류 회로의 제 1 트랜지스터(116C)에 제공할 수 있다.
결정 블록(416)에서, 부하 검출 회로(200)는 Vout이 제 4 부하 임계 전압보다 작은 지의 여부를 결정한다. 제 4 부하 임계 전압(예를 들어, 비교기(210(3))에 의해 Vlt<3>을 Vout과 비교)을 제외하고, 동작 블록(416)에서의 결정은 결정 블록(402, 408 및 412)에서와 실질적으로 동일한 방식으로 이루어질 수 있다. 부하 검출 회로(200)가 Vout이 제 4 부하 임계 전압보다 작지 않다고 판단하면(판단 블록(416), 아니오 분기), 제어 회로(300)는 리셋이 발생할 때까지 이전에 활성화된 전류 레그를 동작(420)에서 유지한다. 부하 검출 회로(200)가 Vout이 제 4 부하 임계 전압보다 작은 것으로 판정하면(판정 블록(416), 예 분기), 제어 회로(300)는 동작(418)에서 8개의 추가 전류 회로를 활성화시킨다. 예를 들어, 제어 회로(300)는 8개의 추가 전류 회로의 제 1 트랜지스터(116D)에 활성 인에이블 신호 EnF<3>을 제공할 수 있다. 일부 실시예에서, 8 개의 추가 전류 회로가 동작(418)에서 활성화되면, 제어 회로는 리셋이 발생할 때까지 동작(420)에서 추가 전류 회로를 유지할 수 있다. 일부 실시예에서, 활성화되는 임의의 추가 전류 회로는 이전에 활성화된 전류 회로와 누적될 수 있다. 즉, 추가 전류 회로가 활성화되면 재설정이 발생할 때까지 비활성화되지 않는다.
도 5는 본 발명의 일 실시예에 따른 부하 전류 제어를 포함하는 소스 팔로워 전압 조정기를 포함하는 메모리(500)의 블록도이다. 메모리(500)는 예를 들어, 휘발성 메모리 셀들(예를 들어, 동적 랜덤-액세스 메모리(DRAM) 메모리 셀, 정적 랜덤 액세스 메모리(SRAM) 메모리 셀), 비 휘발성 메모리 셀(가령, 플래시 메모리 셀), 또는 일부 다른 유형의 메모리 셀일 수 있는 메모리 셀들의 어레이(502)를 포함할 수 있다. 메모리(500)는 명령 버스(508)를 통해 메모리 명령을 수신할 수 있는, 그리고, 다양한 메모리 동작을 수행하기 위해 메모리(500) 내의 대응하는 제어 신호를 제공(예를 들어, 생성)할 수 있는, 명령 디코더(506)를 포함한다. 예를 들어, 명령 디코더(506)는 메모리 어레이(502)에 대한 다양한 동작을 수행하기 위해 명령 버스(508)에 제공된 메모리 명령에 응답할 수 있다. 특히, 명령 디코더(506)는 메모리 어레이(502)에서 데이터를 판독하고 데이터를 기입하기 위해 내부 제어 신호를 제공하는데 사용될 수 있다. 로우 및 칼럼 어드레스 신호가 어드레스 버스(520)를 통해 메모리(500)의 어드레스 래치(510)에 제공될 수 있다(예를 들어, 인가됨). 어드레스 래치(510)는 별도의 칼럼 어드레스 및 별도의 로우 어드레스를 제공(가령, 출력)할 수 있다.
어드레스 래치(510)는 각각 로우 어드레스 디코더(522) 및 칼럼 어드레스 디코더(528)에 로우 및 칼럼 어드레스를 제공할 수 있다. 칼럼 어드레스 디코더(528)는 각 칼럼 어드레스에 대응하는 어레이(502)를 통해 연장되는 비트 라인을 선택할 수 있다. 로우 어드레스 디코더(522)는 수신 로우 어드레스에 대응하는 어레이(502) 내의 메모리 셀들의 각 로우를 활성화시키는 워드 라인 드라이버(524)에 접속될 수 있다. 수신된 칼럼 어드레스에 대응하는 선택된 데이터 라인(예를 들어, 비트 라인(들))은 입/출력 데이터 경로(540)를 통해 출력 데이터 버퍼(534)에 판독 데이터를 제공하기 위해 판독/기입 회로(530)에 연결될 수 있다. 기입 데이터는 입력 데이터 버퍼(544) 및 메모리 어레이 판독/기입 회로(530)를 통해 메모리 어레이(502)에 제공될 수 있다.
메모리(500)는 부하 전류 제어 회로(552)에 연결된 전압 조정기(550)를 포함할 수 있다. 전압 조정기 회로(550)는 기준 전압(Vref)을 수신하고 조정된 전압(554)을 부하 전류 제어 회로(552)에 제공하도록 구성될 수 있다. 부하 전류 제어 회로(552)는 출력 전압(Vout)을 제공하도록 구성될 수 있다. 상술한 바와 같이, 출력 전압 Vout은 부하 전류 제어 회로(552) 상의 전류 부하에 관계없이 일정할 수 있다. 즉, 부하 전류 제어 회로(552)는 출력 전압 Vout이 일정하게 유지되도록 증가된 전류 부하를 보상한다. 전압 조정기 회로(550) 및 부하 전류 제어 회로(552)는 예를 들어 데이터 경로(예를 들어, 데이터 경로(540)) 또는 메모리 뱅크에서 사용되어 전류 부하에 관계없이 일정 전압 출력 신호를 제공할 수 있다.
당업자는 또한 여기에 개시된 실시예와 관련하여 설명된 다양한 예시적인 논리 블록, 구성, 모듈, 회로 및 알고리즘 단계가 전자 하드웨어, 프로세서에 의해 실행되는 컴퓨터 소프트웨어 또는 이들의 조합으로 구현될 수 있음을 인식할 것이다 둘 다. 다양한 예시적인 구성 요소들, 블록들, 구성들, 모듈들, 회로들, 및 단계들이 일반적으로 그것들의 기능의 관점에서 설명되었다. 숙련된 기술자는 각 특정 애플리케이션에 대해 다양한 방식으로 설명된 기능을 구현할 수 있지만, 이러한 구현 결정은 본 개시의 범위를 벗어나는 것으로 해석되어서는 안된다.
개시된 실시예들의 이전 설명은 당업자가 개시된 실시예들을 만들거나 사용할 수 있도록 제공된다. 이들 실시예들에 대한 다양한 변경들이 당업자에게는 쉽게 명백할 것이며, 본 명세서에 정의된 원리들은 본 개시의 범위를 벗어나지 않고 다른 실시예들에 적용될 수 있다. 따라서, 본 개시 물은 본 명세서에 도시된 실시예들에 한정되는 것으로 의도되지 않고, 전술한 바와 같은 원리들 및 신규한 특징들과 일치하여 가능한 가장 넓은 범위를 부여 받는다.

Claims (20)

  1. 조정된 전압을 생성하도록 구성된 전압 조정기;
    출력 노드와 전력 노드 사이에 병렬로 연결된 복수의 전류 회로 - 상기 복수의 전류 회로 각각은 직렬로 결합된 제 1 및 제 2 트랜지스터를 포함하고, 상기 복수의 전류 회로 각각의 상기 제 1 트랜지스터는 상기 조정된 전압으로 바이어싱됨 - 및
    상기 출력 노드에서의 전압에 적어도 부분적으로 응답하여 상기 복수의 전류 회로 중 선택된 하나 이상의 전류 회로의 제 2 트랜지스터를 활성화하도록 구성된 제어 회로를 포함하는
    장치.
  2. 제 1 항에 있어서, 상기 복수의 전류 회로 중 상기 선택된 하나 이상의 전류 회로의 제 2 트랜지스터의 상기 제 2 트랜지스터는 상기 출력 노드에서의 전압이 적어도 제 1 양만큼 감소되었다고 결정함에 응답하여 활성화되는 장치.
  3. 제 1 항에 있어서, 상기 제어 회로는 상기 출력 노드에서의 전압에 적어도 부분적으로 응답하여 상기 복수의 전류 회로 중 선택된 하나 이상의 제 2 전류 회로의 제 2 트랜지스터를 활성화시키도록 더 구성된 장치.
  4. 제 3 항에 있어서, 상기 복수의 전류 회로 중 선택된 하나 이상의 제 2 전류 회로의 제 2 트랜지스터는 상기 출력 노드에서의 전압이 적어도 제 2 양만큼 감소한 것으로 결정함에 응답하여 활성화되는 장치.
  5. 제 4 항에 있어서, 상기 복수의 전류 회로 중 선택된 하나 이상의 전류 회로의 상기 제 2 트랜지스터는 상기 복수의 전류 회로 중 선택된 하나 이상의 제 2 전류 회로의 제 2 트랜지스터가 활성화될 때 활성화 상태를 유지하도록 구성되는 장치.
  6. 제 3 항에 있어서, 상기 복수의 전류 회로 중 선택된 하나 이상의 제 2 전류 회로는 상기 복수의 전류 회로 중 선택된 하나 이상의 제 1 전류 회로보다 개수가 많은 장치.
  7. 제 6 항에 있어서, 상기 복수의 전류 회로 중 선택된 하나 이상의 제 2 전류 회로는 상기 복수의 전류 회로 중 선택된 하나 이상의 제 1 전류 회로보다 2배의 전류 회로를 포함하는 장치.
  8. 제 1 항에 있어서,
    부하를 검출하고 상기 부하와 관련된 전류 요구를 나타내는 부하 검출 신호를 제공하도록 구성된 부하 검출 회로를 더 포함하며,
    상기 제어 회로는 상기 부하 검출 신호에 응답하여 상기 복수의 전류 회로 중 선택된 하나 이상의 전류 회로의 상기 제 2 트랜지스터를 활성화시키도록 구성되는, 장치.
  9. 전류 부하 요구를 검출하고 전류 부하 요구를 나타내는 부하 검출 신호를 제공하도록 구성된 부하 검출 회로; 및
    상기 부하 검출 신호에 적어도 부분적으로 기초하여 복수의 전류 회로 중 선택된 하나 이상의 전류 회로의 제 2 트랜지스터를 활성화시키도록 구성된 제어 회로를 포함하는
    장치.
  10. 제 9 항에 있어서, 상기 부하 검출 회로는,
    복수의 부하 임계 전압들; 및
    상기 하나 이상의 전류 회로의 출력 노드에서의 전압이 복수의 부하 임계 전압보다 작은 지의 여부에 적어도 부분적으로 기초하여 부하 검출 신호를 제공하도록 구성된 복수의 비교기를 포함하는, 장치.
  11. 제 10 항에 있어서, 상기 제어 회로는 상기 출력 노드에서의 전압이 상기 복수의 부하 임계 전압보다 작지 않음을 결정하는 상기 부하 검출 회로에 응답하여 상기 하나 이상의 전류 회로를 비활성화시키는 장치.
  12. 제 10 항에 있어서, 상기 복수의 부하 임계 전압은 상기 부하의 전류 요구의 증가와 연관된 장치.
  13. 제 10 항에 있어서, 상기 제어 회로는 상기 출력 노드에서의 전압을 초과하는 부하 임계 전압에 기초하여 추가 전류 회로를 활성화시키도록 구성되는 장치.
  14. 제 9 항에 있어서, 상기 하나 이상의 전류 회로 각각은,
    전력 노드와 출력 노드 사이에 직렬로 결합된 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고,
    상기 제어 회로는 상기 부하 검출 신호에 적어도 부분적으로 기초하여 상기 제 2 트랜지스터를 활성화시키도록 구성되는 장치.
  15. 출력 노드에 결합되어 부하에 전류를 제공하기 위한 복수의 전류 회로; 및
    상기 출력 노드에서의 전압에 적어도 부분적으로 기초하여 상기 복수의 전류 회로 중 하나 이상을 선택적으로 활성화시키도록 구성된 제어 회로를 포함하는
    장치.
  16. 제 15 항에 있어서, 상기 복수의 전류 회로의 각 전류 회로는 전류 회로 활성화를 위한 인에이블 신호를 수신하도록 구성되는 트랜지스터를 포함하고, 상기 제어 회로는 상기 인에이블 신호를 제공하도록 구성되는, 장치.
  17. 제 16 항에 있어서,
    출력 노드에서 전압의 감소를 검출하고 감소를 나타내는 부하 검출 신호를 제공하도록 구성된 부하 검출 회로를 더 포함하는, 장치.
  18. 제 17 항에 있어서, 상기 부하 검출 회로는,
    부하 저항기마다 연관된 임계 전압을 갖는 복수의 부하 저항기를 더 포함하고,
    상기 부하 검출 회로는 상기 출력 노드에서의 전압이 상기 부하 임계 전압들 중 하나 이상보다 작은지 여부를 결정하도록 구성되는 장치.
  19. 제 16 항에 있어서,
    상기 제어 회로는 상기 복수의 전류 회로들의 제 1 세트를 선택적으로 활성화하기 위해 제 1 인에이블 신호를 제공하도록 구성되며;
    상기 제어 회로는 또한 상기 복수의 전류 회로들의 제 2 세트를 선택적으로 활성화하기 위해 제 2 인에이블 신호를 제공하도록 또한 구성되는, 장치.
  20. 제 19 항에 있어서, 상기 제어 회로는, 상기 출력 노드에서의 전압이 제 1 부하 임계 전압보다 작은 것으로 상기 부하 검출 회로가 판정함에 응답하여 상기 제 1 인에이블 신호를 제공하도록, 그리고, 상기 출력 노드에서의 전압이 제 2 부하 임계 전압보다 작은 것으로 상기 부하 검출 회로가 판정함에 응답하여 상기 제 2 인에이블 신호를 제공하도록 또한 구성되는 장치.
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