CN108470573A - 非易失性存储器 - Google Patents

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Abstract

非易失性存储器，所述非易失性存储器包括：电平监测电路、控制单元和位线调节器；所述位线调节器，包括多路放电通路；所述电平监测电路，适于对读取数据时所述非易失性存储器的存储单元位线的预充电电压进行监测，并当检测到所述非易失性存储器的存储单元位线的预充电电压大于预设的电压阈值时，输出相应的反馈信号；所述控制单元，适于在接收到所述电平监测电路的反馈信号时，控制所述位线调节器中相应数量的放电通路开启，以对所述位线进行放电。上述的方案，可以提高非易失性存储器的数据读取速度。

Description

非易失性存储器
技术领域
本发明涉及集成电路技术领域，特别是涉及一种非易失性存储器。
背景技术
非易失性存储器(Non-Volatile Memory，NVM)是所有形式的固态存储器，其无须定期对存储器中存储的数据进行刷新。非易失性存储器包括所有形式的只读存储器(ROM)，如可编程只读存储器(PROM)、可擦可编程只读存储器(EPROM)、电可擦除只读存储器(EEPROM)和闪存(Flash)，也包括电池供电的随机存取储存器(RAM)。
现有技术中，非易失性存储器的数据读取在很大程度上由位线差分(BL Bias)信号的建立时间决定。
但是，现有的非易失性存储器在数据读取时，存在着速度较慢的问题。
发明内容
本发明实施例要解决的技术问题如何提高非易失性存储器的数据读取速度。
为了解决上述问题，本发明实施例提供了一种非易失性存储器，包括：电平监测电路、控制单元和位线调节器；所述位线调节器，包括多路放电通路；所述电平监测电路，适于对读取数据时所述非易失性存储器的存储单元位线的预充电电压进行监测，并当检测到所述非易失性存储器的存储单元位线的预充电电压大于预设的电压阈值时，输出相应的反馈信号；所述控制单元，适于在接收到所述电平监测电路的反馈信号时，控制所述位线调节器中相应数量的放电通路开启，以对所述位线进行放电。
可选地，所述电平监测电路包括开关电路和第一比较器；所述开关电路，适于在确定预设的时钟信号为低电平信号时，将所述位线与所述第一比较器的反向输入端连接；在确定所述时钟信号为高电平时，断开所述位线与所述第一比较器的反向输入端的连接；所述第一比较器，适于将所述位线的预充电电压与预设的阈值电压进行比较，并在确定所述位线小于预设的阈值电压时，输出高电平信号作为所述反馈信号发送至所述控制单元。
可选地，所述开关电路包括反相器、第一NMOS管和第一PMOS管和第一电容；所述反相器的输入端与所述时钟信号以及所述第一PMOS管的栅端耦接，所述反相器的输出端与所述第一NMOS管的栅端耦接；所述第一NMOS管的源端和所述第一PMOS管的源端分别与所述位线耦接，所述第一NMOS管的源端和所述第一PMOS管的源端分别与所述第一电容的第一端和所述第一比较器的反向输入端耦接，第一电容的第二端与地线耦接；所述第一比较器的正向输入端与所述阈值电压耦接，所述第一比较器的输出端与所述控制单元耦接。
可选地，所述位线调节器包括第二比较器、第二NMOS管、第三NMOS管和预设的放电通路和至少一路放电子通路；所述预设放电通路，适于在所述位线偏置电压低于预设的参考电压时开启，以对所述位线进行放电；所述放电子通路，适于在所述位线的预充电电压高于所述阈值电压时开启，以对所述位线进行放电；所述第二比较器的正向输入端与所述参考电压耦接，反向输入端与所述第二NMOS管的漏端耦接，输出端分别与所述第二NMOS管和第三NMOS管的栅端耦接；所述第二NMOS管的源端和第二NMOS管的源端还分别与预设的位线偏置电压信号耦接，所述第二NMOS管的栅端还分别与预设的放电通路的第一控制端以及各路放电子通路的第一控制端耦接；所述第二NMOS管的漏端通过第一电阻与地线耦接，所述第三NMOS管的漏端还分别通过第二电阻和第二电容与地线耦接；所述预设放电通路的第二控制端还与所述时钟信号耦接；所述时钟信号还与所述放电子通路的第二控制端耦接；所述各路放电子通路的第三控制端还与所述电平监测电路的输出端耦接。
可选地，所述预设放电通路包括第四NMOS管和第五NMOS管；所述第四NMOS管的源端与所述位线耦接，栅端与所述第二NMOS管的栅端耦接，漏端与所述第五NMOS管的源端耦接；所述第五NMOS管的栅端与所述时钟信号耦接，漏端与地线耦接。
可选地，所述放电子通路包括第六NMOS管、第七NMOS管和第八NMOS管；所述第六NMOS管的源端与所述位线耦接，栅端与所述第二NMOS管的栅端耦接，漏端与所述第七NMOS管的源端耦接；所述第七NMOS管的栅端与所述控制单元的输出端耦接，漏端与所述第八NMOS管的源端耦接；所述第八NMOS管的栅端与所述时钟信号耦接，漏端与地线耦接。
可选地，所述阈值电压为1.2V。
与现有技术相比，本发明的技术方案具有以下有益效果：
上述的方案，通过所述电平监测电路在确定所述预充电电压大于预设的电压阈值时，输出对应的反馈信号发送至所述控制单元，以使得控制单元控制位线调节器中相应数量的放电通路开启，从而对所述位线进行放电处理，由于放电通路的增加，可以提高位线的放电速度，并可以满足不同的非易失性存储器对于放电时间的不同需求。
附图说明
图1是本发明实施例中的一种NVM的结构示意图；
图2是本发明实施例中的一种电平监测电路的结构示意图；
图3是本发明实施例中的时钟信号、第一比较器的输出与修调比特的时序图；
图4是本发明实施例中的一种位线调节器的结构示意图。
具体实施方式
如背景技术所言，NVM读数据的速度与BL差分信号的建立时间密切相关。NVM在进行读操作时，通过位线调节器在短时间内将位线预充电或者放电形成对应的差分信号。但是，现有技术中的位线放电方法存在着放电速度慢的问题，影响了NVM的数据读取速度。
为解决上述问题，本发明实施例的技术方案通过所述电平监测电路在确定所述预充电电压大于预设的电压阈值时，输出对应的反馈信号发送至所述控制单元，以使得控制单元控制位线调节器中相应数量的放电通路开启，对所述位线进行放电处理，可以提高位线的放电速度，并可以满足不同的非易失性存储器对于放电时间的不同需求。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1示出了本发明实施例中的一种非易失性存储器的结构示意图。参见图1，本发明实施例中的非易失性存储器可以包括电平监测电路101、控制单元102和位线调节器103。其中，电平监测电路101分别与控制单元102和位线调节器103耦接，控制单元102还与位线调节器103耦接。位线调节器103包括多路放电通路，多路放电通路用于对位线进行放电。
在具体实施中，本发明实施例中的非易失性存储器在进行数据读取时，电平监测电路101首先对非易失性存储器的存储单元位线的预充电电压VBL进行监测，并当检测到非易失性存储器的存储单元位线的预充电电压VBL大于预设的电压阈值时，输出相应的反馈信号并发送至控制单元102。控制单元102在接收到电平监测电路101发送的反馈信号时，控制位线调节器103中相应数量的放电通路开启，以对位线进行放电，产生的偏置信号VBLbias通过对应的差分灵敏放大器SAi(0≤i≤n)和多路开端YUMX进入存储阵列104。
上述的方案，通过电平监测电路101在确定预充电电压VBL大于预设的电压阈值时，输出对应的反馈信号发送至控制单元102，以使得控制单元102控制位线调节器103中相应数量的放电通路开启，从而对位线进行放电处理，由于放电通路的增加，可以提高位线的放电速度，并可以满足不同的非易失性存储器对于放电时间的不同需求。
图2示出了本发明实施例中的一种电平监测电路的结构。参见图2，本发明实施例中的电平监测电路，用于对NVM中的存储单元的位线的预充电电压进行监测，具体可以包括开关电路201和第一比较器202。其中：
开关电路201，适于在确定预设的时钟信号CTL_CLK为低电平信号时，将位线，也即位线的预充电电压VBL，与第一比较器202的反向输入端连接；在确定时钟信号CTL_CLK为高电平时，断开位线，也即位线的预充电电压VBL，与第一比较器202的反向输入端的连接。
第一比较器202，适于将位线的预充电电压VBL与预设的阈值电压VREF1进行比较，并在确定位线的预充电电压VBL小于预设的阈值电压VREF1时，输出高电平信号作为反馈信号发送至控制单元。
在本发明一实施例中，开关电路201包括反相器INV、第一NMOS管NM1、第一PMOS管PM1和第一电容C1。其中，反相器INV的输入端与时钟信号CTL_CLK以及第一PMOS管PM1的栅端耦接，反相器INV的输出端与第一NMOS管NM1的栅端耦接；第一NMOS管NM1的源端和第一PMOS管PM1的源端分别与位线，也即位线的预充电电压VBL耦接，第一NMOS管NM1的源端和第一PMOS管PM1的源端分别与第一电容C1的第一端和第一比较器202的反向输入端耦接，第一电容C1的第二端与地线VSS耦接；第一比较器202的正向输入端与阈值电压VREF1耦接，第一比较器202的输出端与控制单元的输入端耦接。
在具体实施中，当时钟信号CTL_CLK为高电平时，因第一PMOS管PM1的栅端与时钟信号CTL_CLK直接耦接，也即第一PMOS管PM1的栅端与高电平耦接，使得第一PMOS管PM1关闭。与此同时，时钟信号CTL_CLK经过反相器INV反相处理后转换为对应的低电平信号，对应的低电平信号与第一NMOS管NM1的栅端耦接，使得第一NMOS管NM1关闭。第一PMOS管PM1和第一NMOS管NM1同时关闭，使得位线的预充电电压VBL与第一比较器202的反向输入端断开连接。此时，第一比较器202的正向输入端与预设的阈值电压VREF1耦接，由于第一比较器202的正向输入端的电压高于反向输入端的电压，使得第一比较器202的输出端COMPOUT将一直输出高电平信号。
当时钟信号CTL_CLK为低电平时，因第一PMOS管PM1的栅端与时钟信号CTL_CLK直接耦接，也即第一PMOS管PM1的栅端与低电平信号耦接，使得第一PMOS管PM1打开。同时，时钟信号CTL_CLK经过反相器INV反相处理后成为高电平信号，也即与第一NMOS管NM1的栅端与高电平信号耦接，使得第一NMOS管NM1也处于打开状态。同时处于开启状态的第一PMOS管PM1和第一NMOS管NM1，使得位线的预充电电压VBL与第一比较器202的反向输入端进入第一比较器202。接着，第一比较器202则将位线的预充电电压VBL与预设的阈值电压VREF1进行比较，并根据比较结果输出对应的电平信号COMPOUT。具体地，当位线的预充电电压VBL小于阈值电压VREF1时，第一比较器202输出的电平信号COMPOUT为高电平；当位线的预充电电压VBL大于阈值电压VREF1时，第一比较器202输出的电平信号COMPOUT为低电平。
参见图3，时钟信号CTL_CLK按照预设的时钟周期进行变化，一个时钟周期的时钟信号CTL_CLK包括半个时钟周期的高电平信号和半个时钟周期的低电平信号。时钟信号CTL_CLK的电平信号决定了修调比特trim-bit的数值以及位线预充电电压VBL，也即修调比特trim-bit的数值以及位线预充电电压VBL可以由时钟信号CTL_CLK进行调整。
在具体实施中，第一比较器202的输出信号COMPOUT和修调比特trim-bit的数值均可以在每个周期结束时进行变化。当对应的修调比特trim-bit的数值发生变化时，也即意味着位线调节器输出的预充电电压VBL也发生了相应的变化。
例如，以位线调节器中包括8个放电子通路为例，时钟周期Pe0～Pe6对应的修调比特依次为11110000、11100000、11000000、11100000、11110000、11100000，也即随着位线的预充电电压VBL的变化，分别在对应的时钟周期开启了4个、5个、6个、4个和5个放电子通路，以对位线进行放电。
参见图4，本发明实施例中的一种位线调节器包括第二比较器401、第二NMOS管NM2、第三NMOS管NM3和预设的放电通路P1和放电子通路P1～Pn(n≥1且为整数)。其中：
预设放电通路P1，适于在位线偏置电压信号BL Bias低于预设的参考电压VREF2时开启，以对位线进行放电。
放电子通路P1～Pn，适于在位线的预充电电压VBL高于参考电压VREF2时开启，以对位线BL进行放电。
第二比较器401的正向输入端与参考电压VREF2耦接，第二比较器401的反向输入端与第二NMOS管NM2的漏端耦接，第二比较器401的输出端分别与第二NMOS管NM2和第三NMOS管NM3的栅端耦接。
第二NMOS管NM2的源端和第二NMOS管NM2的源端还分别与预设的位线偏置电压信号BL Bias耦接，第二NMOS管NM2的栅端还分别与预设的放电通路P的第一控制端以及各路放电子通路P1～Pn的第一控制端耦接；第二NMOS管NM2的漏端通过第一电阻R1与地线VSS耦接，第三NMOS管NM3的漏端还分别通过第二电阻R2和第二电容C2与地线VSS耦接。
预设放电通路P的第二控制端还与时钟信号(图中未示出)耦接；时钟信号还与放电子通路的第二控制端耦接；各路放电子通路的第三控制端还与电平监测电路(图中未示出)的输出端耦接。
在本发明一实施例中，预设放电通路P包括第四NMOS管NM4和第五NMOS管NM5。其中，第四NMOS管NM4的源端与位线，也即位线的预充电电压VBL耦接，第四NMOS管NM4的栅端与第二NMOS管NM2的栅端耦接，第四NMOS管NM4的漏端与第五NMOS管NM5的源端耦接；第五NMOS管NM5的栅端与时钟信号CTL_CLK耦接，第五NMOS管NM5的漏端与地线VSS耦接。
在本发明一实施例中，放电子通路P1～Pn分别包括第六NMOS管NM6、第七NMOS管NM7和第八NMOS管NM8。其中，第六NMOS管NM6的源端与位线，也即位线的预充电电压VBL耦接，第六NMOS管NM6的栅端作为第一控制端，与第二NMOS管NM2的栅端耦接，第六NMOS管NM6的漏端与第七NMOS管NM7的源端耦接；第七NMOS管NM7的栅端作为第三控制端，与控制单元的输出端耦接，第七NMOS管NM7的漏端与第八NMOS管NM8的源端耦接；第八NMOS管NM8的栅端作为第二控制器端，与时钟信号CTL_CLK耦接，第八NMOS管NM8的漏端与地线VSS耦接。
在工作时，当位线的预充电电压VBL足以读取位线偏置电压信号BL Bias时，位线的预充电电压VBL通过预设放电通路P中的第四NMOS管NM4和第五NMOS管NM5进行放电；当位线的预充电电压VBL不足以读取位线偏置电压信号BL Bias时，控制单元将输出相应的修调比特trim-bit，控制放电子通路P1～Pn全部或者部分开启，从而对位线的预充电电压VBL进行放电。
通过上述的描述可知，由于放电子通路P1～Pn的增加，可以对位线进行快速放电，从而可以提高数据读取速度。同时，放电子通路P1～Pn的数量和位线的预充电电压VBL在不足以读取位线偏置电压信号BL Bias时开启的数量均可以根据实际的需要进行设置，可以满足不同的非易失性存储器对于放电时间的不同需求，提升非易失性存储器的工作的灵活性。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (7)

1.一种非易失性存储器，其特征在于，包括：电平监测电路、控制单元和位线调节器；
所述位线调节器，包括多路放电通路；
所述电平监测电路，适于对读取数据时所述非易失性存储器的存储单元位线的预充电电压进行监测，并当检测到所述非易失性存储器的存储单元位线的预充电电压大于预设的电压阈值时，输出相应的反馈信号；
所述控制单元，适于在接收到所述电平监测电路的反馈信号时，控制所述位线调节器中相应数量的放电通路开启，以对所述位线进行放电。
2.根据权利要求1所述的非易失性存储器，其特征在于，所述电平监测电路包括开关电路和第一比较器；
所述开关电路，适于在确定预设的时钟信号为低电平信号时，将所述位线与所述第一比较器的反向输入端连接；在确定所述时钟信号为高电平时，断开所述位线与所述第一比较器的反向输入端的连接；
所述第一比较器，适于将所述位线的预充电电压与预设的阈值电压进行比较，并在确定所述位线小于预设的阈值电压时，输出高电平信号作为所述反馈信号发送至所述控制单元。
3.根据权利要求2所述的非易失性存储器，其特征在于，所述开关电路包括反相器、第一NMOS管和第一PMOS管和第一电容；
所述反相器的输入端与所述时钟信号以及所述第一PMOS管的栅端耦接，所述反相器的输出端与所述第一NMOS管的栅端耦接；
所述第一NMOS管的源端和所述第一PMOS管的源端分别与所述位线耦接，所述第一NMOS管的源端和所述第一PMOS管的源端分别与所述第一电容的第一端和所述第一比较器的反向输入端耦接，第一电容的第二端与地线耦接；
所述第一比较器的正向输入端与所述阈值电压耦接，所述第一比较器的输出端与所述控制单元耦接。
4.根据权利要求3所述的非易失性存储器，其特征在于，所述位线调节器包括第二比较器、第二NMOS管、第三NMOS管和预设的放电通路和至少一路放电子通路；
所述预设放电通路，适于在所述位线偏置电压低于预设的参考电压时开启，以对所述位线进行放电；
所述放电子通路，适于在所述位线的预充电电压高于所述阈值电压时开启，以对所述位线进行放电；
所述第二比较器的正向输入端与所述参考电压耦接，反向输入端与所述第二NMOS管的漏端耦接，输出端分别与所述第二NMOS管和第三NMOS管的栅端耦接；
所述第二NMOS管的源端和第二NMOS管的源端还分别与预设的位线偏置电压信号耦接，所述第二NMOS管的栅端还分别与预设的放电通路的第一控制端以及各路放电子通路的第一控制端耦接；所述第二NMOS管的漏端通过第一电阻与地线耦接，所述第三NMOS管的漏端还分别通过第二电阻和第二电容与地线耦接；
所述预设放电通路的第二控制端还与所述时钟信号耦接；所述时钟信号还与所述放电子通路的第二控制端耦接；所述各路放电子通路的第三控制端还与所述电平监测电路的输出端耦接。
5.根据权利要求4所述的非易失性存储器，其特征在于，所述预设放电通路包括第四NMOS管和第五NMOS管；
所述第四NMOS管的源端与所述位线耦接，栅端与所述第二NMOS管的栅端耦接，漏端与所述第五NMOS管的源端耦接；
所述第五NMOS管的栅端与所述时钟信号耦接，漏端与地线耦接。
6.根据权利要求4或5所述的非易失性存储器，其特征在于，所述放电子通路包括第六NMOS管、第七NMOS管和第八NMOS管；
所述第六NMOS管的源端与所述位线耦接，栅端与所述第二NMOS管的栅端耦接，漏端与所述第七NMOS管的源端耦接；
所述第七NMOS管的栅端与所述控制单元的输出端耦接，漏端与所述第八NMOS管的源端耦接；
所述第八NMOS管的栅端与所述时钟信号耦接，漏端与地线耦接。
7.根据权利要求2所述的非易失性存储器，其特征在于，所述阈值电压为1.2V。
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