TW201605051A - 用於ｃｍｏｓ架構的穿隧式場效電晶體（ｔｆｅｔ）以及製造ｎ型與ｐ型ｔｆｅｔ的方式 - Google Patents

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Abstract

本發明說明了用於CMOS架構的穿隧式場效電晶體(TFET)以及製造N型及P型TFET的方式。例如，一穿隧式場效電晶體(TFET)包含被配置在一基材之上的一同質接面主動區。該同質接面主動區包含其中有一未摻雜通道區之一鬆弛鍺或鍺錫合金基體。該同質接面主動區也包含被配置在該通道區的兩側上的該鬆弛鍺或鍺錫合金基體中之摻雜源極及汲極區。該TFET也包含被配置在該源極及汲極區之間的該通道區上之一閘極堆疊。該閘極堆疊包含一閘極介電質部分及閘極部分。

Description

用於CMOS架構的穿隧式場效電晶體(TFET)以及製造N型與P型TFET的方式
本發明之實施例是在半導體裝置之領域，且尤其是在用於互補金屬氧化物半導體(CMOS)架構的穿隧式場效電晶體(TFET)以及製造N型及P型TFET之領域。
在過去數十年中，積體電路中之特徵的微縮已成為不斷成長的半導體工業背後的一驅動力。微縮到愈來愈小的特徵時，能夠增加半導體晶片的有限基材面積上的功能單元之密度。例如，微縮電晶體尺寸時，可在晶片上加入數目更多的記憶體裝置，而導致具有較大容量的產品之製造。然而，推動不斷增加的容量不是沒有問題的。將每一裝置的性能最佳化之必要性變得愈來愈重要。
於製造積體電路裝置時，諸如三閘極電晶體等的多閘極電晶體因裝置尺寸持續微縮而變得更為普遍。在傳統的製程中，通常在基體矽(bulk silicon)基材或絕緣 層上覆矽(silicon-on-insulator)基材上製造三閘極電晶體。在某些例子中，基體矽基材是較佳的，這是由於其較低的成本，且因為其能夠進行較不複雜的三閘極製程。然而，在基體矽基材上，用於三閘極電晶體的製程在將金屬閘極的底部對準電晶體基體的底部上之源極及汲極延伸頂端(亦即，"鰭")時，經常會遭遇問題。當在基體基材上形成三閘極電晶體時，為了最佳的閘極控制，且為了減少短通道效應(short-channel effect)，需要正確的對準。例如，如果源極及汲極延伸頂端比金屬閘極深，則可能發生衝穿(punch-through)。或者，如果金屬閘極比源極及汲極延伸頂端深，則其結果可能是不必要的閘極寄生電容。
已嘗試了用來減少電晶體的接面漏電(junction leakage)之許多相同的技術。然而，在接面漏電抑制的領域中，仍然需要顯著的改善。
本發明說明了用於CMOS架構的穿隧式場效電晶體(Tunneling Field Effect Transistor；簡稱TFET)以及製造N型及P型TFET的方式。例如，一穿隧式場效電晶體(TFET)包含被配置在一基材之上的一同質接面(homojunction)主動區(active region)。該同質接面主動區包含其中有一未摻雜通道區之一鬆弛鍺或鍺錫合金(GeSn)基體。該同質接面主動區也包含被配置在該通道區的兩側上的該鬆弛鍺或鍺錫合金基體中之摻雜源極及汲極區。該 TFET也包含被配置在該源極及汲極區之間的該通道區上之一閘極堆疊。該閘極堆疊包含一閘極介電質部分及閘極部分。
100A，100C，200A，200B，200C，300A，300B，400‧‧‧TFET裝置的一部分
102‧‧‧基體
106，156‧‧‧源極
108，158‧‧‧汲極
152‧‧‧窄基體第一部分
104，154，157，207A，207B，207C‧‧‧厚度
153‧‧‧窄基體第二部分
202A，202B，202C，301A，400‧‧‧基材
204A，204B，204C‧‧‧主動層
206A，206B，206C‧‧‧未摻雜基體
208A，208B，208C‧‧‧摻雜源極區
210A，210B，210C‧‧‧摻雜汲極區
212A，212B，212C‧‧‧閘極
214A，214B，214C‧‧‧閘極介電質
250C‧‧‧鰭幾何結構
302A，301B，302C，402‧‧‧虛擬基材
304A，304B，304C‧‧‧鍺源極區
306A，306B，306C，406‧‧‧通道區
308A，308B，308C，408‧‧‧汲極區
302B‧‧‧應變層
404‧‧‧鍺錫合金源極區
1200‧‧‧計算裝置
1202‧‧‧電路板
1204‧‧‧處理器
1206‧‧‧通訊晶片
第1圖示出(a)根據本發明的一實施例而具有 無應變鍺或鍺錫合金窄基體的一同質接面TFET裝置的一部分、以及(c)根據本發明的一實施例而具有無應變窄源極/通道接面的一異質接面TFET裝置的一部分之視角圖。在(b)中，示出對應於(a)的一鬆弛5奈米鍺雙閘極裝置之能帶前緣。(d)中示出用於(c)的結構之能帶對準前緣。
第2A圖示出根據本發明的一實施例的一平面 雙軸拉伸應變鍺或鍺錫合金同質接面TFET裝置的一部分之一視角圖。
第2B圖示出根據本發明的一實施例的一基於 懸浮式奈米線或奈米帶鍺或鍺錫合金同質接面的TFET裝置的一部分之一視角及部分橫斷面圖。
第2C圖示出根據本發明的一實施例的一基於 三閘極或finfet鍺同質接面的TFET裝置的一部分之一視角面圖。
第3A圖示出根據本發明的一實施例的具有一拉伸應變鍺區的一垂直TFET裝置的一部分之一視角圖。
第3B圖示出根據本發明的一實施例的具有一拉伸應變鍺區的另一垂直TFET裝置的一部分之一視角 圖。
第3C圖示出根據本發明的一實施例的具有一 拉伸應變鍺區的又一垂直TFET裝置的一部分之一視角圖。
第4圖示出根據本發明的一實施例的具有一 拉伸應變Ge1-ySny區的一垂直TFET裝置的一部分之一視角圖。
第5圖是根據本發明的一實施例而在大約 300K的溫度下的基體鬆弛鍺之一能帶能量圖500。
第6圖是根據本發明的一實施例而沿著一 finfet裝置之不同的侷限方向的四個L能谷之電子質量之一表。
第7圖是根據本發明的一實施例的N型及P 型無應變鍺裝置中係為閘極電壓(VG)的一函數的模擬汲極電流(ID)之一圖。
第8圖是根據本發明的一實施例而係為雙軸 應力(MPa)基體鍺裝置的一函數的模擬能量(meV)之一圖。
第9A圖是根據本發明的一實施例而係為N型 及P型應變及無應變鍺裝置的閘極電壓(VG)的一函數的模擬汲極電流(ID)之一圖。
第9B圖是根據本發明的一實施例而係為P型 應變鍺或三五族材料裝置的閘極電壓(VG)的一函數的模擬汲極電流(ID)之一圖。
第10A圖是根據本發明的一實施例而使用 Jaros的能帶偏移理論計算鍺錫合金中之直接及間接能隙與錫含量間之關係之一圖。
第10B圖是根據本發明的一實施例的 Ge1-x-ySixSny三元合金中之能隙躍遷之一圖1000B。
第11A圖是根據本發明的一實施例的第3A圖 所示結構在不同的線尺寸下之應力模擬之一圖。
第11B圖是根據本發明的一實施例的第3B圖 所示結構的應力模擬之一圖。
第11C圖是根據本發明的一實施例的第3C圖 所示結構的應力模擬之一圖。
第12圖示出根據本發明的一實施例之一計算 裝置。
本發明說明了用於CMOS架構的穿隧式場效電晶體(TFET)以及製造N型及P型TFET的方式。在下文的說明中，述及了諸如特定整合及材料體系等的許多特定細節，以便提供對本發明的實施例之徹底了解。熟悉此項技術者當可了解：可在沒有這些特定細節之情形下實施本發明。在其他的情形中，並未詳細說明諸如積體電路設計布局等的習知特徵，以便不會非必要地模糊了本發明之實施例。此外，我們應可了解：圖式中示出之各實施例是例示表示法，且不必然按照比例繪出該等實施例。
本發明所述的一或多個實施例之方法將目標 放在將間接能隙(indirect bandgap)至直接能隙(direct bandgap)躍遷用於針對互補N型及P型TFET裝置、以及自該方法形成的裝置。在更多的特定實施例中，以四族材料製造該等TFET裝置。該等裝置可應用於邏輯架構及較低功率裝置架構。一或多個實施例係有關藉由在四族材料中使用間接至直接能隙躍遷而實現高性能N型及P型TFET裝置。本發明將說明用來設計此類裝置之方法及結構。在一實施例中，TFET被用來實現較陡峭的次臨界斜率(Subthreshold Slope；簡稱SS)，而與其相對的是具有大約60mV/decade的熱極限(thermal limit)之對應的金屬氧化物半導體場效電晶體(Metal Oxide Semiconductor Field Effect Transistor；簡稱MOSFET)。一般而言，本發明所述的實施例適用於具有低功率應用的邏輯裝置之高性能或微縮電晶體。
為了提供一背景情境，由於存在直接能隙及多 種異質結構(hetero-structure)能帶對準(band alignment)，所以基於三五族材料的TFET應提供高驅動電流及低SS。三五族材料異質結構雜質包覆佈植(pocket)N型TFET中已實現了小於60mV/decade的SS。在對等效氧化物厚度(Equivalent Oxide Thickness；簡稱EOT)、基體微縮、及障壁設計所作的進一步裝置最佳化之情形下，預期三五族材料N型TFET在諸如大約0.3伏特的VCC等的低目標VCC下之性能將勝過三五族材料MOSFET。然而，三五族材料中之低密度的傳導帶(conduction band)狀態可能對實 現基於三五族材料P型TFET中之低SS及高導通電流(ION)造成基本的限制。
此外，可以較大的能隙(例如，矽中之1.12電 子伏特(eV))及/或低間接能隙穿隧電流(tunneling current)限制以或自諸如矽(Si)、鍺(Ge)、或矽鍺(SiGe)等的重要四族材料製造的TFET中之ION電流。在矽及鍺中，價能帶頂(top valence band)是在伽瑪點(gamma point)上，而最低傳導帶是在矽中之德爾塔點(delta point)及鍺中之L點。聲子協助的(phonon-assisted)兩步驟程序可能進行源極/通道接面上的傳導帶與價能帶間之穿隧。該程序對可能導致基於間接能隙材料的TFET之小ION通常有低機率。例如，在最佳性能的矽/矽鍺異質結構TFET中，實驗中實現的ION大約為1伏特閘極過驅(gate overdrive)下之40奈安(nA)/微米，該ION比前文所述三五族材料裝置在0.3伏特閘極過驅下的ION小了大約25倍。仍然無法實現基於矽、鍺、或矽鍺的TFET之對應的大ION。因此，本發明所述的一或多個實施例之方法將目標放在於相同的材料系統中製造具有低SS及大ION之高性能N型及P型TFET。
在一實施例中，四族材料及其合金的能帶結 構之能帶設計被用來實現可啟用相同材料中之N型及P型TFET裝置的間接能隙至直接能隙躍遷。四族材料不會有低密度的傳導帶狀態之問題。此外，在具有該設計的直接能隙之情形下，可在以相同材料製造的N型及P型 TFET中實現大ION及低SS。在特定實施例中，說明了無應變的(unstrained)及應變的(strained)的基於鍺或基於矽鍺之N型及P型TFET。
在一第一觀點中，本發明所述的一或多個實 施例係有關實現用於TFET的間接至直接能隙躍遷之方法。例如，在一實施例中，晶圓晶向及傳導帶非抛物線性效應(non-parabolicity effect)用來在薄基體鰭式場效電晶體(fin field effect transistor；簡稱finfet)或奈米線(nanowire)鍺或鍺錫合金(GeSn)TFET中之侷限下增加傳導帶伽瑪能谷質量(gamma valley mass)。此種裝置提供傳導帶伽瑪能谷能量作為最低傳導帶邊緣，而實現直接能隙。 在另一實施例中，鍺、鍺錫合金、或矽鍺錫合金(SiGeSn)中之拉伸應變(tensile strain)被用來實現直接能隙。在另一實施例中，鬆弛鍺錫合金或矽鍺錫合金中之鍺與錫的合金化被用來實現直接能隙。下文中將以與第5-11圖相關聯之方式說明該等上述方法之特定實施例。
在一第二觀點中，本發明所述的一或多個實 施例係有關利用直接能隙躍遷的TFET裝置之結構。例如，在一實施例中，一裝置係基於使用finfet或奈米線/奈米帶(nanoribbon)裝置幾何結構之無應變鍺或鍺錫合金窄基體同質接面TFET或無應變鍺或鍺錫合金窄源極/通道接面異質結構TFET。該侷限導致在finfet或寬矩形奈米帶或正方形奈米線中之大約5奈米基體厚度或更小基體厚度下之間接至直接能隙躍遷。這些裝置被製造成在裝置表面 上有(100)、(010)、或(001)晶向。直接能隙材料被配置在遍佈該裝置，或被配置在該裝置的源極/通道接面中。 在異質結構裝置的汲極/基體中，一晶格匹配之直接寬能隙材料被用來使該裝置的關閉狀態電流(IOFF)最小化。在另一實施例中，一種finfet或奈米線係基於一無應變Ge1-xSnx同質接面TFET，其中錫(Sn)含量x>6%，但是在該例子中，可放鬆用來實現直接能隙的窄基體之要求。第1圖示出上述該等裝置之例子，且後文中將說明該等例子。
一般而言，第1圖示出(a)具有無應變鍺或鍺 錫合金窄基體(例如，大約5奈米尺寸或更小的finfet或正方形奈米線/奈米帶同質接面)的一TFET裝置的一部分100A、以及(c)具有無應變源極/通道接面(例如，大約5奈米尺寸或更小)的一TFET裝置的一部分100C之視角圖。 直接能隙材料係遍佈(a)中之該裝置，或被配置在(c)中之源極/通道接面。在第1圖之(b)中，示出一鬆弛5奈米鍺雙閘極裝置之能帶前緣。為了實現最小基體的最大尺寸下之直接能隙，對應的finfet中之侷限方向是<100>(或<010>、或<001>)，且表面晶向是基於奈米線/奈米帶的裝置中之(100)(或(010)、或(001))。在(c)(亦即，部分100C)中之該異質結構中，晶格匹配之直接寬能隙材料被用來使該裝置的汲極/基體中之IOFF最小化。在一實施例中，對(c)中之異質結構的一例示選擇是該基體及該汲極中之一鍺窄源極/通道接面及晶格匹配之鬆弛三五族材料砷化鎵 (GaAs)或Ga0.5In0.5P。(d)中示出用於(c)的結構之能帶對準前緣。
更具體而言，請再參閱第1圖，一TFET裝置 之部分100A包含一未摻雜且無應變的鍺或鍺錫合金窄基體102，該基體102有一厚度104。源極(Na/Nd)106及汲極(Nd/Na)108區是相同的鍺或鍺錫合金材料中形成之摻雜區。部分100A可被用來製造基於窄基體同質接面鍺或鍺錫合金N型或P型TFET同質接面之裝置。在(b)中，提供了具有5奈米基體尺寸的一裝置係為沿著結構100A的距離x的一函數之能帶能量(eV)。一TFET裝置之部分100C包含一未摻雜且無應變的鍺或鍺錫合金窄基體第一部分152，該窄基體第一部分152有一厚度154。也包含一晶格匹配之窄基體第二部分153，且可以前文所述的一晶格匹配之三五族材料製造該窄基體第二部分153。以具有厚度157的152的該鍺或鍺錫合金材料之一摻雜區之方式形成源極(Na/Nd)156區，而以該晶格匹配之三五族材料的一摻雜區之方式形成汲極(Nd/Na)158區。該部分100C可被用來製造基於鍺或鍺錫合金N型或P型TFET異質接面的裝置之窄源極/通道接面。在(d)中，提供了具有5奈米基體尺寸的一裝置係為沿著結構100C的距離x的一函數之能帶能量(eV)。
在利用直接能隙躍遷的TFET裝置的結構之另 一例子中，在一實施例中，一TFET裝置係基於一平面雙軸拉伸應變(biaxial tensile strained)鍺同質接面結構，其 中鍺應變係得自具有較大晶格常數(lattice constant)的一鬆弛基材上以假晶方式生長的(grown pseudomorphically)鍺薄膜。在一特定實施例中，該基材的可能選擇包括(但不限於)Ge1-xSnx及InxGa1-xAs。例如，在InxGa1-xAs鬆弛緩衝層上生長雙軸拉伸鍺及鍺錫合金可提供一適用的方法。然而，在一實施例中，大約12.5%的錫或大約30%的銦(In)被用來在基於大約5奈米基體尺寸的鍺之TFET中製造直接能隙材料。在另一實施例中，具有小於大約6%的錫之平面雙軸拉伸應變Ge1-ySny被用於同質接面TFET裝置，其中自具有較大晶格常數的一鬆弛基材上以假晶方式生長的Ge1-ySny薄膜得到Ge1-ySny應變。在一特定的此類實施例中，該基材的可能性包括(但不限於)Ge1-xSnx及InxGa1-xAs。第2A圖中示出上述該等裝置之例子，且下文中將說明該等例子。
一般而言，第2A圖示出根據本發明的一實施 例的一平面雙軸拉伸應變鍺或鍺錫合金同質接面的TFET裝置的一部分200A之一視角圖。在一實施例中，該裝置的應變係得自具有較大晶格常數的一鬆弛基材上以假晶方式生長的一層。該基材的可能性包括(但不限於)具有比對應的主動層大的晶格常數之Ge1-xSnx及InxGa1-xAs。更具體而言，請再參閱第2A圖，一TFET裝置之部分200A包含被配置在一基材202A上的一主動層204A。基材202A是具有大於主動層204A的晶格常數的一晶格常數之一鬆弛緩衝層。具有一厚度207A的一未摻雜基體206A被配 置在摻雜源極(Na/Nd)區208A與摻雜汲極(Nd/Na)區210A之間。在未摻雜基體206A之上形成一閘極212A及閘極介電質214A堆疊。在一實施例中，結構200A被用來製造具有雙軸拉伸應力之平面鍺或鍺錫合金N型及P型TFET。
在利用直接能隙躍遷的TFET裝置的結構之另 一例子中，在一實施例中，一TFET裝置係基於懸浮式奈米線(suspended nanowire)或奈米帶鍺同質接面。在一特定實施例中，一TFET裝置係在一平面雙軸拉伸應變鍺薄膜的一通道區中被底切(undercut)，其中鍺應變係得自具有較大晶格常數的一鬆弛基材上以假晶方式生長的鍺薄膜。 該基材的可能性包括(但不限於)Ge1-xSnx或InxGa1-xAs。在一特定實施例中，濃度大約為12.5%的錫或30%的銦被用來製造大約5奈米基體尺寸鍺TFET之直接能隙材料。
一般而言，第2B圖示出根據本發明的一實施 例的一基於懸浮式奈米線或奈米帶鍺同質接面的TFET裝置的一部分200B之一視角及部分橫斷面圖。在一實施例中，藉由在一平面雙軸拉伸應變鍺薄膜的一通道區中底切，而製造該裝置。鍺應變可得自具有較大晶格常數的一鬆弛基材上以假晶方式生長的鍺薄膜。該基材的可能性包括(但不限於)Ge1-xSnx或InxGa1-xAs。在一實施例中，此種結構由於侷限及應力的結合效應而致能直接能隙。更具體而言，請再參閱第2B圖，一TFET裝置之部分200B包含被配置在一基材202B上之一主動層204B。基材202B是 具有比主動層204B的晶格常數大的一晶格常數之一鬆弛寬緩衝層。主動層204B在區域250B中被底切，而提供具有一厚度207B且被配置在摻雜源極(Na/Nd)區208B與摻雜汲極(Nd/Na)區210B之間的一未摻雜基體206B。形成環繞未摻雜基體206B之一閘極212B及閘極介電質214B堆疊。在一實施例中，結構200B被用來製造具有雙軸拉伸應力之奈米線或奈米帶鍺或鍺錫合金N型或P型TFET。
在利用直接能隙躍遷的TFET裝置的結構之另 一例子中，在一實施例中，一TFET裝置係基於三閘極或finfet鍺同質接面。在一實施例中，將一層區切割到一平面雙軸拉伸應變鍺薄膜的一通道區中之一鰭，而製造該裝置。在一特定實施例中，鍺應變係得自具有較大晶格常數的一鬆弛基材上以假晶方式生長的鍺薄膜。該基材的可能性包括(但不限於)Ge1-xSnx或InxGa1-xAs。此種結構由於侷限及單軸拉伸應力(uniaxial tensile stress)的結合效應而致能直接能隙。在一實施例中，該單軸拉伸應力及傳輸方向(transport direction)係沿著一主晶向<100>、<010>、或<001>。
一般而言，第2C圖示出根據本發明的一實施 例的一基於三閘極或finfet鍺同質接面的TFET裝置的一部分200C之一視角面圖。在一實施例中，將一層區切割到平面雙軸拉伸應變鍺薄膜的一通道區中之一鰭，而製造該裝置。鍺應變可得自具有較大晶格常數的一鬆弛基材上 以假晶方式生長的鍺薄膜。在一實施例中，該基材的可能選擇包括(但不限於)Ge1-xSnx或InxGa1-xAs。更具體而言，請再參閱第2C圖，一TFET裝置的該部分200C包含被配置在一基材202C上之一拉伸應變主動層204C。基材202C是具有比主動層204C的晶格常數大的一晶格常數之一鬆弛寬緩衝層。使主動層204C上產生的圖案具有一鰭幾何結構250C，而提供具有一厚度207C且被配置在摻雜源極(Na/Nd)區208C與摻雜汲極(Nd/Na)區210C之間的一未摻雜基體206C。在未摻雜基體206C的上面及露出側面上形成一閘極212C及閘極介電質214C堆疊。在一實施例中，結構200C被用來製造具有單軸拉伸應力之基於三閘極或finfet鍺或鍺錫合金N型或P型TFET。在一特定實施例中，該裝置具有沿著晶向<100>、<010>、或<001>的一傳輸方向。
在利用直接能隙躍遷的TFET裝置的結構之另 一例子中，在一實施例中，一TFET裝置係基於具有被用來作為源極或源極/通道接面的雙軸拉伸應變鍺區之一垂直薄基體。在一實施例中，為了尺寸上的考慮，該鍺區具有大約在2至4奈米範圍中之一垂直尺寸。有一些實現用於製造具有鍺的直接能隙源極區的高拉伸應變之可能方法，且下文中將以與第3A-3C圖相關聯的方式說明該等可能方法之例子。雖然不是必然示出，但是用於製造應變鍺源極材料之其他選項包括(但不限於)將鍺嵌入鬆弛鍺錫合金或拉伸應變矽鍺結構中。
在一第一例子中，第3A圖示出根據本發明的 一實施例的具有一拉伸應變鍺區的一垂直TFET裝置的一部分300A之一視角圖。請參閱第3A圖，在一基材301A之上形成的一虛擬基材302A之上形成該TFET裝置。一鍺源極區304A被包含，且具有拉伸應變。被設置在鍺源極區304A之上的是一通道區306A及汲極區308A。在一實施例中，如第3A圖所示，係以諸如鍺錫合金等的相同之材料形成通道區306A及汲極區308A。在一實施例中，虛擬基材302A包括諸如(但不限於)鬆弛砷化銦鎵(InGaAs)或鬆弛鍺錫合金等的一鬆弛層。可選擇對應的銦或錫百分率，以便調整鍺層304A中之應變。例如，如果鍺層304A被配置作為一覆蓋膜(blanket film)，則可將大約14%百分率的錫或大約30%百分率的銦用來提供鍺層304A中之大約2.5GPa(GPa：十億帕)之雙軸應力(biaxial stress)。然而，我們應可了解：由於形成垂直線而導致之鬆弛，所以可能需要較高的失配才能實現最終裝置中之高應變鍺。在一實施例中，藉由使用第3A圖所示之正方形布局，可使應力更為雙軸。雖然圖中並未示出，但是我們應可了解：形成了其中包括一閘極介電層及一閘極層之一閘極堆疊，而至少部分地(如果沒有完全地)圍繞通道區306A。
在一第二例子中，第3B圖示出根據本發明的 一實施例的具有一拉伸應變鍺區的另一垂直TFET裝置的一部分300B之一視角圖。請參閱第3B圖，在一虛擬基 材301B之上形成的一應變層302B之上形成該TFET裝置。一鍺源極區304B被包含，且具有拉伸應變。被設置在鍺源極區304B之上的是一通道區306B及汲極區308B。在一實施例中，如第3B圖所示，係以諸如應變鍺錫合金等的相同之材料形成應變層302B、通道區306B、及汲極區308B。在一實施例中，虛擬基材301B是一鬆弛鍺虛擬基材。在一實施例中，鍺錫合金層302B被形成為一壓縮應變層(compressively strained layer)。鍺層304B被沈積作為一無應變層，然後以壓縮應變鍺錫合金306B/308B覆蓋鍺層304B。在一實施例中，在使該材料堆疊圖案化成一線之後，該鍺錫合金的彈性鬆弛(elastic relaxation)將伸展該鍺(層304B)，而使該鍺層拉伸。雖然圖中並未示出，但是我們應可了解：形成了其中包括一閘極介電層及一閘極層之一閘極堆疊，而至少部分地(如果沒有完全地)圍繞通道區306B。
在一第三例子中，第3C圖示出根據本發明的 一實施例的具有一拉伸應變鍺區的另一垂直TFET裝置的一部分300C之一視角圖。請參閱第3C圖，在一虛擬基材302C之上形成該TFET裝置。一鍺源極區304C被包含，且具有拉伸應變。被設置在鍺源極區304C之上的是一通道區306C及汲極區308C。在一實施例中，如第3C圖所示，係以諸如應變鍺錫合金等的相同之材料形成通道區306C及汲極區308C。在一實施例中，虛擬基材302C是諸如具有大約14%的錫之一鬆弛鍺錫合金虛擬基材。鍺 層304C是拉伸應變鍺，而鍺錫合金區306C/308C是壓縮應變的，且具有大約28%的錫之成分。我們應可了解：具有類似晶格常數的其他材料可被用來取代鍺錫合金虛擬基材302C。在一實施例中，當將結構300C形成為一線時，壓縮鍺錫合金306C/308C有助於保持界面上的鍺層304C中之拉伸應變。雖然圖中並未示出，但是我們應可了解：形成了其中包括一閘極介電層及一閘極層之一閘極堆疊，而至少部分地(如果沒有完全地)圍繞通道區306C。
在利用直接能隙躍遷的TFET裝置的結構之另 一例子中，在一實施例中，一TFET裝置係基於具有被用來作為源極或源極/通道接面的雙軸拉伸應變Ge1-ySny區之一垂直薄基體。在一此類實施例中，為了尺寸上的考慮，該Ge1-ySny區具有大約在2至4奈米範圍中之一垂直尺寸。有一些實現用於製造具有Ge1-ySny的直接能隙源極區的高拉伸應變之可能方法，且下文中將以與第4圖相關聯的方式說明該等可能方法之例子。
第4圖示出根據本發明的一實施例的具有一 拉伸應變Ge1-ySny區的一垂直TFET裝置的一部分400之一視角圖。請參閱第4圖，在一基材401之上形成的一虛擬基材402之上形成該TFET裝置。一鍺錫合金(GeSn)源極區404被包含，且具有拉伸應變。被設置在鍺錫合金源極區404之上的是一通道區406及汲極區408。在一實施例中，如第4圖所示，係以諸如鍺錫合金等的相同之材料形成通道區406及汲極區408。在一實施例中，虛擬基材 402包括諸如(但不限於)鬆弛砷化銦鎵(InGaAs)或鬆弛鍺錫合金等的一鬆弛層。可選擇對應的銦或錫百分率，以便調整鍺錫合金層404中之應變。由於形成垂直線而導致之鬆弛，所以可能需要較高的失配才能實現最終裝置中之高應變鍺錫合金。在一實施例中，藉由使用第4圖所示之正方形布局，可使應力更為雙軸。雖然圖中並未示出，但是我們應可了解：形成了其中包括一閘極介電層及一閘極層之一閘極堆疊，而至少部分地(如果沒有完全地)圍繞通道區406。
然後，在一觀點中，用於實現間接至直接能 隙躍遷而製造P型及/或N型TFET之方法包括將晶圓晶向及傳導帶非抛物線性效應用來在薄基體finfet或奈米線鍺或鍺錫合金TFET中之侷限下增加傳導帶伽瑪能谷質量。此種方法提供傳導帶伽瑪能谷能量作為最低傳導帶邊緣，而實現直接能隙。
舉例而言，在閃鋅礦(zinc blende)材料中，伽瑪點上之傳導帶邊緣是抛物線性的，但是離開傳導帶邊緣時，將根據方程式(1)而呈現非抛物線性：m Γ=m Γ0(1+αε)(1)。具有較小能隙之材料呈現較大的非抛物線性。如方程式(2)所示，非抛物線性常數α取決於材料中之能隙及有效質量(effective mass)：
例如，對於鍺(Ge)而言，伽瑪點有效質量 m*是0.04 m0，直接能隙是0.8eV，且非抛物線性常數α是1.15eV-1。對於L能谷邊緣而言，非抛物線性常數在0.3eV-1上是顯著較小的。在鬆弛鍺基體能帶結構而言，如第5圖所示，伽瑪能谷是在L能谷之上0.14eV。對於此種間接能隙材料能帶結構而言，衝擊電流(ballistic current)是非常小的，且容許的穿隧程序是聲子協助的穿隧程序，此種穿隧程序具有低機率會導致鬆弛厚基體鍺TFET之小導通電流。
第5圖是根據本發明的一實施例而在大約 300K的溫度下的基體鬆弛鍺之一能帶能量圖500。請參閱圖500，能隙是間接的，這是因為能量傳導帶的最低點是在L點，且價能帶頂是在伽瑪點。源極/通道接面上的能帶至能帶穿隧程序是聲子協助的兩步驟程序，該程序具有導致基於間接能隙材料的TFET之小ION之低機率。
在一量子侷限結構(quantum confined structure)中，能量ε對應於由於侷限而造成的能帶邊緣能量位移。在窄結構中之較強侷限的情形下，能帶能量增加，且因而伽瑪能谷質量隨著較小結構尺寸的增加而增 加。L能谷質量在較強侷限下增加得較少，且伽瑪能谷在窄結構尺寸下成為最低傳導帶邊緣。為了實現最小結構的最大尺寸下之直接能隙，在一實施例中，使用該侷限下之最佳晶圓晶向。例如，在一特定實施例中，在基體鍺中，有8個具有沿著<111>、<11-1>、<-111>、及<1-11>方向(以及沿著對應的相反方向)的重縱質量(longitudinal mass)ml=1.56m0以及沿著垂直方向的輕橫質量(transverse mass)mt=0.082 m0之L能谷。一finfet中之<100>侷限方向或一線中之(100)侷限面可提供所有L能谷中之最輕質量，且因而最大地提高了侷限下之對應的能量。此種侷限下之對應能量的提高可實現最小結構的最大尺寸下之間接至直接能隙躍遷。
在一實施例中，第6圖是沿著一finfet裝置 之不同的侷限方向的四個L能谷之電子質量(electron mass)之一表600。請參閱表600，提供了基體鍺中沿著<001>、<111>、及<1-10>侷限方向的該等L能谷之傳導帶質量(以電子質量為單位)。基體鍺中之伽瑪能谷是等向性，且具有0.04m0之質量。
在窄基體TFET裝置中之較大的侷限之情形 下，對應的伽瑪質量可因非抛物線性效應而增加，且在大約5奈米的一基體中，可成為導致鍺中之直接能隙的最低傳導帶。在此種情形中，如第7圖中模擬的，直接穿隧衝擊電流可提供N型及P型鍺無應變(100)TFET中之具有競爭力的大ION及低SS。
第7圖是根據本發明的一實施例的N型及P 型鍺裝置中係為閘極電壓(VG)的一函數的模擬汲極電流(ID)之一圖700。請參閱第7圖，係以閘極過驅的一函數之方式繪出一窄5奈米基體雙閘極鬆弛(100)鍺同質接面N型或P型TFET中之模擬衝擊電流。對於該模擬而言，Lgate=40奈米，EOT=1奈米，源極/汲極延伸是20奈米(nm)，源極/汲極摻雜是5e19厘米-3。鬆弛鍺由於窄基體侷限而成為一直接能隙材料，因而導致1微安/微米(μA/μm)之有競爭力的導通電流、以及nTFET中之12mV/dec或pTFET中之15mV/dec的最小SS。該模擬涉及在一OMEN模擬器中實施之非平衡格林函數(NEGF)量子傳輸(quantum transport)方法及sp3s*d5_SO緊束縛能帶(tight-binding band)結構模型。我們應可了解：根據本發明的一實施例，可將具有窄基體直接能隙材料之異質結構設計用於源極或源極/通道接面，而獲得ION之進一步增加。
在另一觀點中，用於實現間接至直接能隙躍 遷而製造P型及/或N型TFET之方法包括將鍺、鍺錫合金、或矽鍺錫合金中之拉伸應變用來實現直接能隙。
舉例而言，沿著鍺、鍺錫合金、或矽鍺錫合 金中之主晶向<100>、<010>、<001>之雙軸拉伸應力或單軸拉伸應力或這些拉伸應力之組合可被用來實現直接能隙。在一實施例中，被施加之機械應力破壞晶體對稱(crystal symmetry)，且分裂能帶簡並(band degeneracy)。 在一形變位能(deformation potential)理論中，在施加應力下之能帶邊緣位移與具有作為比例係數(proportionality coefficient)的形變位能之應變呈線性正比關係。例如，在一特定實施例中，在基體鍺中之被施加的雙軸拉伸應變下，如第8圖所示，伽瑪能谷成為在2GPa應力之上的最低能帶邊緣。在施加應力下之對應的能隙也變窄。
第8圖是根據本發明的一實施例的係為雙軸 應力(MPa)基體鍺裝置的一函數的模擬能量(meV)之一圖800。請參閱圖800，圖中示出係為基體鍺中之被施加的雙軸應力的一函數之能隙變窄以及一傳導帶伽瑪能谷邊緣與其他能谷的最接近傳導帶邊緣間之對應的能量差。所使用的經校準之模型應用Bir及Pikus的形變位能理論。在一特定實施例中，在大約2GPa之上的雙軸拉伸應力下，鍺變成有直接能隙，且可被用來增強N型及P型TFET之性能。
上述方法涉及將拉伸應力用來實現鍺、鍺錫 合金、或矽鍺錫合金中之直接能隙材料，以便設計四族材料中之大ION及低SS。例如，在一實施例中，如第9A圖所示，在窄5奈米基體同質接面鍺N型及/或P型TFET中施加2.5GPa的雙軸拉伸應力時，N型及P型鍺TFET中之VG=VCC時的ION增加了大於大約5倍。在一個此類實施例中，需要大約兩倍的單軸拉伸應力才能實現鍺中之直接能隙。然而，可能只需較小的流體靜拉伸應力(hydrostatic tensile stress)即可實現鍺中之直接能隙。如 第9B圖所示，具有由於侷限及應力的結合效應而實現的直接能隙之鍺P型TFET顯示了具有比模擬5奈米基體三五族材料P型TFET的SS低了大約3倍的SS之優點。
第9A圖是根據本發明的一實施例而係為N型 及P型鍺裝置的閘極電壓(VG)的一函數之模擬汲極電流(ID)之一圖900A。請參閱圖900A，在一窄(100)5奈米基體雙閘極鬆弛以及2.5GPa雙軸拉伸應變鍺同質接面N型或P型TFET中觀測係為閘極過驅的一函數之模擬衝擊汲極電流。對於該模擬而言，Lgate=40奈米，EOT=1奈米，源極/汲極延伸是20奈米，源極/汲極摻雜是5e19厘米-3。應變鍺是一直接能隙材料，因而導致在VG=VCC時的導通電流增益比鬆弛材料大了大約5倍，且維持了N型TFET中之19mV/dec及P型TFET中之15mV/dec的較低之最小SS。在一實施例中，可將具有窄基體應變直接能隙材料之異質結構設計用於源極，而實現ION之進一步增加。
第9B圖是根據本發明的一實施例而係為P型 鍺或三五族材料裝置的閘極電壓(VG)的一函數之模擬汲極電流(ID)之一圖900B。請參閱圖900B，示出窄(100)5奈米基體雙閘及2.5GPa雙軸拉伸應變下的鍺同質接面P型TFET以及在源極上具有4奈米砷化銦(InAs)雜質包覆佈植的異質接面In0.53Ga0.47As P型TFET的係為閘極過驅的一函數之模擬衝擊汲極電流。對於該模擬而言，Lgate=40奈米，EOT=1奈米，源極/汲極延伸是20奈米，源極/汲 極摻雜是5e19厘米-3。如第9B圖所示，且根據本發明的一實施例，該基於鍺的P型TFET具有比基於三五族材料的P型TFET低了大約3倍之SS。
在用來實現TFET中之直接能隙的前文所述之 方法中，使用了finfet或奈米線中之拉伸應力。可將該拉伸應力效應與窄基體侷限效應結合，而將TFET性能最大化。可在平面雙軸應變鍺、鍺錫合金、矽鍺錫合金假晶膜(pseudomorphic film)中，或在窄基體鍺同質接面TFET中，或在窄基體鍺源極-鍺錫合金異質結構中，實施該方法。在一個此類實施例中，可使用由於鍺錫合金(其中錫的含量小於大約6%)中被施加的拉伸應力而導致之間接能隙至直接能隙躍遷。
在另一觀點中，用於實現間接至直接能隙躍遷而製造P型及/或N型TFET之方法包括將鍺與錫之合金化用於鬆弛鍺錫合金或矽鍺錫合金而實現直接能隙。
在一例子中，我們將了解：鍺是一種間接能隙材料，而錫是一種金屬。在使鍺與錫合金化期間，所形成的應變鍺在錫濃度大於大約6%-10%的情形下經歷了間接能隙至直接能隙躍遷。根據本發明的一實施例，第10A圖中示出使用Jaros的能帶偏移(band offset)理論計算鍺錫合金中之直接及間接能隙與錫含量間之關係。第10B圖中示出Ge1-x-ySixSny三元合金(ternary alloy)中之能隙躍遷。請參閱第10A及10B圖，Ge1-zSnz在L、伽瑪、及X傳導帶能谷之能隙與錫成分z間之關係顯示出了大於6%的錫 成分時之間接至直接能隙躍遷。可以經驗準位能(pseudopotential)法計算鬆弛Ge1-x-ySixSny合金之最低(直接或間接)能隙。對於該方法而言，合金GeSn或SiGeSn被用來提供TFET中之直接能隙。可將該合金效應與窄基體侷限效應及拉伸應力效應結合，而將TFET性能最大化。可在窄基體同質接面TFET中之鬆弛鍺錫合金、矽鍺錫合金薄膜中，或在窄基體鍺錫合金/矽鍺錫合金源極-鍺錫合金/鍺/矽鍺異質結構中，實施該方法。
在另一觀點中，提供了利用被施加應力下的 直接能隙躍遷而實現TFET裝置中之應力的方法。舉例而言，第11A圖是根據本發明的一實施例的第3A圖所示結構在不同的線尺寸下之應力模擬之一圖1100A。請參閱圖1100A，繪出沈積鍺薄膜有與虛擬基材間之2%失配應變的情形下之應力的兩個面內分量(in plane component)。對於小尺寸的線而言，為了實現該等線中大於大約2.5GPa的應力，將需要大於2%的失配。
在另一例子中，第11B圖是根據本發明的一 實施例的第3B圖所示結構的應力模擬之一圖1100B。請參閱圖1100B，壓縮應變鍺錫合金層在其彈性鬆弛時使鍺伸展，而導致拉伸鍺。在此種情形中，鍺錫合金在一虛擬基材上生長時，於開始時將有2%的壓縮應變。只示出該等鍺層的該等兩個面內應力(單位為達因/平方厘米(dynes/cm2))。我們應可了解：可增加對虛擬基材之失配，而實現較高的應力。一種選項可使用取代鍺的鬆弛矽 鍺虛擬基材。最小的線尺寸可能需要此種方法。
在另一例子中，第11C圖是根據本發明的一 實施例的第3C圖所示結構的應力模擬之一圖1100C。請參閱圖1100C，該方法導致源極/通道界面上的大於大約2.5GPa之大拉伸應力。該方法可容許在鍺錫合金層中使用較低的錫濃度。
在前文所述之實施例中，不論是在虛擬基材 層或基體基材上形成，被用於TFET裝置製造之一下方基材可由可承受製程的半導體材料所構成。在一實施例中，該基材是諸如通常被用於半導體工業的P型矽基材等的基體基材。在一實施例中，由以諸如(但不限於)磷、砷、硼、或以上各項的組合等的電荷載子摻雜的結晶矽、矽鍺、或鍺層構成基材。在一實施例中，該基材中之矽原子的濃度大於97%，或者，摻雜劑原子的濃度小於1%。在另一實施例中，由在一不同的結晶基材頂上生長的一磊晶層構成該基材，例如，在一摻雜硼的基體矽單晶基材頂上生長的一矽磊晶層。
該基材可替代地包含被配置在一基體晶體基 材與一磊晶層間之一絕緣層，而形成諸如一絕緣層上覆矽(silicon-on-insulator)基材。在一實施例中，由諸如(但不限於)二氧化矽、氮化矽、氮氧化矽、或高k值介電層等的材料構成該絕緣層。可替代地由三五族材料構成該基材。在一實施例中，由諸如(但不限於)氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、砷化鎵銦、砷化鋁鎵、磷化鎵 銦、或以上各項之組合等的三五族材料構成該基材。在另一實施例中，由三五族材料及諸如(但不限於)碳、矽、鍺、氧、硫、硒、或碲等的電荷載子摻雜劑雜質原子構成該基材。
在該等上述實施例中，TFET裝置包含可以電 荷載子雜質原子摻雜源極及汲極區。在一實施例中，四族材料源極及/或汲極區包含諸如(但不限於)磷或砷等的N型摻雜劑。在另一實施例中，四族材料源極及/或汲極區包含諸如(但不限於)硼等的P型摻雜劑。
在該等上述實施例中，雖然並不總是示出， 但是我們應可了解：TFET將進一步包含閘極堆疊。閘極堆疊包含一閘極介電層及一閘極層。在一實施例中，由一金屬閘極構成閘極堆疊之該閘極，且由一高K值材料構成該閘極介電層。例如，在一實施例中，由諸如(但不限於)二氧化鉿(hafnium oxide)、氮氧化鉿(hafnium oxy-nitride)、矽酸鉿(hafnium silicate)、氧化鑭(lanthanum oxide)、氧化鋯(zirconium oxide)、矽酸鋯(zirconium silicate)、氧化鉭(tantalum oxide)、鈦酸鍶鋇(barium strontium titanate)、鈦酸鋇(barium titanate)、鈦酸鍶(strontium titanate)、氧化釔(yttrium oxide)、氧化鋁(aluminum oxide)、鉭酸鈧鉛(lead scandium tantalum oxide)、鈮酸鋅鉛(lead zinc niobate)、或以上各項之組合等的材料構成該閘極介電層。此外，閘極介電層的一部分可包括自對應的通道區的頂部數層形成之一原生氧化物 層。在一實施例中，由一上方高k值部分以及由一半導體材料的一氧化物構成之一下方部分構成該閘極介電層。在一實施例中，由二氧化鉿的一上方部分以及二氧化矽或氮氧化矽的一下方部分構成該閘極介電層。
在一實施例中，由諸如(但不限於)金屬氮化 物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳、或導電金屬氧化物等的一金屬層構成該閘極。在一特定實施例中，由在一金屬功函數設定層之上形成的一非功函數設定填充材料構成該閘極。在一實施例中，由一P型或N型材料構成該閘極。該閘極堆疊亦可包含介電質間隔物。
前文所述之該等TFET半導體裝置包含平面及 非平面裝置，其中包括環繞式閘極(gate-all-around)裝置。 因此，更一般性而言，該等半導體裝置可以是包含一閘極、一通道區、及一對源極/汲極區之一半導體裝置。在一實施例中，半導體裝置是諸如(但不限於)金屬氧化物半導體場效電晶體(MOS-FET)等的一半導體裝置。在一實施例中，半導體裝置是一平面或三維MOS-FET，且是一被隔離的裝置，或是複數個巢狀裝置(nested device)中之一裝置。如我們對典型積體電路所了解的，可在單一基材上製造N通道及P通道電晶體，而形成一CMOS積體電路。此外，可製造額外的互連佈線，以便將這些裝置整合到一積體電路中。
一般而言，本發明所述的一或多個實施例之 目標在於用於CMOS架構的穿隧式場效電晶體(TFET)以及製造N型及P型TFET之方法。可以諸如(但不限於)化學氣相沈積(Chemical Vapor Deposition；簡稱CVD)、或分子束磊晶(Molecular Beam Epitaxy；簡稱MBE)、或其他類似的製程等的技術形成用於此種裝置之四族主動層。
第12圖示出根據本發明的一實施例之一計算 裝置1200。計算裝置1200中安裝了一電路板1202。電路板1202可包含其中包括(但不限於)處理器1204以及至少一通訊晶片1206的一些組件。處理器1204在實體上及電氣上被耦合到電路板1202。在某些實施例中，該至少一通訊晶片1206也在實體上及電氣上被耦合到電路板1202。在進一步的實施例中，通訊晶片1206是處理器1204的一部分。
計算裝置1200根據其應用，可包含可在或可不在實體上及電氣上被耦合到電路板1202之其他組件。這些其他的組件包括(但不限於)揮發性記憶體(例如，動態隨機存取記憶體(DRAM))、非揮發性記憶體(例如，唯讀記憶體(ROM))、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器(crypto processor)、晶片組、天線、顯示器、觸控式螢幕顯示器、觸控式螢幕控制器、電池、音訊編碼解碼器、視訊編碼解碼器、功率放大器、全球衛星定位系統(Global Positioning System；簡稱GPS)裝置、羅盤、加速度計(accelerometer)、陀螺儀(gyroscope)、喇叭、相機、以及大量儲存裝置(諸如硬碟機、光碟 (Compact Disk；簡稱CD)、及數位多功能光碟(Digital Versatile Disk；簡稱DVD)等的大量儲存裝置)。
通訊晶片1206能夠執行無線通訊，而將資料 傳輸進出計算裝置1200。術語"無線"及其衍生詞可被用來描述可利用通過非固體介質之調變電磁輻射而傳送資料之電路、裝置、系統、方法、技術、通訊通道等的術語。該術語並不意味著相關聯的裝置不包含任何導線，但是在某些實施例中，該等相關聯的裝置可能不包含任何導線。通訊晶片1206可實施其中包括(但不限於)Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長程演進計畫(Long Term Evolution；簡稱LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙(Bluetooth)、以上各項的衍生標準或協定、以及被稱為3G、4G、5G、及更新的世代之任何其他無線協定的一些無線標準或協定中之任何標準或協定。計算裝置1200可包含複數個通訊晶片1206。例如，一第一通訊晶片1206可被專用於諸如Wi-Fi及藍牙等的較短距離之無線通訊，且一第二通訊晶片1206可被專用於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他無線通訊標準等的較長距離之無線通訊。
計算裝置1200之處理器1204包含被封裝在 該處理器1204內之一積體電路晶粒。在本發明的某些實施例中，該處理器之積體電路晶粒包含諸如根據本發明的 實施例而建立的穿隧式場效電晶體(TFET)等的一或多個裝置。術語"處理器"可意指用來處理來自暫存器及/或記憶體的電子資料而將該電子資料轉換為可被儲存在暫存器及/或記憶體的其他電子資料之任何裝置或裝置的一部分。
通訊晶片1206也包含被封裝在通訊晶片1206 內之一積體電路晶粒。根據本發明的另一實施例，該通訊晶片的該積體電路晶粒包含諸如根據本發明的實施例而建立的穿隧式場效電晶體(TFET)等的一或多個裝置。
在進一步的實施例中，被安裝在計算裝置 1200內之另一組件可含有一積體電路晶粒，該積體電路晶粒包含諸如根據本發明的實施例而建立的穿隧式場效電晶體(TFET)等的一或多個裝置。
在各實施例中，計算裝置1200可以是膝上型 電腦、簡易筆記型電腦、筆記型電腦、超輕薄筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超級行動個人電腦、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在進一步的實施例中，計算裝置1200可以是用來處理資料的任何其他電子裝置。
因此，本發明之實施例包含用於CMOS架構 的穿隧式場效電晶體(TFET)以及製造N型及P型TFET之方法。
在一實施例中，一穿隧式場效電晶體(TFET) 包含被配置在一基材之上的一同質接面主動區。該同質接面主動區包含其中有一未摻雜通道區之一鬆弛鍺或鍺錫合金基體。該同質接面主動區也包含被配置在該通道區的兩側上的該鬆弛鍺或鍺錫合金基體中之摻雜源極及汲極區。該TFET也包含被配置在該源極及汲極區之間的該通道區上之一閘極堆疊。該閘極堆疊包含一閘極介電質部分及閘極部分。
在一實施例中，該鬆弛鍺或鍺錫合金基體是一直接能隙基體，且具有大約5奈米或小於大約5奈米之厚度。
在一實施例中，該TFET是一基於鰭式場效電晶體(finfet)、三閘極、或正方形奈米線之裝置。
在一實施例中，該摻雜源極及汲極區包含N型摻雜劑，且該TFET是一N型裝置。
在一實施例中，該摻雜源極及汲極區包含P型摻雜劑，且該TFET是一P型裝置。
在一實施例中，一穿隧式場效電晶體(TFET)包含被配置在一基材之上的一異質接面主動區。該異質接面主動區包含一鬆弛基體，該鬆弛基體具有一鍺或鍺錫合金部分及一晶格匹配的三五族材料部分，且具有該鍺或鍺錫合金部分及該晶格匹配的三五族材料部分中之一未摻雜通道區。一摻雜源極區被配置在該通道區的一第一側上的該鬆弛基體之該鍺或鍺錫合金部分中。一摻雜汲極區被配置在該通道區的一第二側上的該鬆弛基體之該三五族材料 部分中。該TFET也包含被配置在該源極及汲極區之間的該通道區上之一閘極堆疊。該閘極堆疊包含一閘極介電質部分及閘極部分。
在一實施例中，該鬆弛基體之該鍺或鍺錫合金部分是一鍺部分，且該晶格匹配的三五族材料部分是一砷化鎵或Ga0.5In0.5P部分。
在一實施例中，該鬆弛基體是一直接能隙基體，且具有大約5奈米或小於大約5奈米之厚度。
在一實施例中，該TFET是一基於finfet、三閘極、或正方形奈米線之裝置。
在一實施例中，該摻雜源極及汲極區包含N型摻雜劑，且該TFET是一N型裝置。
在一實施例中，該摻雜源極及汲極區包含P型摻雜劑，且該TFET是一P型裝置。
在一實施例中，一穿隧式場效電晶體(TFET)包含被配置在一鬆弛基材之上的一同質接面主動區。該同質接面主動區包含其中有一未摻雜通道區之一雙軸拉伸應變鍺或Ge1-ySny基體。摻雜源極及汲極區被配置在該通道區的兩側上的該雙軸拉伸應變鍺或Ge1-ySny基體中。該TFET也包含被配置在該源極及汲極區之間的該通道區上之一閘極堆疊。該閘極堆疊包含一閘極介電質部分及閘極部分。
在一實施例中，該鬆弛基材是一Ge1-xSnx(x>y)或InxGa1-xAs基材。
在一實施例中，該雙軸拉伸應變鍺或Ge1-ySny基體是一直接能隙基體，且具有大約5奈米或小於大約5奈米之厚度。
在一實施例中，該TFET是一基於平面、finfet、三閘極、或正方形奈米線之裝置。
在一實施例中，該TFET是具有應變鍺或Ge1-ySny基體之一finfet或三閘極裝置，該應變鍺或Ge1-ySny基體具有沿著<100>、<010>、或<001>晶向之單軸拉伸應力。
在一實施例中，該摻雜源極及汲極區包含N型摻雜劑，且該TFET是一N型裝置。
在一實施例中，該摻雜源極及汲極區包含P型摻雜劑，且該TFET是一P型裝置。
在一實施例中，一穿隧式場效電晶體(TFET)包含被配置在一基材之上的一異質接面主動區。該異質接面主動區包含一垂直奈米線，該垂直奈米線具有一下方鍺部分及一上方鍺錫合金部分，且具有只在該鍺錫合金部分中之一未摻雜通道區。一摻雜源極區被配置在該通道區之下的該垂直奈米線的該鍺部分中。一摻雜汲極區被配置在該通道區之上的該垂直奈米線的該鍺錫合金部分中。該TFET也包含被配置在該源極及汲極區之間且被配置成圍繞該通道區之一閘極堆疊。該閘極堆疊包含一閘極介電質部分及閘極部分。
在一實施例中，該垂直奈米線之該下方鍺部分被配置在該基材之一虛擬基材部分上，且該虛擬基材是 一鬆弛砷化銦鎵或鬆弛鍺錫合金虛擬基材。
在一實施例中，該垂直奈米線之該下方鍺部 分被配置在一壓縮應變鍺錫合金層上。
在一實施例中，該垂直奈米線之該下方鍺部 分被配置在該基材的一虛擬基材部分上配置的一較大鍺區上，且該虛擬基材是一鬆弛鍺錫合金虛擬基材。
在一實施例中，由大約14%的錫構成該鍺錫 合金虛擬基材，且該垂直奈米線之該上方鍺錫合金部分是壓縮應變的，且由大約28%的錫構成該上方鍺錫合金部分。
在一實施例中，該下方鍺部分具有拉伸應 變。
在一實施例中，自上向下透視，該垂直奈米 線具有大約正方形的幾何形狀，且該拉伸應變是雙軸拉伸應變。
在一實施例中，該下方鍺部分具有大約在2 至4奈米範圍內之垂直尺寸。
在一實施例中，該摻雜源極及汲極區包含N 型摻雜劑，且該TFET是一N型裝置。
在一實施例中，該摻雜源極及汲極區包含P 型摻雜劑，且該TFET是一P型裝置。
在一實施例中，一穿隧式場效電晶體(TFET) 包含被配置在一基材之上的一異質接面主動區。該異質接面主動區包含一垂直奈米線，該垂直奈米線具有一下 方拉伸應變Ge1-ySny部分及一上方Ge1-xSnx部分，且具有只在該Ge1-xSnx部分中之一未摻雜通道區，其中x>y。一摻雜源極區被配置在該通道區之下的該垂直奈米線的該Ge1-ySny部分中。一摻雜汲極區被配置在該通道區之上的該垂直奈米線的該Ge1-xSnx部分中。一閘極堆疊被配置在該源極及汲極區之間且被配置成圍繞該通道區。該閘極堆疊包含一閘極介電質部分及閘極部分。
在一實施例中，該垂直奈米線之該下方拉伸應變Ge1-ySny部分被配置在該基材之一虛擬基材部分上，且該虛擬基材是一鬆弛砷化銦鎵或鬆弛鍺錫合金虛擬基材。
100A，100C‧‧‧TFET裝置的一部分
102‧‧‧基體
106，156‧‧‧源極
108，158‧‧‧汲極
152‧‧‧窄基體第一部分
104，154，157‧‧‧厚度
153‧‧‧窄基體第二部分

Claims (7)

  1. 一種穿隧式場效電晶體(TFET)，包含：被配置在一鬆弛基材之上的一同質接面主動區，該同質接面主動區包含：其中有一未摻雜通道區之一雙軸拉伸應變鍺或Ge1-ySny基體；以及被配置在該通道區的兩側上的該雙軸拉伸應變鍺或Ge1-ySny基體中之摻雜源極及汲極區；以及被配置在該源極及汲極區之間的該通道區上之一閘極堆疊，該閘極堆疊包含一閘極介電質部分及閘極部分。
  2. 如申請專利範圍第1項之TFET，其中該鬆弛基材是一Ge1-xSnx(x>y)或InxGa1-xAs基材。
  3. 如申請專利範圍第1項之TFET，其中該雙軸拉伸應變鍺或Ge1-ySny基體是一直接能隙基體，且具有大約5奈米或小於大約5奈米之厚度。
  4. 如申請專利範圍第1項之TFET，其中該TFET是一基於平面、finfet、三閘極、或正方形奈米線之裝置。
  5. 如申請專利範圍第1項之TFET，其中該TFET一finfet或三閘極裝置，且該應變鍺或Ge1-ySny基體具有沿著<100>、<010>、或<001>晶向之單軸拉伸應力。
  6. 如申請專利範圍第1項之TFET，其中該摻雜源極及汲極區包含N型摻雜劑，且該TFET是一N型裝置。
  7. 如申請專利範圍第1項之TFET，其中該摻雜源極及汲極區包含P型摻雜劑，且該TFET是一P型裝置。
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