TW201528508A - 半導體裝置及其製造方法 - Google Patents

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Abstract

在形成於第1導電型的半導體層(3)的第2導電型的本體領域(4，5)與埋入絕緣膜(8，9)之間具有之第1導電型的雜質領域(7)，該第1導電型的雜質領域(7)具有比前述半導體層(3)的雜質濃度更高的雜質濃度。本體領域(4，5)是具有源極領域(10，11)。埋入絕緣膜(8，9)的源極側面(80，90)及源極側角部(81，91)未以漂移領域(6)所覆蓋，露出於半導體層(3)。

Description

半導體裝置及其製造方法
本發明的實施形態是有關半導體裝置及其製造方法。
以往，作為高耐壓的MOS電晶體，有以二重擴散來形成MOS電晶體的通道領域之DMOS(Double-diffused MOS)電晶體為人所知。並且，揭示有具備EDMOS(Extended Drain MOS)電晶體的半導體裝置，該EDMOS電晶體具有包圍形成於源極領域與汲極領域之間的埋入絕緣膜之漂移領域。EDMOS電晶體是藉由高電阻的漂移領域來緩和源極．汲極間的電場，因此成為高耐壓的電晶體構造。
一旦EDMOS電晶體形成ON狀態，則藉由高電場來加速的電子或電洞會衝突於埋入絕緣膜的角部，藉此引起電子．電洞對所產生的衝擊離子化，產生的衝擊離子會被取入至閘極電極，因此產生閘極絕緣膜的劣化，或電流驅動能力的劣化。為此，有各種用以抑制衝擊離子產生的想法被提案，例如在埋入絕緣膜的形狀方面下工夫 等。
實施形態是在於提供一種可抑制衝擊離子化的發生之半導體裝置及製造方法。
實施形態是在於提供一種半導體裝置，其特徵係具備：第1導電型的半導體層；第2導電型的本體領域，其係形成於前述半導體層；第1導電型的源極領域，其係形成於前述第2導電型的本體領域內；第1導電型的漂移領域，其係形成於離開前述第2導電型的本體領域之前述半導體層表面；埋入絕緣膜，其係離開前述第2導電型的本體領域，前述本體領域側的第1角部係與前述半導體層接觸，遠離前述本體領域側的第2角部係形成於與前述漂移領域接觸的前述半導體層表面；閘極絕緣膜，其係形成於前述第1導電型的源極領域與前述埋入絕緣膜之間的前述第1導電型的半導體層表面上；閘極電極，其係形成於前述閘極絕緣膜上；第1導電型的雜質領域，其係於前述第2導電型的本體領域與前述埋入絕緣膜之間，離開前述埋入絕緣膜而形成於前述第1導電型的半導體層內，具有比前述第1導電 型的半導體層的雜質濃度更高的雜質濃度；及第1導電型的汲極領域，其係形成於前述第1導電型的漂移領域內，該第1導電型的漂移領域係接觸於前述埋入絕緣膜之遠離前述第2導電型的本體領域側的側面。
又，實施形態是在於提供一種半導體裝置，其特徵係具備：第1導電型的半導體層；第2導電型的第1本體領域，其係形成於前述第1導電型的半導體層；第2導電型的第2本體領域，其係形成於前述第1導電型的半導體層；第1導電型的第1源極領域，其係形成於前述第2導電型的第1本體領域內；第1導電型的第2源極領域，其係形成於前述第2導電型的第2本體領域內；第1埋入絕緣膜，其係形成於離開前述第2導電型的第1本體領域之前述半導體層表面；第2埋入絕緣膜，其係形成於離開前述第2本體領域之前述第1導電型的半導體層表面；第1閘極絕緣膜，其係形成於前述第1導電型的第1源極領域與前述第1埋入絕緣膜之間的前述第1導電型的半導體層表面上；第2閘極絕緣膜，其係形成於前述第1導電型的第2源極領域與前述第2埋入絕緣膜之間的前述第1導電型的 半導體層表面上；第1閘極電極，其係形成於前述第1閘極絕緣膜上；第2閘極電極，其係形成於前述第2閘極絕緣膜上；第1導電型的漂移領域，其係於前述第1導電型的半導體層內，使位於前述第1閘極電極的下側之前述第1埋入絕緣膜的側面與前述第1埋入絕緣膜的角部，及位於前述第2閘極電極的下側之前述第2埋入絕緣膜的側面與前述第2埋入絕緣膜的角部露出，且接觸於前述第1埋入絕緣膜的底面與前述第2埋入絕緣膜的底面，及遠離前述第1閘極電極側的前述第1埋入絕緣膜的側面與遠離前述第2閘極電極側的前述第2埋入絕緣膜的側面；第1導電型的雜質領域，其係位於前述第1本體領域與前述第1埋入絕緣膜之間，及前述第2本體領域與前述第2埋入絕緣膜之間，在離開前述第1埋入絕緣膜及前述第2埋入絕緣膜的前述半導體層內包圍前述第1埋入絕緣膜及前述第2埋入絕緣膜的周圍，且具有比前述半導體層的雜質濃度更高的雜質濃度；及第1導電型的汲極領域，其係形成於前述第1埋入絕緣膜與前述第2埋入絕緣膜之間的前述漂移領域內。
又，實施形態是在於提供一種半導體裝置的製造方法，其特徵係具備：準備具有第1導電型的半導體層的半導體基板之工程；在前述第1導電型的半導體層的表面形成埋入絕緣膜 之工程；在離開前述埋入絕緣膜的前述第1導電型的半導體層的表面形成第2導電型的本體領域之工程；在前述第2導電型的本體領域內形成第1導電型的源極領域之工程；在前述第1導電型的半導體層內形成：使前述第1導電型的源極領域側的前述埋入絕緣膜的側面及前述埋入絕緣膜的角部露出，而接觸於前述埋入絕緣膜的底面及遠離前述源極領域側的前述埋入絕緣膜的側面之第1導電型的漂移領域之工程；在前述埋入絕緣膜的遠離前述源極領域側的前述第1導電型的漂移領域內形成第1導電型的汲極領域之工程；及在前述第2導電型的本體領域與前述埋入絕緣膜之間的前述第1導電型的半導體層形成第1導電型的雜質領域之工程，形成前述第1導電型的漂移領域及前述第1導電型的雜質領域的工程係同時進行。
若根據實施形態，則可提供一種能夠抑制衝擊離子化的發生之半導體裝置及製造方法。
1‧‧‧P型半導體基板
2‧‧‧N型埋入層
3‧‧‧P型磊晶層
4、5‧‧‧N型本體領域
6‧‧‧P型漂移領域
7‧‧‧P型雜質領域
7A‧‧‧P型雜質領域
7B‧‧‧P型雜質領域
8‧‧‧第1埋入絕緣膜
9‧‧‧第2埋入絕緣膜
10‧‧‧第1P型源極領域
11‧‧‧第2P型源極領域
14‧‧‧P型汲極領域
15‧‧‧第1閘極絕緣膜
16‧‧‧第1閘極電極
17‧‧‧第2閘極絕緣膜
18‧‧‧第2閘極電極
100‧‧‧P型雜質連接領域
圖1A及圖1B是概略性地表示本發明的第1實施形 態的半導體裝置的圖。
圖2是用以說明本發明的第1實施形態的半導體裝置的雜質濃度的狀態的圖。
圖3是表示將衝擊離子的密度與以往構造的情況作比較的圖。
圖4A~圖4E是概略性地表示本發明的第2實施形態的半導體裝置的製造方法的圖。
圖5是概略性地表示本發明的第3實施形態的半導體裝置的圖。
圖6概略性地表示本發明的第4實施形態的半導體裝置的圖。
圖7概略性地表示本發明的第5實施形態的半導體裝置的圖。
以下參照附圖來詳細說明本發明的實施形態的半導體裝置及其製造方法。另外，並非是藉由該等的實施形態來限定本發明。
(第1實施形態)
圖1A是概略性地表示本發明的第1實施形態的半導體裝置的平面圖。圖1B是圖1A的一點虛線I-I的概略性的剖面圖。另外，在顯示概略性的平面圖的圖1A中是省略形成於半導體裝置的表面的配線等。本實施形態的半導 體裝置是具有P型半導體基板1。在P型半導體基板1上具有N型埋入層2。在N型埋入層2上具有P型磊晶層3。在P型磊晶層3內具有第1N型本體(body)領域4。在第1N型本體領域4內具有第1P型源極領域10。本實施形態是具有通道領域會以二重擴散來形成於P型磊晶層3與第1P型源極領域10之間的DMOS電晶體構造。具有接觸於第1P型源極領域10的第1N型背閘領域12。
在P型磊晶層3中具有P型漂移領域6。P型漂移領域6是具有比P型磊晶層3高的雜質濃度。在P型漂移領域6的基板表面側具有2個的埋入絕緣膜(8，9)。2個的埋入絕緣膜(8，9)是例如以STI構造的氧化矽膜所構成。在2個的埋入絕緣膜(8，9)之間的P型漂移領域6內具有P型汲極領域14。P型汲極領域14是接觸於第1埋入絕緣膜8的汲極側面83及第2埋入絕緣膜9的汲極側面93。本實施形態是具有在源極領域(10，11)與汲極領域14間具備P型漂移領域6的EDMOS構造。P型漂移領域6是構成含比P型汲極領域14低濃度的雜質之高電阻領域。藉由將P型漂移領域6設為高電阻領域，可緩和源極．汲極間的電場，提供高耐壓的P型MOS電晶體構造。
在第1埋入絕緣膜8與第1N型本體領域4之間的P型磊晶層3具有比P型磊晶層3更高的雜質濃度的P型雜質領域7。P型雜質領域7是與第1埋入絕緣膜8分離形成。亦即，在第1埋入絕緣膜8的源極側面80與 P型雜質領域7之間存在P型磊晶層3。因此，第1埋入絕緣膜8的源極側角部81是露出於P型磊晶層3。
在第1P型源極領域10與第1埋入絕緣膜8之間的P型磊晶層3的表面具有第1閘極絕緣膜15。在第1閘極絕緣膜15上具有第1閘極電極16。第1閘極電極16是延伸至第1埋入絕緣膜8上。藉由延伸至第1埋入絕緣膜8上，可取得場板效應(field plate effect)，P型DMOS電晶體的耐壓會變高。
在紙面上第2埋入絕緣膜9的右側具有第2N型本體領域5。在第2埋入絕緣膜9與第2N型本體領域5之間的P型磊晶層3中具有比P型磊晶層3更高的雜質濃度的P型雜質領域7。P型雜質領域7是與第2埋入絕緣膜9分離形成。亦即，在第2埋入絕緣膜9的源極側面90與P型雜質領域7之間存在P型磊晶層3。因此，第2埋入絕緣膜9的源極側角部91是露出於P型磊晶層3。在第2N型本體領域5內具有第2P型源極領域11。具有接觸於第2P型源極領域11的第2N型背閘領域13。形成具有經由第2P型源極領域11，第2N型本體領域5，及P型漂移領域6而至P型汲極領域14的電流路徑之P型DMOS電晶體。
在第2P型源極領域11與第2埋入絕緣膜9之間的P型磊晶層3的表面具有第2閘極絕緣膜17。在第2閘極絕緣膜17上具有第2閘極電極18。第2閘極電極18是延伸至第2埋入絕緣膜9上。藉由延伸至第2埋 入絕緣膜9上，可取得場板效應，P型DMOS電晶體的耐壓會變高。本實施形態的半導體裝置是以P型汲極領域14為中心，成為左右對稱的構造。P型雜質領域7是包圍2個的埋入絕緣膜(8，9)，P型漂移領域6，及P型汲極領域14的周圍。
具有連接至第1P型源極領域10的源極接觸電極19，連接至P型汲極領域14的汲極接觸電極23，連接至第2P型源極領域11的源極接觸電極27，及連接至源極接觸電極19的源極配線20，連接至汲極接觸電極23的汲極配線24，連接至源極接觸電極27的源極配線28。例如，第1P型源極領域10與第1N型背閘領域12，以及第2P型源極領域11與第2N型背閘領域13是藉由另外形成的配線來連接，但省略。
在本實施形態的半導體裝置中，在N型本體領域(4，5)與P型漂移領域6之間存在往下側方向亦即從P型磊晶層(3)的表面延伸至P型半導體基板1側的P型雜質領域7。P型雜質領域7是在P型磊晶層(3)的表面接觸於閘極絕緣膜(15，17)。由於P型雜質領域7是具有比P型磊晶層3高的雜質濃度，因此電阻值比P型磊晶層3低。又，由於P型漂移領域6是雜質濃度比P型磊晶層3高，因此具有比P型磊晶層3更低的電阻值。P型漂移領域6是使埋入絕緣膜(8，9)的源極側面(80，90)與源極側角部(81，91)露出於P型磊晶層3，接觸於埋入絕緣膜(8，9)的底面(82，92)及汲極側面 (83，93)。
藉由使埋入絕緣膜(8，9)的源極側角部(81，91)露出於P型磊晶層3，而成為比P型漂移領域6更高的電阻包圍源極側角部(81，91)的狀態，因此容易形成從基板表面經由P型雜質領域7來到P型漂移領域6的電流路徑。亦即，從P型源極領域(10，11)到P型漂移領域6的電流會被分散於P型半導體基板1側方向，不經埋入絕緣膜(8，9)的源極側角部(81，91)來到P型漂移領域6的電流會增加。因此，在位於閘極電極(16，18)下的埋入絕緣膜(8，9)的源極側角部(81，91)衝突的電洞的量會被緩和，在埋入絕緣膜(8，9)的源極側角部(81，91)產生的衝擊離子的量會被抑制。並且，藉由使P型雜質領域7的雜質濃度形成比P型磊晶層3的雜質濃度高來低電阻化，可降低P型DMOS電晶體的源極．汲極間的電流路的電阻值，因此電流驅動能力會提升。
圖2是表示圖1所示的第1實施形態的半導體裝置的一點虛線II-II的P型雜質濃度的關係圖。在圖2中，A所示的領域是相當於N型本體領域4，B所示的領域是相當於P型雜質領域7，C所示的領域是相當於P型漂移領域6。顯示在N型本體領域4與P型漂移領域6之間存在比P型磊晶層3的雜質濃度更高，且與P型漂移領域6大致相等的雜質濃度之P型雜質領域7的構成。
圖3是用以說明第1實施形態的半導體裝置 的效果的圖。圖3的(i)是表示第1實施形態的半導體裝置的衝擊離子的密度的分布。亦即，在N型本體領域4與P型漂移領域6之間具備P型雜質領域7，第1埋入絕緣膜8之位於第1P型源極領域10側的源極側角部81露出於P型磊晶層3的實施形態時的衝擊離子的密度分布。以1秒間每1cm3產生的衝擊離子的數量作為密度分布表示。基於說明的方便起見，只顯示P型磊晶層3的衝擊離子的密度分布，並省略P型雜質領域7的顯示。位於第1埋入絕緣膜8的源極側角部81的領域X是衝擊離子的產生密度最高。
圖3的(ii)是顯示為了比較，不設P型雜質領域7，以P型漂移領域6來覆蓋第1埋入絕緣膜8之第1源極領域10側的角部81的構造時的衝擊離子的密度分布。相較於本實施形態時的(i)，顯示衝擊離子最高的領域的領域Y的面積廣。可知藉由本實施形態，高密度的衝擊離子的產生領域窄，衝擊離子的產生會被抑制。另外，模擬是在源極．汲極間施加最大額定電壓，將閘極電流形成最大的電壓施加於閘極電極16的條件下進行。
(第2實施形態)
圖4是用以說明在圖1所說明的第1實施形態的半導體裝置的製造方法之一實施形態的概略圖。如上述般，圖1所示的實施形態是具有以P型汲極領域14為中心左右對稱的構造，因此以左側的構成為對象來說明製造方法之 一的實施形態。準備半導體基板50，其係具有P型半導體基板1，P型半導體基板1上的N型埋入層2，N型埋入層2上的P型磊晶層3，及形成於P型磊晶層3內的第1埋入絕緣膜8。第1埋入絕緣膜8是例如在P型磊晶層3的表面藉由微影技術及RIE(Reactive Ion Etching)來形成薄的溝，藉由CVD(Chemical Vapor Deposition)來以氧化膜埋入該溝，接著以CMP(Chemical Mechanical Polishing)來使半導體基板50的表面平坦化而形成(圖4A)。
其次，在離開第1埋入絕緣膜8的位置，例如選擇性地離子注入N型雜質的磷，在氮環境中進行熱處理而形成第1N型本體領域4(圖4B)。
其次，在半導體基板50表面上形成具有開口31及開口32的遮罩30，由遮罩的開口31及開口32來例如離子注入硼，而同時形成P型雜質領域7及P型漂移領域6(圖4C)。藉由同時形成P型雜質領域7及P型漂移領域6，可不增加為了P型雜質領域7的雜質擴散工程來進行製造。如此，第1埋入絕緣膜8的源極側面80及源極側角部81是接觸於P型磊晶層3。第1埋入絕緣膜8的底面82及汲極側面83是接觸於P型漂移領域6。亦即，P型漂移領域6是使埋入絕緣膜8的源極側面80及源極側角部81露出於P型磊晶層3，接觸於第1埋入絕緣膜8的底面82及汲極側面83。
另外，亦可依次準備具有開口31的遮罩，及 具有開口32的遮罩，由各自的遮罩的開口來導入P型雜質而形成P型雜質領域7及P型漂移領域6。又，亦可準備先形成有P型漂移領域6的半導體基板，在該半導體基板表面形成第1埋入絕緣膜8。亦可在形成P型雜質領域7及P型漂移領域6之後，形成第1N型本體領域4。製造工程的順序是不限於實施形態。
其次，除去遮罩30，在氧環境中氧化半導體基板50的表面，藉此在半導體基板50的表面全體形成氧化膜40(圖4D)。
其次，在氧化膜40上，例如形成由摻雜雜質的多結晶矽所構成的導電層(未圖示)，藉由微影技術及RIE技術來使導電層圖案化，而形成第1閘極電極16。其次，將硼等的P型雜質選擇性地注入N型本體領域4及P型漂移領域6，在氮環境中進行熱處理而形成第1P型源極領域10及P型汲極領域14。其次，將砷等的N型雜質注入至N型本體領域4內，在氮環境中進行熱處理而形成第1N型背閘領域12。以後，藉由微影技術及RIE技術來形成源極接觸電極19，閘極接觸電極21，汲極接觸電極23，及，源極配線20，閘極配線22，汲極配線24(圖4E)。
(第3實施形態)
圖5是概略性地表示本發明的第3實施形態的半導體裝置的圖。在對應於已述的實施形態的構成要素附上同一 符號，省略說明。本實施形態的半導體裝置是具有比P型磊晶層3更高的P型雜質濃度，具有接觸於N型本體領域(4，5)的P型雜質領域7A。P型雜質領域7A是具有比P型磊晶層3高的雜質濃度，因此電阻值比P型磊晶層3低。因此，容易形成從基板表面經由P型雜質領域7A來到達P型漂移領域6的電流路徑。亦即，從P型源極領域(10，11)到P型漂移領域6的電流會被分散於P型半導體基板1側方向，不經埋入絕緣膜(8，9)的角部(81，91)來到達P型漂移領域6的電流會增加。因此，在位於閘極電極(16，18)下的埋入絕緣膜(8，9)的源極側角部(81，91)衝突的電洞的量會被緩和，在埋入絕緣膜(8，9)的源極側角部(81，91)產生的衝擊離子的量會被抑制。
(第4實施形態)
圖6是概略性地表示本發明的第4實施形態的半導體裝置的圖。在對應於已述的實施形態的構成要素附上同一符號，省略說明。本實施形態的半導體裝置是具有比P型磊晶層3更高的雜質濃度之P型雜質領域7B會在N型本體領域4與埋入絕緣膜8之間的P型磊晶層3內設於離開基板表面的位置。亦即，在P型雜質領域7B與半導體基板表面之間是例如存在與P型磊晶層3的雜質濃度大致相等的P型雜質領域70。藉由如此的構成，低電阻的P型雜質領域7B會只存在於N型本體領域(4，5)與P型漂 移領域6之間的P型磊晶層3的下方部分。
藉由存在低電阻的P型雜質領域7B，容易形成經由P型雜質領域7B而至P型漂移領域6的電流路徑。亦即，從P型源極領域(10，11)至P型漂移領域6的電流會被分散於P型半導體基板1側方向，從埋入絕緣膜(8，9)的源極側角部(81，91)離開而至P型漂移領域6的電流會增加。因此，在位於閘極電極(16，18)下的埋入絕緣膜(8，9)的源極側角部(81，91)衝突的電洞的量會被緩和，在埋入絕緣膜(8，9)的源極側角部(81，91)產生的衝擊離子的量會被抑制。在圖4說明的製造方法中，藉由在形成有P型雜質領域7之處的基板表面選擇性地導入N型雜質，可降低P型雜質領域7的基板表面側的P型雜質領域70的P型雜質濃度。藉此，可將P型雜質領域7B與半導體基板表面間的P型雜質領域70的雜質濃度降低至P型磊晶層3的雜質濃度。另外，P型雜質領域7B是最好設在比埋入絕緣膜8的下面還下方的位置為理想。藉由設在比埋入絕緣膜8的下面還下方，可離開埋入絕緣膜8來設置電流路，因此可抑制衝擊離子的產生，且使電流驅動能力提升。
(第5實施形態)
圖7是概略性地表示本發明的第5實施形態的半導體裝置的圖。在對應於已述的實施形態的構成要素附上同一符號，省略說明。本實施形態的半導體裝置是具有連接P 型雜質領域7與P型漂移領域6的P型雜質連接領域100。藉由如此的構成，成為電流容易經由P型雜質領域7及P型雜質連接領域100來流至P型漂移領域6的構成。因此，衝突於埋入絕緣膜(8，9)的源極側角部(81，91)之電洞的數量會被抑制，衝擊離子的產生會被抑制。P型雜質連接領域100是例如提高離子注入時的加速能量來預先形成於P型磊晶層3的深的位置，可藉由形成P型雜質領域7及P型漂移領域6的工程來使與該等的P型雜質領域7及P型漂移領域6連接。
亦可設為使P型漂移領域6的雜質濃度具有梯度的構成。當雜質濃度高時，例如，在離子注入後的熱處理中雜質容易擴散。因此，若接近位於源極側面(80，90)的源極側角部(81，91)之P型漂移領域6的雜質濃度高，則P型雜質會藉由熱處理來擴散，有成為覆蓋源極側角部(81，91)的構成之風險。一旦源極側角部(81，91)藉由從P型漂移領域6擴散的P型雜質來覆蓋，則源極側角部(81，91)的周圍會低電阻化，電流容易流動，恐有成為衝擊離子容易產生的構造之風險。因此，例如，藉由降低P型漂移領域6的N型本體領域(4，5)側的雜質濃度，可設為迴避其風險來使源極側角部(81，91)露出於P型磊晶層3的構造。另外，藉由提高P型漂移領域6的汲極領域14側的雜質濃度來低電阻化，可彌補隨著使N型本體領域(4，5)側的P型漂移領域6的雜質濃度形成低濃度而ON電阻的增加。例如，藉由進行雜質 量相異的複數次的離子注入來形成P型漂移領域6，可使P型漂移領域6具有濃度梯度。
雖是針對P型DMOS電晶體的實施形態來進行說明，但亦可適用在EDMOS構造的N型DMOS電晶體。例如，取代P型磊晶層3形成N型磊晶層，同樣，可藉由將各雜質領域的導電型置換成相反的導電型來構成N型DMOS電晶體。
亦可將連接至第1閘極電極16及第2閘極電極18的閘極配線(22，26)以及連接至第1源極領域10及第2源極領域11的源極配線(20，28)予以形成分別共通連接的構成，作為一個的MOS電晶體元件動作的構成。
以上說明了本發明的幾個實施形態，但該等的實施形態是舉例提示者，非意圖限定發明的範圍。該等新穎的實施形態是可在其他各種的形態下被實施，可在不脫離發明的要旨的範圍內進行各種的省略、置換、變更。該等實施形態或其變形是為發明的範圍或要旨所包含，且為申請專利範圍記載的發明及其均等的範圍所包含。
1‧‧‧P型半導體基板
2‧‧‧N型埋入層
3‧‧‧P型磊晶層
4、5‧‧‧N型本體領域
6‧‧‧P型漂移領域
7‧‧‧P型雜質領域
8‧‧‧第1埋入絕緣膜
9‧‧‧第2埋入絕緣膜
10‧‧‧第1P型源極領域
11‧‧‧第2P型源極領域
12‧‧‧第1N型背閘領域
13‧‧‧第2N型背閘領域
14‧‧‧P型汲極領域
15‧‧‧第1閘極絕緣膜
16‧‧‧第1閘極電極
17‧‧‧第2閘極絕緣膜
18‧‧‧第2閘極電極
19、27‧‧‧源極接觸電極
20、28‧‧‧源極配線
21‧‧‧閘極接觸電極
22、26‧‧‧閘極配線
23‧‧‧汲極接觸電極
24‧‧‧汲極配線
80、90‧‧‧源極側面
81、91‧‧‧源極側角部
82、92‧‧‧底面
83、93‧‧‧汲極側面

Claims (20)

  1. 一種半導體裝置，其特徵係具備：第1導電型的半導體層；第2導電型的本體領域，其係形成於前述半導體層；第1導電型的源極領域，其係形成於前述第2導電型的本體領域內；第1導電型的漂移領域，其係形成於離開前述第2導電型的本體領域之前述半導體層表面；埋入絕緣膜，其係離開前述第2導電型的本體領域，前述本體領域側的第1角部係與前述半導體層接觸，遠離前述本體領域側的第2角部係形成於與前述漂移領域接觸的前述半導體層表面；閘極絕緣膜，其係形成於前述第1導電型的源極領域與前述埋入絕緣膜之間的前述第1導電型的半導體層表面上；閘極電極，其係形成於前述閘極絕緣膜上；第1導電型的雜質領域，其係於前述第2導電型的本體領域與前述埋入絕緣膜之間，離開前述埋入絕緣膜而形成於前述第1導電型的半導體層內，具有比前述第1導電型的半導體層的雜質濃度更高的雜質濃度；及第1導電型的汲極領域，其係形成於前述第1導電型的漂移領域內，該第1導電型的漂移領域係接觸於前述埋入絕緣膜之遠離前述第2導電型的本體領域側的側面。
  2. 如申請專利範圍第1項之半導體裝置，其中，前 述埋入絕緣膜為STI構造。
  3. 如申請專利範圍第2項之半導體裝置，其中，前述閘極電極係延伸至前述埋入絕緣膜上。
  4. 如申請專利範圍第2項之半導體裝置，其中，前述第1導電型的雜質領域係接觸於前述閘極絕緣膜。
  5. 如申請專利範圍第4項之半導體裝置，其中，前述第1導電型為P型，前述第2導電型為N型。
  6. 如申請專利範圍第2項之半導體裝置，其中，前述第1導電型的雜質領域係位於比前述埋入絕緣膜的下面還下方。
  7. 如申請專利範圍第6項之半導體裝置，其中，前述第1導電型為P型，前述第2導電型為N型。
  8. 如申請專利範圍第2項之半導體裝置，其中，前述第1導電型的雜質領域係接觸於前述第2導電型的本體領域。
  9. 如申請專利範圍第1項之半導體裝置，其中，具有第1導電型的雜質連接領域，其係連接前述第1導電型的雜質領域與前述第1導電型的漂移領域，具有比前述第1導電型的半導體層更高的雜質濃度。
  10. 如申請專利範圍第1項之半導體裝置，其中，前述第1導電型的漂移領域的前述第1導電型的源極領域側的雜質濃度係比前述第1導電型的汲極領域側的雜質濃度更低。
  11. 一種半導體裝置的製造方法，其特徵係具備： 準備具有第1導電型的半導體層的半導體基板之工程；在前述第1導電型的半導體層的表面形成埋入絕緣膜之工程；在離開前述埋入絕緣膜的前述第1導電型的半導體層的表面形成第2導電型的本體領域之工程；在前述第2導電型的本體領域內形成第1導電型的源極領域之工程；在前述第1導電型的半導體層內形成：使前述第1導電型的源極領域側的前述埋入絕緣膜的側面及前述埋入絕緣膜的角部露出，而接觸於前述埋入絕緣膜的底面及遠離前述源極領域側的前述埋入絕緣膜的側面之第1導電型的漂移領域之工程；在前述埋入絕緣膜的遠離前述源極領域側的前述第1導電型的漂移領域內形成第1導電型的汲極領域之工程；及在前述第2導電型的本體領域與前述埋入絕緣膜之間的前述第1導電型的半導體層形成第1導電型的雜質領域之工程，形成前述第1導電型的漂移領域及前述第1導電型的雜質領域的工程係同時進行。
  12. 如申請專利範圍第11項之半導體裝置的製造方法，其中，具有準備遮罩的工程，該遮罩係具有：位於前述第2導電型的本體領域與前述埋入絕緣膜之間的第1開 口，及設在前述埋入絕緣膜上的第2開口，從前述遮罩的前述第1開口及前述第2開口來導入第1導電型的雜質至前述半導體層，藉此形成前述漂移領域及前述雜質領域。
  13. 一種半導體裝置，其特徵係具備：第1導電型的半導體層；第2導電型的第1本體領域，其係形成於前述第1導電型的半導體層；第2導電型的第2本體領域，其係形成於前述第1導電型的半導體層；第1導電型的第1源極領域，其係形成於前述第2導電型的第1本體領域內；第1導電型的第2源極領域，其係形成於前述第2導電型的第2本體領域內；第1埋入絕緣膜，其係形成於離開前述第2導電型的第1本體領域之前述半導體層表面；第2埋入絕緣膜，其係形成於離開前述第2本體領域之前述第1導電型的半導體層表面；第1閘極絕緣膜，其係形成於前述第1導電型的第1源極領域與前述第1埋入絕緣膜之間的前述第1導電型的半導體層表面上；第2閘極絕緣膜，其係形成於前述第1導電型的第2源極領域與前述第2埋入絕緣膜之間的前述第1導電型的半導體層表面上； 第1閘極電極，其係形成於前述第1閘極絕緣膜上；第2閘極電極，其係形成於前述第2閘極絕緣膜上；第1導電型的漂移領域，其係於前述第1導電型的半導體層內，使位於前述第1閘極電極的下側之前述第1埋入絕緣膜的側面與前述第1埋入絕緣膜的角部，及位於前述第2閘極電極的下側之前述第2埋入絕緣膜的側面與前述第2埋入絕緣膜的角部露出，且接觸於前述第1埋入絕緣膜的底面與前述第2埋入絕緣膜的底面，及遠離前述第1閘極電極側的前述第1埋入絕緣膜的側面與遠離前述第2閘極電極側的前述第2埋入絕緣膜的側面；第1導電型的雜質領域，其係位於前述第1本體領域與前述第1埋入絕緣膜之間，及前述第2本體領域與前述第2埋入絕緣膜之間，在離開前述第1埋入絕緣膜及前述第2埋入絕緣膜的前述半導體層內包圍前述第1埋入絕緣膜及前述第2埋入絕緣膜的周圍，且具有比前述半導體層的雜質濃度更高的雜質濃度；及第1導電型的汲極領域，其係形成於前述第1埋入絕緣膜與前述第2埋入絕緣膜之間的前述漂移領域內。
  14. 如申請專利範圍第13項之半導體裝置，其中，前述第1埋入絕緣膜與前述第2埋入絕緣膜為STI構造。
  15. 如申請專利範圍第14項之半導體裝置，其中，前述第1閘極電極係延伸至前述第1埋入絕緣膜上，前述第2閘極電極係延伸至前述第2埋入絕緣膜上。
  16. 如申請專利範圍第14項之半導體裝置，其中， 前述第1導電型的雜質領域係接觸於前述第1閘極絕緣膜及前述第2閘極絕緣膜。
  17. 如申請專利範圍第14項之半導體裝置，其中，前述第1導電型的雜質領域係位於比前述埋入絕緣膜的下面還下方。
  18. 如申請專利範圍第14項之半導體裝置，其中，前述第1導電型的雜質領域係接觸於前述第2導電型的第1本體領域及前述第2導電型的第2本體領域。
  19. 如申請專利範圍第13項之半導體裝置，其中，具有第1導電型的雜質連接領域，其係連接前述第1導電型的雜質領域與前述第1導電型的漂移領域，且具有比前述第1導電型的半導體層更高的雜質濃度。
  20. 如申請專利範圍第13項之半導體裝置，其中，前述第1導電型的漂移領域的前述第1導電型的第1源極領域側與第2源極領域側的雜質濃度係比前述第1導電型的汲極領域側的雜質濃度更低。
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