TW201528478A - 一次編程記憶體及其相關記憶胞結構 - Google Patents

Abstract

一次編程記憶體，包括一第一記憶胞與一第二記憶胞。其中，第一記憶胞中包括一第一儲存電晶體，第二記憶胞中包括一第二儲存電晶體。第一儲存電晶體中的閘極結構與第二儲存電晶體中的閘極結構之間的距離很短，並且其間隙壁彼此重疊。如此，可以製造出高容量的一次編程記憶體。

Description

一次編程記憶體及其相關記憶胞結構

本發明是有關於一種記憶體，且特別是有關於一次編程記憶體及其相關記憶胞結構。

眾所周知，非揮發性記憶體在斷電之後仍舊可以保存其資料內容。一般來說，當非揮發性記憶體製造完成並出廠後，使用者即可以編程(program)非揮發性記憶體，進而將資料記錄在非揮發性記憶體中。而根據編程的次數，非揮發性記憶體可進一步區分為多次編程記憶體(multi-time programming memory，簡稱MTP記憶體)，或者一次編程記憶體(one time programming memory，簡稱OTP記憶體)。

基本上，使用者可以對MTP記憶體進行多次的儲存資料修改。相反地，使用者僅可以編程一次OTP記憶體。一旦OTP記憶體編程完成之後，其儲存資料將無法修改。

請參照第1A圖與第1B圖，其所繪示為OTP記憶體的記憶胞及其等效電路示意圖。第1A圖與第1B圖中包括二個記憶胞110、120，每個記憶胞110、120中具有二個電晶體，可稱為2T記憶胞。

如圖第1A圖所示，利用淺溝渠隔離結構(STI)130將P型基板(P-sub)100區分為二個部分以定義出二個記憶胞110、120的區域。於第一記憶胞110中，二個N摻雜區域111、 112之間的P型基板100表面上具有第一閘極結構113，其包括一閘極氧化層(gate oxide)、多晶矽閘極(poly gate)以及間隙壁(spacer)。再者，N摻雜區域112與淺溝渠隔離結構(STI)130之間的P型基板100表面上具有第二閘極結構114。再者，N摻雜區域111連接至位元線BL0、第一閘極結構113連接至字元線WL0、第二閘極結構114連接至控制線CL0。

同理，於第二記憶胞120中，二個N摻雜區域121、122之間的P型基板100表面上具有第一閘極結構123。再者，N摻雜區域122與淺溝渠隔離結構(STI)130之間的P型基板100表面上具有第二閘極結構124。再者，N摻雜區域121連接至位元線BL1、第一閘極結構123連接至字元線WL1、第二閘極結構124連接至控制線CL1。

如第1B圖所示，第一記憶胞110中包括一開關電晶體T01以及一儲存電晶體T00，開關電晶體T01閘極連接至字元線WL0，其第一汲/源端(drain/source terminal)連接至位元線BL0；儲存電晶體T00閘極連接至控制線CL0，其第一汲/源端連接至開關電晶體T01的第二汲/源端，其第二汲/源端為浮接(floating)。

同理，第二記憶胞120中包括一開關電晶體T11以及一儲存電晶體T10，開關電晶體T11閘極連接至字元線WL1，其第一汲/源端連接至位元線BL1；儲存電晶體T10閘極連接至控制線CL1，其第一汲/源端連接至開關電晶體T11的第二汲/源端，其第二汲/源端為浮接。

舉例來說，於編程第一記憶胞110時，提供0V至位元線BL0、3.3V至字元線WL0、6.5V至控制線CL0。則開關電晶體T01導通(turn on)，並造成儲存電晶體T00的閘極氧化層被破壞，使得儲存電晶體T00的閘極與第一汲/源端之間呈現短路的低電阻的特性。因此，第一記憶胞110可視為一第一儲存狀態。

另外，於編程第二記憶胞120時，提供0V至位元 線BL1、3.3V至字元線WL1、0V至控制線CL1。則開關電晶體T11導通(turn on)，而儲存電晶體T10的閘極氧化層不會被破壞，使得儲存電晶體T10的閘極與第一汲/源端之間呈現開路的高電阻的特性。因此，第二記憶胞120可視為一第二儲存狀態。

請參照第1C圖，其所繪示為習知OTP記憶體編程後的記憶胞等效電路示意圖。經由上述的方式編程後，第一記憶胞110中的儲存電晶體T00可等效為一電阻，其具有低電阻的特性，可視為第一儲存狀態。而第二記憶胞120中的儲存電晶體T10可等效為一電容，其具有高電阻的特性，可視為第二儲存狀態。

請參照第2A圖與第2B圖，其所繪示為另一OTP記憶體的記憶胞及其等效電路示意圖。第2A圖與第2B圖中包括二個記憶胞210、220，每個記憶胞210、220中具有一個電晶體，可稱為1T記憶胞。

如第2A圖所示，利用淺溝渠隔離結構(STI)230將P型基板(P-sub)200區分為二個部分以定義出二個記憶胞210、220的區域。於第一記憶胞210中，N摻雜區域212與淺溝渠隔離結構230之間的P型基板200表面上形成第一閘極結構214。再者，N摻雜區域212連接至位元線BL0、第一閘極結構214連接至字元線WL0。

同理，於第二記憶胞220中，N摻雜區域222與淺溝渠隔離結構230之間的P型基板200表面上形成第二閘極結構224。再者，N摻雜區域222連接至位元線BL1、第二閘極結構224連接至字元線WL1。

由第2A圖可知，第一閘極結構214與第二閘極結構224皆包括一閘極氧化層、多晶矽閘極以及間隙壁。其中，閘極氧化層被區分為二個部分，靠近N摻雜區域222的第一部分閘極氧化層的厚度較厚，靠近淺溝渠隔離結構230的第二部分閘極氧化層的厚度較薄。

如第2B圖所示，第一記憶胞210中的電晶體可等 效為一子開關電晶體T01與一子儲存電晶體T00，子開關電晶體T01的閘極連接至字元線WL0，其第一汲/源端連接至位元線BL0；子儲存電晶體T00閘極連接至字元線WL0，其第一汲/源端連接至子開關電晶體T01的第二汲/源端，其第二汲/源端為浮接。

同理，第二記憶胞220中的電晶體可效為一子開關電晶體T11與一子儲存電晶體T10，子開關電晶體T11的閘極連接至字元線WL1，其第一汲/源端連接至位元線BL1；子儲存電晶體T10閘極連接至字元線WL1，其第一汲/源端連接至子開關電晶體T11的第二汲/源端，其第二汲/源端為浮接。

舉例來說，於編程第一記憶胞210時，提供0V至位元線BL0、5V至字元線WL0。則子開關電晶體T01導通(turn on)，並造成子儲存電晶體T00中較薄的閘極氧化層被破壞，使得儲存電晶體T00的閘極與第一汲/源端之間呈現短路的低電阻的特性。因此，第一記憶胞210可視為一第一儲存狀態。

另外，於編程第二記憶胞220時，提供0V至位元線BL1、3.3V至字元線WL1。則開關電晶體T11導通(turn on)，而儲存電晶體T10中較薄的閘極氧化層亦不會被破壞，使得儲存電晶體T10的閘極與第一汲/源端之間呈現開路的高電阻的特性。因此，第二記憶胞220可視為一第二儲存狀態。

請參照第2C圖，其所繪示為習知OTP記憶體編程後的記憶胞等效電路示意圖。經由上述的方式編程後，第一記憶胞210中的儲存電晶體T00可等效為一電阻，其具有低電阻的特性，可視為第一儲存狀態。而第二記憶胞220中的儲存電晶體T10可等效為一電容，其具有高電阻的特性，可視為第二儲存狀態。

眾所周知，淺溝渠隔離結構(STI)是用來隔絕二個電晶體，使得二個電晶體之間不會形成通道(channel)而產生漏電並互相影響。

換句話說，將淺溝渠隔離結構運用在OTP記憶體係用來防止二記憶胞之間形成N型摻雜區，避免於記憶胞編程時產 生漏電至相鄰的記憶胞而造成編程失敗。

再者，在記憶胞中，儲存記憶體的閘極結構需要覆蓋在淺溝渠隔離結構上。而為了防止對準偏差(misalignment)，在記憶胞的製作過程，需要提供一些保留區域(margin)。所以記憶胞的尺寸會較大。

另一方面，由於淺溝渠隔離結構的尺寸非常大，也會使得記憶胞之間的距離變大。因此，習知OTP記憶體的尺寸無法進一步的縮小。

本發明的目的係提出一種一次編程記憶體，其記憶胞之間並無淺溝渠隔離結構。用以縮小記憶胞之間的距離，並且有效地縮小OTP記憶體的尺寸。

本發明係為一種一次編程記憶體，包括：一第一型區域，該第一型區域的一表面有一第一第二型摻雜區域、一第二第二型摻雜區域、一第三第二型摻雜區域與一第四第二型摻雜區域；一第一閘極結構，形成於該第一第二型摻雜區域與該第二第二型摻雜區域之間的該表面上方；一第二閘極結構；一第三閘極結構，形成於該第三第二型摻雜區域與該第四第二型摻雜區域之間的該表面上方；一第四閘極結構；其中該第二閘極結構與該第四閘極結構形成於該第二第二型摻雜區域與該第四第二型摻雜區域之間的該表面上方；其中，該第一型區域、該第一第二型摻雜區域、該第二第二型摻雜區域與該第一閘極結構形成一第一記憶胞中的一第一開關電晶體；該第一型區域、該第二第二型摻雜區域與該第二閘極結構形成該第一記憶胞中的一第一儲存電晶體；該第一型區域、該第三第二型摻雜區域、該第四第二型摻雜區域與該第三閘極結構形成一第二記憶胞中的一第二開關電晶體；該第一型區域、該第四第二型摻雜區域與該第四閘極結構形成該第二記憶胞中的一第二儲存電晶體；以及其中，該第二第二 型摻雜區域與該第四第二型摻雜區域之間的該表面下方為一第一型半導體。

本發明係為一種一次編程記憶體，包括：一第一型區域，該第一型區域的一表面有一第一第二型摻雜區域與一第二第二型摻雜區域；一第一閘極結構，包括一第一閘極氧化層覆蓋於該表面上、一第一閘極覆蓋於該第一閘極氧化層上、與一第一間隙壁包圍該第一閘極氧化層與該第一閘極，其中該第一閘極氧化層包括一第一部分第一閘極氧化層與一第二部分第一閘極氧化層，且該第二部分第一閘極氧化層薄於該第一部分第一閘極氧化層；一第二閘極結構，包括一第二閘極氧化層覆蓋於該表面上、一第二閘極覆蓋於該第二閘極氧化層上、與一第二間隙壁包圍該第二閘極氧化層與該第二閘極，其中該第二閘極氧化層包括一第一部分第二閘極氧化層與一第二部分第二閘極氧化層，且該第二部分第二閘極氧化層薄於該第一部分第二閘極氧化層；其中該第一閘極結構與該第二閘極結構形成於該第一第二型摻雜區域與該第二第二型摻雜區域之間的該表面上方；其中，該第一型區域、該第一第二型摻雜區域、該第一部分第一閘極氧化層與該第一閘極形成一第一記憶胞中的一第一開關電晶體；該第一型區域、該第二部分第一閘極氧化層與該第一閘極形成該第一記憶胞中的一第一儲存電晶體；該第一型區域、該第二第二型摻雜區域、該第一部分第二閘極氧化層與該第二閘極形成一第二記憶胞中的一第二開關電晶體；該第一型區域、該第二部分第二閘極氧化層與該第二閘極形成該第二記憶胞中的一第二儲存電晶體；以及其中，該第一第二型摻雜區域與該第二第二型摻雜區域之間的該表面下方為一第一型半導體。

本發明係為一種為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

100、200‧‧‧P型基板

110、120、210、220‧‧‧記憶胞

111、112、121、122、212、222‧‧‧N型摻雜區域

113、114、123、124、214、224‧‧‧閘極結構

130、230‧‧‧淺溝渠隔離結構

300、400‧‧‧P型基板

310、320、370、390、410、420、460、480‧‧‧記憶胞

311、312、321、322、412、422‧‧‧N型摻雜區域

365、366、375、376、462、482‧‧‧N型摻雜區域

330、340、350、360、430、440‧‧‧閘極結構

367、371、377、381、470、490‧‧‧閘極結構

331、341、351、361、431、441‧‧‧閘極氧化層

368、372、378、382、471、491‧‧‧閘極氧化層

332、342、352、362、432、442‧‧‧多晶矽閘極

369、373、379、383、472、492‧‧‧多晶矽閘極

333、343、353、363、433、443‧‧‧間隙壁

370、374、377、384、473、493‧‧‧間隙壁

399、499‧‧‧P型重摻雜區域499

431a、441a、471a、491a‧‧‧第一部分閘極氧化層

431b、441b、471b、491b‧‧‧第二部分閘極氧化層

第1A圖與第1B圖所繪示為OTP記憶體的記憶胞及其等效電路示意圖。

第1C圖所繪示為習知OTP記憶體編程後的記憶胞等效電路示意圖。

第2A圖與第2B圖所繪示為另一OTP記憶體的記憶胞及其等效電路示意圖。

第2C圖所繪示為習知OTP記憶體編程後的記憶胞等效電路示意圖。

第3A圖所繪示為本發明OTP記憶體的記憶胞之第一實施例。

第3B圖所繪示為第一實施例OTP記憶體編程後的記憶胞示意圖。

第3C圖所繪示為本發明OTP記憶體的記憶胞第二實施例示意圖。

第4A圖所繪示為本發明OTP記憶體的記憶胞之第三實施例。

第4B圖所繪示為第二實施例OTP記憶體編程後的記憶胞示意圖。

第4C圖所繪示為本發明OTP記憶體的記憶胞第四實施例示意圖。

請參照第3A圖，其所繪示為本發明OTP記憶體的記憶胞第一實施例示意圖。第3A圖中包括二個記憶胞310、320，每個記憶胞310、320中具有二個電晶體，可稱為2T記憶胞。

於第一記憶胞310中，二個N摻雜區域311、312之間的P型基板300表面上具有第一閘極結構330，其包括閘極 氧化層331、多晶矽閘極332以及間隙壁333。再者，於N摻雜區域312另一側的P型基板300表面上具有第二閘極結構340，其包括閘極氧化層341、多晶矽閘極342以及間隙壁343。再者，N摻雜區域311連接至位元線BL0、第一閘極結構330的多晶矽閘極332連接至字元線WL0、第二閘極結構340的多晶矽閘極342連接至控制線CL0。

同理，於第二記憶胞320中，二個N摻雜區域321、322之間的P型基板300表面上具有第一閘極結構350，其包括閘極氧化層351、多晶矽閘極352以及間隙壁353。再者，於N摻雜區域322另一側的P型基板300表面上具有第二閘極結構360，其包括閘極氧化層361、多晶矽閘極362以及間隙壁363。再者，N摻雜區域321連接至位元線BL1、第一閘極結構350的多晶矽閘極352連接至字元線WL1、第二閘極結構360的多晶矽閘極362連接至控制線CL1。

第一記憶胞310中的P型基板300、二個N摻雜區域311、312以及第一閘極結構330形成一開關電晶體；P型基板300、N摻雜區域312以及第二閘極結構340形成一儲存電晶體。同理，第二記憶胞320中的P型基板300、二個N摻雜區域321、322以及第一閘極結構350形成一開關電晶體；P型基板300、N摻雜區域322以及第二閘極結構360係形成一儲存電晶體。

再者，本發明OTP記憶體的記憶胞第一實施例之等效電路以及其動作原理相同於第1B圖與第1C圖，此處不再贅述。

根據本發明的第一實施例，本發明的二個記憶胞310、320之間並未形成其他的隔離結構用來隔離二記憶胞310、320。本發明的二個記憶胞之間310、320僅利用原來P型基板的P型半導體即可有效地隔離二個記憶胞310、320。因此，可以將儲存電晶體之閘極結構340、360製作的非常靠近，而二個記憶胞310、320之間也不會受到影響。

如第3A圖所示，於二個記憶胞310、320內，儲存 電晶體中的閘極結構340、360製做的非常靠近，使得間隙壁343、363彼此重疊。根據本發明的第一實施例，只要儲存電晶體中的多晶矽閘極342、362未互相接觸，二個記憶胞310、320之間並不會受到影響。亦即，二個記憶胞340、360皆可順利的進行編程。

舉例來說，於編程第一記憶胞310時，提供0V至位元線BL0、3.3V至字元線WL0、6.5V至控制線CL0。則開關電晶體導通，並造成儲存電晶體的閘極氧化層341被破壞，使得儲存電晶體的多晶矽閘極342與N型參雜區312之間呈現短路的低電阻的特性。因此，第一記憶胞310可視為一第一儲存狀態。

由第3B圖可知，當開關電晶體導通時，N摻雜區域312的電壓約為0V且多晶矽閘極362的電壓約為6.5V。因此，最接近N摻雜區域312處的閘極氧化層341會被破壞，而呈現短路的低電阻的特性。因此，第一記憶胞310可視為第一儲存狀態。

另外，於編程第二記憶胞320時，提供0V至位元線BL1、3.3V至字元線WL1、0V至控制線CL1。則開關電晶體導通，而儲存電晶體的閘極氧化層不會被破壞，使得儲存電晶體的閘極與第一汲/源端之間呈現開路的高電阻的特性。因此，第二記憶胞120可視為一第二儲存狀態。

由第3B圖可知，當開關電晶體導通時，N摻雜區域322的電壓約為0V且多晶矽閘極362的電壓約為0V。因此，閘極氧化層341將不會被破壞，而呈現短路的低電阻的特性。因此，第二記憶胞320可視為第二儲存狀態。

由以上的說明可知，本發明可以讓記憶胞310、320彼此非常的靠近，其距離可以小於二倍的間隙壁寬度。

一般來說，間隙壁的寬度相關於閘極結構的寬度。假設閘極結構的寬度為100nm，則間隙壁的寬度大約為閘極結構寬度的0.25~1.5倍，亦即間隙壁的寬度在25nm~150nm之間。因此，兩個間隙壁最大的寬度為300nm。換句話說，當第二閘極結 構340與第四閘極結構360的寬度皆為100nm時，記憶胞310、320之間的距離會小於兩個間隙壁最大寬度(300nm)，或者小於三個閘極結構之寬度(300nm)。

根據本發明的第一實施例，只要二個記憶胞310、320之間的材料係相同於P型基板300的P型半導體，即可有效地防止二個記憶胞310、320之間互相影響。因此，在不考量OTP記憶體的尺寸下，在二個記憶胞310、320之間距離大於二個間隙壁的寬度時，當然也可以有效地防止二個儲存電晶體之間形成通道(channel)而產生漏電並互相影響。

請參照第請參照第3C圖，其所繪示為本發明OTP記憶體的記憶胞第二實施例示意圖。其中，每個記憶胞370、90中具有二個電晶體。

於第一記憶胞370中，二個N摻雜區域365、366 之間的P型基板395表面上具有第一閘極結構367，其包括閘極氧化層368、多晶矽閘極369以及間隙壁370。再者，於N摻雜區域366另一側的P型基板395表面上具有第二閘極結構371，其包括閘極氧化層372、多晶矽閘極373以及間隙壁374。再者，N摻雜區域365連接至位元線BL0、第一閘極結構367的多晶矽閘極369連接至字元線WL0、第二閘極結構371的多晶矽閘極373連接至控制線CL0。

同理，於第二記憶胞390中，二個N摻雜區域375、376之間的P型基板395表面上具有第一閘極結構377，其包括閘極氧化層378、多晶矽閘極379以及間隙壁380。再者，於N摻雜區域376另一側的P型基板395表面上具有第二閘極結構381，其包括閘極氧化層382、多晶矽閘極383以及間隙壁384。再者，N摻雜區域375連接至位元線BL1、第一閘極結構377的多晶矽閘極379連接至字元線WL1、第二閘極結構381的多晶矽閘極383連接至控制線CL1。

第一記憶胞370中的P型基板395、二個N摻雜區 域365、366以及第一閘極結構367形成一開關電晶體；P型基板395、N摻雜區域366以及第二閘極結構371形成一儲存電晶體。同理，第二記憶胞390中的P型基板395、二個N摻雜區域375、376以及第一閘極結構377形成一開關電晶體；P型基板395、N摻雜區域376以及第二閘極結構381係形成一儲存電晶體。

根據本發明的第二實施例，二個記憶胞370、390中的第二閘極結構371、381之間的表面下方為一P型重摻雜(P+)區域399。其可更有效地防止二個記憶胞370、390之間互相影響。

請參照第4A圖，其所繪示為本發明OTP記憶體的記憶胞第三實施例示意圖。第4A圖中包括二個記憶胞410、420，每個記憶胞410、420中具有一個電晶體，可稱為1T記憶胞。

於二個N摻雜區域412、422之間的P型基板400表面上具有第一閘極結構430以及第二閘極結構440，分別屬於第一記憶胞410與第二記憶胞420。第一閘極結構430包括閘極氧化層431、多晶矽閘極432以及間隙壁433；第二閘極結構440包括閘極氧化層441、多晶矽閘極442以及間隙壁443。

再者，第一記憶胞410中，N摻雜區域412連接至位元線BL0、第一閘極結構430的多晶矽閘極432連接至字元線WL0；第二記憶胞420中，N摻雜區域422連接至位元線BL1、第二閘極結構440的多晶矽閘極442連接至字元線WL1。

根據本發明的第三實施例，第一閘極結構430的閘極氧化層431根據其厚度可區分為二個部分，第一部分的閘極氧化層431a較厚，第二部分的閘極氧化層431b較薄。再者，第二閘極結構440的閘極氧化層441根據其厚度可區分為二個部分，第一部分的閘極氧化層441a較厚，第二部分的閘極氧化層441b較薄。

因此，第一記憶胞410中的電晶體可區分為子開關電晶體以及子儲存電晶體。其中，P型基板400、N摻雜區域412、第一部分閘極氧化層431a與多晶矽閘極432係形成子開關電晶 體；P型基板400、第二部分閘極氧化層431b與多晶矽閘極432係形成子儲存電晶體。同理，第二記憶胞420中的電晶體區分為子開關電晶體以及子儲存電晶體。其中，P型基板400、N摻雜區域422、第一部分閘極氧化層441a與多晶矽閘極442係形成子開關電晶體；P型基板400、第二部分閘極氧化層441b與多晶矽閘極442係形成子儲存電晶體。

再者，本發明OTP記憶體的記憶胞之等效電路以及其動作原理相同於第2B圖與第2C圖，此處不再贅述。

根據本發明的第三實施例，本發明的二個記憶胞410、420之間並未形成其他的隔離結構用來隔離二記憶胞410、420。本發明的二個記憶胞之間410、420僅利用原來P型基板的P型半導體即可有效地隔離二個記憶胞410、420。因此，可以二個記憶胞410、420內之閘極結構430、440製作的非常靠近，而二個記憶胞410、420之間也不會受到影響。

如第4A圖所示，於二個記憶胞410、420內，閘極結構430、440製做的非常靠近，使得間隙壁433、443彼此重疊。根據本發明的第三實施例，只要儲存電晶體中的多晶矽閘極432、442未互相接觸，二個記憶胞410、420之間並不會受到影響。亦即，二個記憶胞440、460皆可順利的進行編程。

舉例來說，於編程第一記憶胞410時，提供0V至位元線BL0、5V至字元線WL0。則子開關電晶體導通，並造成子儲存電晶體的第二部分閘極氧化層431b被破壞，使得子儲存電晶體的多晶矽閘極432與P型基板400之間呈現短路的低電阻的特性。因此，第一記憶胞410可視為第一儲存狀態。

由第4B圖可知，當子開關電晶體導通時，第一部分閘極氧化層431a下方的通道(channel)的電壓約為0V且多晶矽閘極432的電壓約為5V。因此，最接通道處的第二部分閘極氧化層431b會被破壞，而呈現短路的低電阻的特性。因此，第一記憶胞410可視為第一儲存狀態。

另外，於編程第二記憶胞420時，提供0V至位元線BL1、3.3V至字元線WL1。則子開關電晶體導通，而子儲存電晶體的第二部分閘極氧化層441b不會被破壞，使得子儲存電晶體的多晶矽閘極442與P型基板400之間呈現開路的高電阻的特性。因此，第二記憶胞420可視為一第二儲存狀態。

由第4B圖可知，當子開關電晶體導通時，第一部分閘極氧化層441a下方的通道(channel)的電壓約為0V且多晶矽閘極442的電壓約為3.3V，尚在耐壓的範圍內。因此，第二部分閘極氧化層441b不會被破壞，而呈現開路的高電阻的特性。因此，第二記憶胞420可視為第二儲存狀態。

由以上的說明可知，本發明可以讓記憶胞410、420彼此非常的靠近，其距離可以小於二倍的間隙壁寬度。

一般來說，間隙壁的寬度相關於閘極結構的寬度。假設閘極結構的寬度為200nm，則間隙壁的寬度大約為閘極結構寬度的0.25~1.5倍，亦即間隙壁的寬度在50nm~300nm之間。因此，兩個間隙壁最大的寬度為600nm。換句話說，當第一閘極結構430與第二閘極結構440的寬度皆為200nm時，記憶胞410、420之間的距離會小於兩個間隙壁最大寬度(600nm)，或者小於三個閘極結構之寬度(300nm)。

根據本發明的第三實施例，只要二個記憶胞410、420之間的材料係相同於P型基板400的P型半導體，即可有效地防止二個記憶胞410、420之間互相影響。因此，在不考量OTP記憶體的尺寸下，在二個記憶胞410、420之間距離大於二個間隙壁的寬度時，當然也可以有效地防止二個儲存電晶體之間形成通道(channel)而產生漏電並互相影響。

請參照第4C圖，其所繪示為本發明OTP記憶體的記憶胞第四實施例示意圖。其中，每個記憶胞460、480中具有一個電晶體。

於二個N摻雜區域462、482之間的P型基板495 表面上具有第一閘極結構470以及第二閘極結構490，分別屬於第一記憶胞460與第二記憶胞480。第一閘極結構470包括閘極氧化層471、多晶矽閘極472以及間隙壁473；第二閘極結構490包括閘極氧化層491、多晶矽閘極492以及間隙壁493。

再者，第一記憶胞460中，N摻雜區域462連接至位元線BL0、第一閘極結構470的多晶矽閘極472連接至字元線WL0；第二記憶胞490中，N摻雜區域482連接至位元線BL1、第二閘極結構490的多晶矽閘極492連接至字元線WL1。

根據本發明的第四實施例，第一閘極結構470的閘極氧化層471根據其厚度可區分為二個部分，第一部分的閘極氧化層471a較厚，第二部分的閘極氧化層471b較薄。再者，第二閘極結構490的閘極氧化層491根據其厚度可區分為二個部分，第一部分的閘極氧化層491a較厚，第二部分的閘極氧化層491b較薄。

因此，第一記憶胞460中的電晶體可區分為子開關電晶體以及子儲存電晶體。其中，P型基板495、N摻雜區域462、第一部分閘極氧化層471a與多晶矽閘極472係形成子開關電晶體；P型基板495、第二部分閘極氧化層471b與多晶矽閘極472係形成子儲存電晶體。同理，第二記憶胞480中的電晶體區分為子開關電晶體以及子儲存電晶體。其中，P型基板495、N摻雜區域482、第一部分閘極氧化層491a與多晶矽閘極492係形成子開關電晶體；P型基板495、第二部分閘極氧化層491b與多晶矽閘極492係形成子儲存電晶體。

根據本發明的第四實施例，第一閘極結構470與第二閘極結構490之間的表面下方為一P型重摻雜(P+)區域499。其可更有效地防止二個記憶胞460、480之間互相影響。

由以上的說明可知，本發明細提出OTP記憶體及其相關記憶胞結構。在完全沒有淺溝渠隔離結構之下，將二記憶胞製作的非常靠近，並且仍舊可以正常操作記憶胞。

再者，由於本發明OTP記憶體的記憶胞之間距離非常的短，可以有效的提高記憶胞的密度，增加OTP記憶體的容量。

再者，上述實施例中皆以P型基板以及N型摻雜區域所組成的N型電晶體來進行說明，在此領域的技術人員當然也可以利用N型基板以及P型摻雜區所形成的P型電晶體來實現本發明。再者，於實際的運用上，P型基板可以由P型井區域(P-well region)來取代，同樣也可以達到發明的成效。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

300‧‧‧P型基板

310、320‧‧‧記憶胞

311、312、321、322‧‧‧N型摻雜區域

330、340、350、360‧‧‧閘極結構

331、341、351、361‧‧‧閘極氧化層

332、342、352、362‧‧‧多晶矽閘極

333、343、353、363‧‧‧間隙壁

Claims (13)

1. 一種一次編程記憶體，包括：一第一型區域，該第一型區域的一表面有一第一第二型摻雜區域、一第二第二型摻雜區域、一第三第二型摻雜區域與一第四第二型摻雜區域；一第一閘極結構，形成於該第一第二型摻雜區域與該第二第二型摻雜區域之間的該表面上方；一第二閘極結構；一第三閘極結構，形成於該第三第二型摻雜區域與該第四第二型摻雜區域之間的該表面上方；一第四閘極結構；其中該第二閘極結構與該第四閘極結構形成於該第二第二型摻雜區域與該第四第二型摻雜區域之間的該表面上方；其中，該第一型區域、該第一第二型摻雜區域、該第二第二型摻雜區域與該第一閘極結構形成一第一記憶胞中的一第一開關電晶體；該第一型區域、該第二第二型摻雜區域與該第二閘極結構形成該第一記憶胞中的一第一儲存電晶體；該第一型區域、該第三第二型摻雜區域、該第四第二型摻雜區域與該第三閘極結構形成一第二記憶胞中的一第二開關電晶體；該第一型區域、該第四第二型摻雜區域與該第四閘極結構形成該第二記憶胞中的一第二儲存電晶體；以及其中，該第二第二型摻雜區域與該第四第二型摻雜區域之間的該表面下方為一第一型半導體。
2. 如申請專利範圍第1項所述之一次編程記憶體，其中該表面下方為該第一型半導體為一第一型重摻雜區域。
3. 如申請專利範圍第1項所述之一次編程記憶體，其中該第一型區域係為一第一型基板或者一第一型井區域。
4. 如申請專利範圍第1項所述之一次編程記憶體，其中該第一閘極結構，包括一第一閘極氧化層覆蓋於該表面上、一第一閘極覆蓋於該第一閘極氧化層上、與一第一間隙壁包圍該第一閘極氧化層與該第一閘極；該第二閘極結構，包括一第二閘極氧化層覆蓋於該表面上、一第二閘極覆蓋於該第二閘極氧化層上、與一第二間隙壁包圍該第二閘極氧化層與該第二閘極；該第三閘極結構，包括一第三閘極氧化層覆蓋於該表面上、一第三閘極覆蓋於該第三閘極氧化層上、與一第三間隙壁包圍該第三閘極氧化層與該第三閘極；以及該第四閘極結構，包括一第四閘極氧化層覆蓋於該表面上、一第四閘極覆蓋於該第四閘極氧化層上、與一第四間隙壁包圍該第四閘極氧化層與該第四閘極。
5. 如申請專利範圍第4項所述之一次編程記憶體，其中該第二間隙壁與該第四間隙壁彼此重疊。
6. 如申請專利範圍第5項所述之一次編程記憶體，其中重疊的該第二間隙壁與該第四間之寬度小於三倍該第二閘極結構之寬度。
7. 如申請專利範圍第4項所述之一次編程記憶體，其中於編程該第一記憶胞時，係選擇性地破壞該第二閘極氧化層；於編程該第二記憶胞時，係選擇性地破壞該第四閘極氧化層。
8. 一種一次編程記憶體，包括：一第一型區域，該第一型區域的一表面有一第一第二型摻雜區域與一第二第二型摻雜區域；一第一閘極結構，包括一第一閘極氧化層覆蓋於該表面上、一第一閘極覆蓋於該第一閘極氧化層上、與一第一間隙壁包圍該第一閘極氧化層與該第一閘極，其中該第一閘極氧化層包括一第 一部分第一閘極氧化層與一第二部分第一閘極氧化層，且該第二部分第一閘極氧化層薄於該第一部分第一閘極氧化層；一第二閘極結構，包括一第二閘極氧化層覆蓋於該表面上、一第二閘極覆蓋於該第二閘極氧化層上、與一第二間隙壁包圍該第二閘極氧化層與該第二閘極，其中該第二閘極氧化層包括一第一部分第二閘極氧化層與一第二部分第二閘極氧化層，且該第二部分第二閘極氧化層薄於該第一部分第二閘極氧化層；其中該第一閘極結構與該第二閘極結構形成於該第一第二型摻雜區域與該第二第二型摻雜區域之間的該表面上方；其中，該第一型區域、該第一第二型摻雜區域、該第一部分第一閘極氧化層與該第一閘極形成一第一記憶胞中的一第一開關電晶體；該第一型區域、該第二部分第一閘極氧化層與該第一閘極形成該第一記憶胞中的一第一儲存電晶體；該第一型區域、該第二第二型摻雜區域、該第一部分第二閘極氧化層與該第二閘極形成一第二記憶胞中的一第二開關電晶體；該第一型區域、該第二部分第二閘極氧化層與該第二閘極形成該第二記憶胞中的一第二儲存電晶體；以及其中，該第一第二型摻雜區域與該第二四第二型摻雜區域之間的該表面下方為一第一型半導體。
9. 如申請專利範圍第8項所述之一次編程記憶體，其中該表面下方為該第一型半導體為一第一型重摻雜區域。
10. 如申請專利範圍第8項所述之一次編程記憶體，其中該第一型區域係為一第一型基板或者一第一型井區域。
11. 如申請專利範圍第8項所述之一次編程記憶體，其中該第一間隙壁與該第二間隙壁彼此重疊。
12. 如申請專利範圍第11項所述之一次編程記憶體，其中重疊的該第二間隙壁與該第四間之寬度小於三倍該第二閘極結構之寬度。
13. 如申請專利範圍第8項所述之一次編程記憶體，其中於編程該第一記憶胞時，係選擇性地破壞該第二部分第一閘極氧化層；於編程該第二記憶胞時，係選擇性地破壞該第二部分第二閘極氧化層。