CN104778977A - 一次编程存储器及其相关存储单元结构 - Google Patents

Abstract

本发明公开了一次编程存储器及其相关存储单元结构，所述编程存储器包括一第一存储单元与一第二存储单元。其中，第一存储单元中包括一第一储存晶体管，第二存储单元中包括一第二储存晶体管。第一储存晶体管中的栅极结构与第二储存晶体管中的栅极结构之间的距离很短，并且其间隙壁彼此重叠。如此，可以制造出高容量的一次编程存储器。

Description

一次编程存储器及其相关存储单元结构

技术领域

本发明涉及一种存储器，且特别涉及一次编程存储器及其相关存储单元结构。

背景技术

众所周知，非易失性存储器在断电之后仍旧可以保存其数据内容。一般来说，当非易失性存储器制造完成并出厂后，使用者即可以编程(program)非易失性存储器，进而将数据记录在非易失性存储器中。而根据编程的次数，非易失性存储器可进一步区分为多次编程存储器(multi-time programmingmemory，简称MTP存储器)，或者一次编程存储器(one time programmingmemory，简称OTP存储器)。

基本上，使用者可以对MTP存储器进行多次的储存数据修改。相反地，使用者仅可以编程一次OTP存储器。一旦OTP存储器编程完成之后，其储存数据将无法修改。

请参照图1A与图1B，其所绘示为OTP存储器的存储单元及其等效电路示意图。图1A与图1B中包括二个存储单元110、120，每个存储单元110、120中具有二个晶体管，可称为2T存储单元。

如图图1A所示，利用浅沟渠隔离结构(STI)130将P型基板(P-sub)100区分为二个部分以定义出二个存储单元110、120的区域。于第一存储单元110中，二个N掺杂区域111、112之间的P型基板100表面上具有第一栅极结构113，其包括一栅极氧化层(gate oxide)、多晶硅栅极(poly gate)以及间隙壁(spacer)。再者，N掺杂区域112与浅沟渠隔离结构(STI)130之间的P型基板100表面上具有第二栅极结构114。再者，N掺杂区域111连接至位元线BL0、第一栅极结构113连接至字元线WL0、第二栅极结构114连接至控制线CL0。

同理，于第二存储单元120中，二个N掺杂区域121、122之间的P型基板100表面上具有第一栅极结构123。再者，N掺杂区域122与浅沟渠隔离结构(STI)130之间的P型基板100表面上具有第二栅极结构124。再者，N掺杂区域121连接至位元线BL1、第一栅极结构123连接至字元线WL1、第二栅极结构124连接至控制线CL1。

如图1B所示，第一存储单元110中包括一开关晶体管T01以及一储存晶体管T00，开关晶体管T01栅极连接至字元线WL0，其第一汲/源端(drain/source terminal)连接至位元线BL0；储存晶体管T00栅极连接至控制线CL0，其第一汲/源端连接至开关晶体管T01的第二汲/源端，其第二汲/源端为浮接(floating)。

同理，第二存储单元120中包括一开关晶体管T11以及一储存晶体管T10，开关晶体管T11栅极连接至字元线WL1，其第一汲/源端连接至位元线BL1；储存晶体管T10栅极连接至控制线CL1，其第一汲/源端连接至开关晶体管T11的第二汲/源端，其第二汲/源端为浮接。

举例来说，于编程第一存储单元110时，提供0V至位元线BL0、3.3V至字元线WL0、6.5V至控制线CL0。则开关晶体管T01导通(turn on)，并造成储存晶体管T00的栅极氧化层被破坏，使得储存晶体管T00的栅极与第一汲/源端之间呈现短路的低电阻的特性。因此，第一存储单元110可视为一第一储存状态。

另外，于编程第二存储单元120时，提供0V至位元线BL1、3.3V至字元线WL1、0V至控制线CL1。则开关晶体管T11导通(turn on)，而储存晶体管T10的栅极氧化层不会被破坏，使得储存晶体管T10的栅极与第一汲/源端之间呈现开路的高电阻的特性。因此，第二存储单元120可视为一第二储存状态。

请参照图1C，其所绘示为公知OTP存储器编程后的存储单元等效电路示意图。经由上述的方式编程后，第一存储单元110中的储存晶体管T00可等效为一电阻，其具有低电阻的特性，可视为第一储存状态。而第二存储单元120中的储存晶体管T10可等效为一电容，其具有高电阻的特性，可视为第二储存状态。

请参照图2A与图2B，其所绘示为另一OTP存储器的存储单元及其等效电路示意图。图2A与图2B中包括二个存储单元210、220，每个存储单元210、220中具有一个晶体管，可称为1T存储单元。

如图2A所示，利用浅沟渠隔离结构(STI)230将P型基板(P-sub)200区分为二个部分以定义出二个存储单元210、220的区域。于第一存储单元210中，N掺杂区域212与浅沟渠隔离结构230之间的P型基板200表面上形成第一栅极结构214。再者，N掺杂区域212连接至位元线BL0、第一栅极结构214连接至字元线WL0。

同理，于第二存储单元220中，N掺杂区域222与浅沟渠隔离结构230之间的P型基板200表面上形成第二栅极结构224。再者，N掺杂区域222连接至位元线BL1、第二栅极结构224连接至字元线WL1。

由图2A可知，第一栅极结构214与第二栅极结构224皆包括一栅极氧化层、多晶硅栅极以及间隙壁。其中，栅极氧化层被区分为二个部分，靠近N掺杂区域222的第一部分栅极氧化层的厚度较厚，靠近浅沟渠隔离结构230的第二部分栅极氧化层的厚度较薄。

如图2B所示，第一存储单元210中的晶体管可等效为一子开关晶体管T01与一子储存晶体管T00，子开关晶体管T01的栅极连接至字元线WL0，其第一汲/源端连接至位元线BL0；子储存晶体管T00栅极连接至字元线WL0，其第一汲/源端连接至子开关晶体管T01的第二汲/源端，其第二汲/源端为浮接。

同理，第二存储单元220中的晶体管可效为一子开关晶体管T11与一子储存晶体管T10，子开关晶体管T11的栅极连接至字元线WL1，其第一汲/源端连接至位元线BL1；子储存晶体管T10栅极连接至字元线WL1，其第一汲/源端连接至子开关晶体管T11的第二汲/源端，其第二汲/源端为浮接。

举例来说，于编程第一存储单元210时，提供0V至位元线BL0、5V至字元线WL0。则子开关晶体管T01导通(turn on)，并造成子储存晶体管T00中较薄的栅极氧化层被破坏，使得储存晶体管T00的栅极与第一汲/源端之间呈现短路的低电阻的特性。因此，第一存储单元210可视为一第一储存状态。

另外，于编程第二存储单元220时，提供0V至位元线BL1、3.3V至字元线WL1。则开关晶体管T11导通(turn on)，而储存晶体管T10中较薄的栅极氧化层亦不会被破坏，使得储存晶体管T10的栅极与第一汲/源端之间呈现开路的高电阻的特性。因此，第二存储单元220可视为一第二储存状态。

请参照图2C，其所绘示为公知OTP存储器编程后的存储单元等效电路示意图。经由上述的方式编程后，第一存储单元210中的储存晶体管T00可等效为一电阻，其具有低电阻的特性，可视为第一储存状态。而第二存储单元220中的储存晶体管T10可等效为一电容，其具有高电阻的特性，可视为第二储存状态。

众所周知，浅沟渠隔离结构(STI)是用来隔绝二个晶体管，使得二个晶体管之间不会形成通道(channel)而产生漏电并互相影响。

换句话说，将浅沟渠隔离结构运用在OTP存储器是用来防止二存储单元之间形成N型掺杂区，避免于存储单元编程时产生漏电至相邻的存储单元而造成编程失败。

再者，在存储单元中，储存存储器的栅极结构需要覆盖在浅沟渠隔离结构上。而为了防止对准偏差(misalignment)，在存储单元的制作过程，需要提供一些保留区域(margin)。所以存储单元的尺寸会较大。

另一方面，由于浅沟渠隔离结构的尺寸非常大，也会使得存储单元之间的距离变大。因此，公知OTP存储器的尺寸无法进一步的缩小。

发明内容

本发明的目的是提出一种一次编程存储器，其存储单元之间并无浅沟渠隔离结构。用以缩小存储单元之间的距离，并且有效地缩小OTP存储器的尺寸。

本发明为一种一次编程存储器，包括：一第一型区域，该第一型区域的一表面有一第一第二型掺杂区域、一第二第二型掺杂区域、一第三第二型掺杂区域与一第四第二型掺杂区域；一第一栅极结构，形成于该第一第二型掺杂区域与该第二第二型掺杂区域之间的该表面上方；一第二栅极结构；一第三栅极结构，形成于该第三第二型掺杂区域与该第四第二型掺杂区域之间的该表面上方；一第四栅极结构；其中该第二栅极结构与该第四栅极结构形成于该第二第二型掺杂区域与该第四第二型掺杂区域之间的该表面上方；其中，该第一型区域、该第一第二型掺杂区域、该第二第二型掺杂区域与该第一栅极结构形成一第一存储单元中的一第一开关晶体管；该第一型区域、该第二第二型掺杂区域与该第二栅极结构形成该第一存储单元中的一第一储存晶体管；该第一型区域、该第三第二型掺杂区域、该第四第二型掺杂区域与该第三栅极结构形成一第二存储单元中的一第二开关晶体管；该第一型区域、该第四第二型掺杂区域与该第四栅极结构形成该第二存储单元中的一第二储存晶体管；以及其中，该第二第二型掺杂区域与该第四第二型掺杂区域之间的该表面下方为一第一型半导体。

本发明为一种一次编程存储器，包括：一第一型区域，该第一型区域的一表面有一第一第二型掺杂区域与一第二第二型掺杂区域；一第一栅极结构，包括一第一栅极氧化层覆盖于该表面上、一第一栅极覆盖于该第一栅极氧化层上、与一第一间隙壁包围该第一栅极氧化层与该第一栅极，其中该第一栅极氧化层包括一第一部分第一栅极氧化层与一第二部分第一栅极氧化层，且该第二部分第一栅极氧化层薄于该第一部分第一栅极氧化层；一第二栅极结构，包括一第二栅极氧化层覆盖于该表面上、一第二栅极覆盖于该第二栅极氧化层上、与一第二间隙壁包围该第二栅极氧化层与该第二栅极，其中该第二栅极氧化层包括一第一部分第二栅极氧化层与一第二部分第二栅极氧化层，且该第二部分第二栅极氧化层薄于该第一部分第二栅极氧化层；其中该第一栅极结构与该第二栅极结构形成于该第一第二型掺杂区域与该第二第二型掺杂区域之间的该表面上方；其中，该第一型区域、该第一第二型掺杂区域、该第一部分第一栅极氧化层与该第一栅极形成一第一存储单元中的一第一开关晶体管；该第一型区域、该第二部分第一栅极氧化层与该第一栅极形成该第一存储单元中的一第一储存晶体管；该第一型区域、该第二第二型掺杂区域、该第一部分第二栅极氧化层与该第二栅极形成一第二存储单元中的一第二开关晶体管；该第一型区域、该第二部分第二栅极氧化层与该第二栅极形成该第二存储单元中的一第二储存晶体管；以及其中，该第一第二型掺杂区域与该第二第二型掺杂区域之间的该表面下方为一第一型半导体。

本发明为一种为了对本发明之上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附附图，作详细说明如下：

附图说明

图1A与图1B所绘示为OTP存储器的存储单元及其等效电路示意图。

图1C所绘示为公知OTP存储器编程后的存储单元等效电路示意图。

图2A与图2B所绘示为另一OTP存储器的存储单元及其等效电路示意图。

图2C所绘示为公知OTP存储器编程后的存储单元等效电路示意图。

图3A所绘示为本发明OTP存储器的存储单元的第一实施例。

图3B所绘示为第一实施例OTP存储器编程后的存储单元示意图。

图3C所绘示为本发明OTP存储器的存储单元第二实施例示意图。

图4A所绘示为本发明OTP存储器的存储单元的第三实施例。

图4B所绘示为第三实施例OTP存储器编程后的存储单元示意图。

图4C所绘示为本发明OTP存储器的存储单元第四实施例示意图。

其中，附图标记说明如下：

100、200：P型基板

110、120、210、220：存储单元

111、112、121、122、212、222：N型掺杂区域

113、114、123、124、214、224：栅极结构

130、230：浅沟渠隔离结构

300、400：P型基板

310、320、370、390、410、420、460、480：存储单元

311、312、321、322、412、422：N型掺杂区域

365、366、375、376、462、482：N型掺杂区域

330、340、350、360、430、440：栅极结构

367、371、377、381、470、490：栅极结构

331、341、351、361、431、441：栅极氧化层

368、372、378、382、471、491：栅极氧化层

332、342、352、362、432、442：多晶硅栅极

369、373、379、383、472、492：多晶硅栅极

333、343、353、363、433、443：间隙壁

370、374、377、384、473、493：间隙壁

399、499：P型重掺杂区域499

431a、441a、471a、491a：第一部分栅极氧化层

431b、441b、471b、491b：第二部分栅极氧化层

具体实施方式

请参照图3A，其所绘示为本发明OTP存储器的存储单元第一实施例示意图。图3A中包括二个存储单元310、320，每个存储单元310、320中具有二个晶体管，可称为2T存储单元。

于第一存储单元310中，二个N掺杂区域311、312之间的P型基板300表面上具有第一栅极结构330，其包括栅极氧化层331、多晶硅栅极332以及间隙壁333。再者，于N掺杂区域312另一侧的P型基板300表面上具有第二栅极结构340，其包括栅极氧化层341、多晶硅栅极342以及间隙壁343。再者，N掺杂区域311连接至位元线BL0、第一栅极结构330的多晶硅栅极332连接至字元线WL0、第二栅极结构340的多晶硅栅极342连接至控制线CL0。

同理，于第二存储单元320中，二个N掺杂区域321、322之间的P型基板300表面上具有第一栅极结构350，其包括栅极氧化层351、多晶硅栅极352以及间隙壁353。再者，于N掺杂区域322另一侧的P型基板300表面上具有第二栅极结构360，其包括栅极氧化层361、多晶硅栅极362以及间隙壁363。再者，N掺杂区域321连接至位元线BL1、第一栅极结构350的多晶硅栅极352连接至字元线WL1、第二栅极结构360的多晶硅栅极362连接至控制线CL1。

第一存储单元310中的P型基板300、二个N掺杂区域311、312以及第一栅极结构330形成一开关晶体管；P型基板300、N掺杂区域312以及第二栅极结构340形成一储存晶体管。同理，第二存储单元320中的P型基板300、二个N掺杂区域321、322以及第一栅极结构350形成一开关晶体管；P型基板300、N掺杂区域322以及第二栅极结构360形成一储存晶体管。

再者，本发明OTP存储器的存储单元第一实施例的等效电路以及其动作原理相同于图1B与图1C，此处不再赘述。

根据本发明的第一实施例，本发明的二个存储单元310、320之间并未形成其他的隔离结构用来隔离二存储单元310、320。本发明的二个存储单元之间310、320仅利用原来P型基板的P型半导体即可有效地隔离二个存储单元310、320。因此，可以将储存晶体管的栅极结构340、360制作的非常靠近，而二个存储单元310、320之间也不会受到影响。

如图3A所示，于二个存储单元310、320内，储存晶体管中的栅极结构340、360制作的非常靠近，使得间隙壁343、363彼此重叠。根据本发明的第一实施例，只要储存晶体管中的多晶硅栅极342、362未互相接触，二个存储单元310、320之间并不会受到影响。亦即，二个存储单元340、360皆可顺利的进行编程。

举例来说，于编程第一存储单元310时，提供0V至位元线BL0、3.3V至字元线WL0、6.5V至控制线CL0。则开关晶体管导通，并造成储存晶体管的栅极氧化层341被破坏，使得储存晶体管的多晶硅栅极342与N型参杂区312之间呈现短路的低电阻的特性。因此，第一存储单元310可视为一第一储存状态。

由图3B可知，当开关晶体管导通时，N掺杂区域312的电压约为0V且多晶硅栅极362的电压约为6.5V。因此，最接近N掺杂区域312处的栅极氧化层341会被破坏，而呈现短路的低电阻的特性。因此，第一存储单元310可视为第一储存状态。

另外，于编程第二存储单元320时，提供0V至位元线BL1、3.3V至字元线WL1、0V至控制线CL1。则开关晶体管导通，而储存晶体管的栅极氧化层不会被破坏，使得储存晶体管的栅极与第一汲/源端之间呈现开路的高电阻的特性。因此，第二存储单元320可视为一第二储存状态。

由图3B可知，当开关晶体管导通时，N掺杂区域322的电压约为0V且多晶硅栅极362的电压约为0V。因此，栅极氧化层341将不会被破坏，而呈现开路的高电阻的特性。因此，第二存储单元320可视为第二储存状态。

由以上的说明可知，本发明可以让存储单元310、320彼此非常的靠近，其距离可以小于二倍的间隙壁宽度。

一般来说，间隙壁的宽度相关于栅极结构的宽度。假设栅极结构的宽度为100nm，则间隙壁的宽度大约为栅极结构宽度的0.25～1.5倍，亦即间隙壁的宽度在25nm～150nm之间。因此，两个间隙壁最大的宽度为300nm。换句话说，当第二栅极结构340与第四栅极结构360的宽度皆为100nm时，存储单元310、320之间的距离会小于两个间隙壁最大宽度(300nm)，或者小于三个栅极结构的宽度(300nm)。

根据本发明的第一实施例，只要二个存储单元310、320之间的材料相同于P型基板300的P型半导体，即可有效地防止二个存储单元310、320之间互相影响。因此，在不考虑OTP存储器的尺寸下，在二个存储单元310、320之间距离大于二个间隙壁的宽度时，当然也可以有效地防止二个储存晶体管之间形成通道(channel)而产生漏电并互相影响。

请参照图3C，其所绘示为本发明OTP存储器的存储单元第二实施例示意图。其中，每个存储单元370、90中具有二个晶体管。

于第一存储单元370中，二个N掺杂区域365、366之间的P型基板395表面上具有第一栅极结构367，其包括栅极氧化层368、多晶硅栅极369以及间隙壁370。再者，于N掺杂区域366另一侧的P型基板395表面上具有第二栅极结构371，其包括栅极氧化层372、多晶硅栅极373以及间隙壁374。再者，N掺杂区域365连接至位元线BL0、第一栅极结构367的多晶硅栅极369连接至字元线WL0、第二栅极结构371的多晶硅栅极373连接至控制线CL0。

同理，于第二存储单元390中，二个N掺杂区域375、376之间的P型基板395表面上具有第一栅极结构377，其包括栅极氧化层378、多晶硅栅极379以及间隙壁380。再者，于N掺杂区域376另一侧的P型基板395表面上具有第二栅极结构381，其包括栅极氧化层382、多晶硅栅极383以及间隙壁384。再者，N掺杂区域375连接至位元线BL1、第一栅极结构377的多晶硅栅极379连接至字元线WL1、第二栅极结构381的多晶硅栅极383连接至控制线CL1。

第一存储单元370中的P型基板395、二个N掺杂区域365、366以及第一栅极结构367形成一开关晶体管；P型基板395、N掺杂区域366以及第二栅极结构371形成一储存晶体管。同理，第二存储单元390中的P型基板395、二个N掺杂区域375、376以及第一栅极结构377形成一开关晶体管；P型基板395、N掺杂区域376以及第二栅极结构381系形成一储存晶体管。

根据本发明的第二实施例，二个存储单元370、390中的第二栅极结构371、381之间的表面下方为一P型重掺杂(P+)区域399。其可更有效地防止二个存储单元370、390之间互相影响。

请参照图4A，其所绘示为本发明OTP存储器的存储单元第三实施例示意图。图4A中包括二个存储单元410、420，每个存储单元410、420中具有一个晶体管，可称为1T存储单元。

于二个N掺杂区域412、422之间的P型基板400表面上具有第一栅极结构430以及第二栅极结构440，分别属于第一存储单元410与第二存储单元420。第一栅极结构430包括栅极氧化层431、多晶硅栅极432以及间隙壁433；第二栅极结构440包括栅极氧化层441、多晶硅栅极442以及间隙壁443。

再者，第一存储单元410中，N掺杂区域412连接至位元线BL0、第一栅极结构430的多晶硅栅极432连接至字元线WL0；第二存储单元420中，N掺杂区域422连接至位元线BL1、第二栅极结构440的多晶硅栅极442连接至字元线WL1。

根据本发明的第三实施例，第一栅极结构430的栅极氧化层431根据其厚度可区分为二个部分，第一部分的栅极氧化层431a较厚，第二部分的栅极氧化层431b较薄。再者，第二栅极结构440的栅极氧化层441根据其厚度可区分为二个部分，第一部分的栅极氧化层441a较厚，第二部分的栅极氧化层441b较薄。

因此，第一存储单元410中的晶体管可区分为子开关晶体管以及子储存晶体管。其中，P型基板400、N掺杂区域412、第一部分栅极氧化层431a与多晶硅栅极432系形成子开关晶体管；P型基板400、第二部分栅极氧化层431b与多晶硅栅极432系形成子储存晶体管。同理，第二存储单元420中的晶体管区分为子开关晶体管以及子储存晶体管。其中，P型基板400、N掺杂区域422、第一部分栅极氧化层441a与多晶硅栅极442系形成子开关晶体管；P型基板400、第二部分栅极氧化层441b与多晶硅栅极442系形成子储存晶体管。

再者，本发明OTP存储器的存储单元的等效电路以及其动作原理相同于图2B与图2C，此处不再赘述。

根据本发明的第三实施例，本发明的二个存储单元410、420之间并未形成其他的隔离结构用来隔离二存储单元410、420。本发明的二个存储单元之间410、420仅利用原来P型基板的P型半导体即可有效地隔离二个存储单元410、420。因此，可以二个存储单元410、420内的栅极结构430、440制作的非常靠近，而二个存储单元410、420之间也不会受到影响。

如图4A所示，于二个存储单元410、420内，栅极结构430、440制做的非常靠近，使得间隙壁433、443彼此重叠。根据本发明的第三实施例，只要储存晶体管中的多晶硅栅极432、442未互相接触，二个存储单元410、420之间并不会受到影响。亦即，二个存储单元440、460皆可顺利的进行编程。

举例来说，于编程第一存储单元410时，提供0V至位元线BL0、5V至字元线WL0。则子开关晶体管导通，并造成子储存晶体管的第二部分栅极氧化层431b被破坏，使得子储存晶体管的多晶硅栅极432与P型基板400之间呈现短路的低电阻的特性。因此，第一存储单元410可视为第一储存状态。

由图4B可知，当子开关晶体管导通时，第一部分栅极氧化层431a下方的通道(channel)的电压约为0V且多晶硅栅极432的电压约为5V。因此，最接通道处的第二部分栅极氧化层431b会被破坏，而呈现短路的低电阻的特性。因此，第一存储单元410可视为第一储存状态。

另外，于编程第二存储单元420时，提供0V至位元线BL1、3.3V至字元线WL1。则子开关晶体管导通，而子储存晶体管的第二部分栅极氧化层441b不会被破坏，使得子储存晶体管的多晶硅栅极442与P型基板400之间呈现开路的高电阻的特性。因此，第二存储单元420可视为一第二储存状态。

由图4B可知，当子开关晶体管导通时，第一部分栅极氧化层441a下方的通道(channel)的电压约为0V且多晶硅栅极442的电压约为3.3V，尚在耐压的范围内。因此，第二部分栅极氧化层441b不会被破坏，而呈现开路的高电阻的特性。因此，第二存储单元420可视为第二储存状态。

由以上的说明可知，本发明可以让存储单元410、420彼此非常的靠近，其距离可以小于二倍的间隙壁宽度。

一般来说，间隙壁的宽度相关于栅极结构的宽度。假设栅极结构的宽度为200nm，则间隙壁的宽度大约为栅极结构宽度的0.25～1.5倍，亦即间隙壁的宽度在50nm～300nm之间。因此，两个间隙壁最大的宽度为600nm。换句话说，当第一栅极结构430与第二栅极结构440的宽度皆为200nm时，存储单元410、420之间的距离会小于两个间隙壁最大宽度(600nm)，或者小于三个栅极结构的宽度(300nm)。

根据本发明的第三实施例，只要二个存储单元410、420之间的材料系相同于P型基板400的P型半导体，即可有效地防止二个存储单元410、420之间互相影响。因此，在不考虑OTP存储器的尺寸下，在二个存储单元410、420之间距离大于二个间隙壁的宽度时，当然也可以有效地防止二个储存晶体管之间形成通道(channel)而产生漏电并互相影响。

请参照图4C，其所绘示为本发明OTP存储器的存储单元第四实施例示意图。其中，每个存储单元460、480中具有一个晶体管。

于二个N掺杂区域462、482之间的P型基板495表面上具有第一栅极结构470以及第二栅极结构490，分别属于第一存储单元460与第二存储单元480。第一栅极结构470包括栅极氧化层471、多晶硅栅极472以及间隙壁473；第二栅极结构490包括栅极氧化层491、多晶硅栅极492以及间隙壁493。

再者，第一存储单元460中，N掺杂区域462连接至位元线BL0、第一栅极结构470的多晶硅栅极472连接至字元线WL0；第二存储单元490中，N掺杂区域482连接至位元线BL1、第二栅极结构490的多晶硅栅极492连接至字元线WL1。

根据本发明的第四实施例，第一栅极结构470的栅极氧化层471根据其厚度可区分为二个部分，第一部分的栅极氧化层471a较厚，第二部分的栅极氧化层471b较薄。再者，第二栅极结构490的栅极氧化层491根据其厚度可区分为二个部分，第一部分的栅极氧化层491a较厚，第二部分的栅极氧化层491b较薄。

因此，第一存储单元460中的晶体管可区分为子开关晶体管以及子储存晶体管。其中，P型基板495、N掺杂区域462、第一部分栅极氧化层471a与多晶硅栅极472系形成子开关晶体管；P型基板495、第二部分栅极氧化层471b与多晶硅栅极472系形成子储存晶体管。同理，第二存储单元480中的晶体管区分为子开关晶体管以及子储存晶体管。其中，P型基板495、N掺杂区域482、第一部分栅极氧化层491a与多晶硅栅极492系形成子开关晶体管；P型基板495、第二部分栅极氧化层491b与多晶硅栅极492系形成子储存晶体管。

根据本发明的第四实施例，第一栅极结构470与第二栅极结构490之间的表面下方为一P型重掺杂(P+)区域499。其可更有效地防止二个存储单元460、480之间互相影响。

由以上的说明可知，本发明细提出OTP存储器及其相关存储单元结构。在完全没有浅沟渠隔离结构之下，将二存储单元制作的非常靠近，并且仍旧可以正常操作存储单元。

再者，由于本发明OTP存储器的存储单元之间距离非常的短，可以有效的提高存储单元的密度，增加OTP存储器的容量。

再者，上述实施例中皆以P型基板以及N型掺杂区域所组成的N型晶体管来进行说明，在此领域的技术人员当然也可以利用N型基板以及P型掺杂区所形成的P型晶体管来实现本发明。再者，于实际的运用上，P型基板可以由P型井区域(P-well region)来取代，同样也可以达到发明的成效。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (13)

1.一种一次编程存储器，包括：

一第一型区域，该第一型区域的一表面有一第一第二型掺杂区域、一第二第二型掺杂区域、一第三第二型掺杂区域与一第四第二型掺杂区域；

一第一栅极结构，形成于该第一第二型掺杂区域与该第二第二型掺杂区域之间的该表面上方；

一第二栅极结构；

一第三栅极结构，形成于该第三第二型掺杂区域与该第四第二型掺杂区域之间的该表面上方；

一第四栅极结构；其中该第二栅极结构与该第四栅极结构形成于该第二第二型掺杂区域与该第四第二型掺杂区域之间的该表面上方；

其中，该第一型区域、该第一第二型掺杂区域、该第二第二型掺杂区域与该第一栅极结构形成一第一存储单元中的一第一开关晶体管；该第一型区域、该第二第二型掺杂区域与该第二栅极结构形成该第一存储单元中的一第一储存晶体管；该第一型区域、该第三第二型掺杂区域、该第四第二型掺杂区域与该第三栅极结构形成一第二存储单元中的一第二开关晶体管；该第一型区域、该第四第二型掺杂区域与该第四栅极结构形成该第二存储单元中的一第二储存晶体管；以及

其中，该第二第二型掺杂区域与该第四第二型掺杂区域之间的该表面下方为一第一型半导体。

2.如权利要求1所述的一次编程存储器，其中该第二栅极结构与该第四栅极结构之间的该表面下方为一第一型重掺杂区域。

3.如权利要求1所述的一次编程存储器，其中该第一型区域为一第一型基板或者一第一型井区域。

4.如权利要求1所述的一次编程存储器，其中该第一栅极结构，包括一第一栅极氧化层覆盖于该表面上、一第一栅极覆盖于该第一栅极氧化层上、与一第一间隙壁包围该第一栅极氧化层与该第一栅极；该第二栅极结构，包括一第二栅极氧化层覆盖于该表面上、一第二栅极覆盖于该第二栅极氧化层上、与一第二间隙壁包围该第二栅极氧化层与该第二栅极；该第三栅极结构，包括一第三栅极氧化层覆盖于该表面上、一第三栅极覆盖于该第三栅极氧化层上、与一第三间隙壁包围该第三栅极氧化层与该第三栅极；以及该第四栅极结构，包括一第四栅极氧化层覆盖于该表面上、一第四栅极覆盖于该第四栅极氧化层上、与一第四间隙壁包围该第四栅极氧化层与该第四栅极。

5.如权利要求4所述的一次编程存储器，其中该第二间隙壁与该第四间隙壁彼此重叠。

6.如权利要求5所述的一次编程存储器，其中重叠的该第二间隙壁与该第四间的宽度小于三倍该第二栅极结构的宽度。

7.如权利要求4所述的一次编程存储器，其中于编程该第一存储单元时，选择性地破坏该第二栅极氧化层；于编程该第二存储单元时，选择性地破坏该第四栅极氧化层。

8.一种一次编程存储器，包括：

一第一型区域，该第一型区域的一表面有一第一第二型掺杂区域与一第二第二型掺杂区域；

一第一栅极结构，包括一第一栅极氧化层覆盖于该表面上、一第一栅极覆盖于该第一栅极氧化层上、与一第一间隙壁包围该第一栅极氧化层与该第一栅极，其中该第一栅极氧化层包括一第一部分第一栅极氧化层与一第二部分第一栅极氧化层，且该第二部分第一栅极氧化层薄于该第一部分第一栅极氧化层；

一第二栅极结构，包括一第二栅极氧化层覆盖于该表面上、一第二栅极覆盖于该第二栅极氧化层上、与一第二间隙壁包围该第二栅极氧化层与该第二栅极，其中该第二栅极氧化层包括一第一部分第二栅极氧化层与一第二部分第二栅极氧化层，且该第二部分第二栅极氧化层薄于该第一部分第二栅极氧化层；其中该第一栅极结构与该第二栅极结构形成于该第一第二型掺杂区域与该第二第二型掺杂区域之间的该表面上方；

其中，该第一型区域、该第一第二型掺杂区域、该第一部分第一栅极氧化层与该第一栅极形成一第一存储单元中的一第一开关晶体管；该第一型区域、该第二部分第一栅极氧化层与该第一栅极形成该第一存储单元中的一第一储存晶体管；该第一型区域、该第二第二型掺杂区域、该第一部分第二栅极氧化层与该第二栅极形成一第二存储单元中的一第二开关晶体管；该第一型区域、该第二部分第二栅极氧化层与该第二栅极形成该第二存储单元中的一第二储存晶体管；以及

其中，该第一第二型掺杂区域与该第二四第二型掺杂区域之间的该表面下方为一第一型半导体。

9.如权利要求8所述的一次编程存储器，其中该第一栅极结构与该第二栅极结构之间的该表面下方为一第一型重掺杂区域。

10.如权利要求8所述的一次编程存储器，其中该第一型区域为一第一型基板或者一第一型井区域。

11.如权利要求8所述的一次编程存储器，其中该第一间隙壁与该第二间隙壁彼此重叠。

12.如权利要求11所述的一次编程存储器，其中重叠的该第二间隙壁与该第四间的宽度小于三倍该第二栅极结构的宽度。

13.如权利要求8所述的一次编程存储器，其中于编程该第一存储单元时，选择性地破坏该第二部分第一栅极氧化层；于编程该第二存储单元时，选择性地破坏该第二部分第二栅极氧化层。