TW201527853A - 液晶面板及其所使用之主動矩陣基板 - Google Patents

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Abstract

液晶面板(100)包括：一對基板(10、30)；液晶層(40)，其被保持於一對基板之間；及密封材料(42)，其以包圍液晶層之方式而設；於被密封材料包圍之區域矩陣狀形成有複數個像素(P1、P2)；上述複數個像素各者具有：氧化物半導體TFT(5)，其設置於一基板(10)；及像素電極(19)，其設置於一基板且連接於氧化物半導體TFT；且該液晶面板(100)構成為於氧化物半導體TFT自導通狀態切換為斷開狀態時，利用像素電極施加至液晶層之電壓僅朝負方向位準偏移相當於引入電壓△Vd的程度；複數個像素中之第1像素(P1)之引入電壓△Vd1小於相對於密封材料較第1像素位於更遠處之第2像素(P2)之引入電壓△Vd2。

Description

液晶面板及其所使用之主動矩陣基板
本發明係關於具備氧化物半導體TFT之液晶面板及主動矩陣基板。
液晶顯示裝置等所使用之主動矩陣基板中，於每個像素具備薄膜電晶體(Thin Film Transistor；以下稱作「TFT」)等開關元件。先前以來，已廣泛使用以非晶矽膜為活性層之TFT(以下，稱作「非晶矽TFT」)或以多晶矽膜為活性層之TFT(以下，稱作「多晶矽TFT」)，作為如此之開關元件。
近年來，有人正嘗試使用非晶矽或多晶矽以外之材料來作為TFT之活性層之材料。例如，專利文獻1中揭示有一種使用InGaZnO(由銦、鉻、鋅構成之氧化物)等之氧化物半導體膜形成TFT之活性層之液晶顯示裝置。將此種TFT稱作「氧化物半導體TFT」。
氧化物半導體TFT可比非晶矽TFT更高速地進行動作。此外，氧化物半導體膜因與多晶矽膜相比可用更簡便之製程形成，故其亦可適用於需要大面積之裝置。氧化物半導體TFT作為可控制製造步驟數或製造成本而製作之高性能主動元件，正越來越多地被使用在顯示裝置上。
再者，因氧化物半導體之移動率高，與先前之非晶矽TFT相比， 即使其尺寸小型化，仍可獲得同等以上之性能。因此，若使用氧化物半導體TFT，則可降低像素內之TFT之佔有面積，從而可提高像素開口率。藉此，即使限制背光之光量仍可進行明亮之顯示，從而可實現低耗電。
例如，智慧電話等所使用之小型高精細顯示裝置中，因受到配線之最小寬度限制(處理規則)等之制約，提高像素開口率並非易事。因此，若藉使用氧化物半導體TFT可提高像素開口率，則即使為小型顯示裝置，仍可一面抑制消耗電力，一面進行高精細之圖像顯示。
再者，氧化物半導體TFT之洩漏特性優良，即使在TFT斷開期間，仍可使像素電壓大致維持不變。因此可利用降低像素改寫頻率進行顯示之動作模式。例如，在顯示靜止圖像時，可按照以每秒一次之頻率(1Hz)改寫圖像資料之方式動作。如此之驅動方式稱作暫停驅動方式或低頻驅動方式等，可大幅削減顯示裝置之消耗電力。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2012-134475號公報
[專利文獻2]日本特開平10-206823號公報
[專利文獻3]日本特開2007-121485號公報
已知若直流驅動液晶面板，則會產生液晶材料之劣化以致出現留痕等顯示不良。因此，液晶顯示裝置通常進行交流驅動，更具體而言，液晶顯示裝置係利用每訊框地使施加至液晶層之電壓極性反轉之「訊框反轉方式」進行驅動。
交流驅動之情形時，對像素電極交替施加相對於施加至對向電 極之對向電壓(對向電極電位)Vcom為正的正電壓，與相對於對向電壓Vcom為負的負電壓。該情形下，若未以對向電壓Vcom成為正電壓與負電壓之中央標準之方式給予恰當設定，則即使施加絕對值相同之信號時，仍會導致正極性側之顯示與負極性側之顯示產生亮度不同。以訊框為單位產生之亮度變化將被辨識成顯示圖像之跳動即閃爍。
再者，已知與高頻之情形相比，低頻(例如10Hz)之不斷閃爍容易使人眼產生煩躁感。因此，使用氧化物半導體TFT進行低頻驅動之情形時，即使諸如在先前之60Hz驅動下不易被覺察之每1訊框之亮度變化，亦容易被辨識成閃爍。因此，使用氧化物半導體TFT之液晶顯示裝置中，要求能更有效抑制閃爍之產生。
為防止閃爍，有必要恰當設定對向電壓Vcom。恰當之對向電壓Vcom係在考量引入電壓△Vd之基礎上決定。此處，所謂引入電壓△Vd，係指TFT自導通切換為斷開後繼而出現之像素電壓之偏移，亦稱作饋通電壓或穿透電壓等。
圖10顯示進行交流驅動之情形時之像素電壓之變化。如自圖10所明瞭般，在某訊框(第N訊框)之水平掃描期間H施加正電壓後，於TFT成為斷開狀態時，像素電壓Vd僅朝負側偏移相當於引入電壓△Vd的程度。此外，即使於接下來之第N+1訊框施加有相同大小之負電壓時，與施加有正電壓之情形同樣地，像素電壓Vd仍僅朝負側偏移相當於引入電壓△Vd的程度。
如此，無論源極電壓為何極性，引入電壓△Vd皆使像素電壓Vd朝負側偏移。因此，藉由不將對向電壓Vcom設為影像信號之中心位準S1，而以其後僅朝負側偏移與引入電壓△Vd相應程度之方式進行設定，可補償正極性與負極性對液晶層之實際施加電壓之對稱性。藉此，可抑制以訊框為單位產生之亮度變化。
引入電壓△Vd例如可由以下公式表示。
△Vd=Cgd．(Vgh-Vgl)/(CIc+Ccs+Cgd+α)
上述公式中(Vgh-Vgl)係TFT導通時之掃描電壓(Vgh)與TFT斷開時之掃描電壓(Vgl)之差(閘極電壓振幅)。此外，CIc係液晶電容、Ccs係輔助電容、Cgd係閘極．汲極間之寄生電容、α係其他寄生電容(包括其他像素之Cgd)。
另，上述公式中，閘極．汲極寄生電容Cgd係指將連接於信號線(資料線)之側作為TFT之源極、將連接於像素電極之側作為TFT之汲極之情形時之閘極．汲極間之寄生電容。此外，一般而言，亦有反著命名TFT之源極與汲極之情形，即有將連接於信號線之側稱作汲極，將連接於像素電極之側稱作源極之情形。該情形時，上述公式中之閘極．汲極寄生電容Cgd係與閘極．源極寄生電容Cgs對應。
如自上述公式所明瞭般，引入電壓△Vd之大小極大依存於連接於像素電極之閘極．汲極寄生電容Cgd。如此一來，最佳對向電壓Vcom之值亦會根據閘極．汲極寄生電容Cgd而變化。
另一方面，已知一種根據與閘極驅動器之距離改變TFT之通道寬度W或通道長度L之技術(例如專利文獻2)。若增加設置於位於距閘極驅動器較遠之位置之像素之TFT之通道寬度W，則可緩解掃描信號延遲引起之顯示時點延遲。
然而，若TFT之通道寬度W不同，則閘極電極與汲極電極之重合面積，即閘極．汲極間之寄生電容Cgd之大小亦不同。該情形時，因引入電壓△Vd根據像素位置(與閘極驅動器之距離)而不同，例如以匹配距閘極驅動器較遠之像素之方式設定之對向電壓Vcom對距閘極驅動器較近之像素而言有時則並非為最佳值。
針對該問題，專利文獻3中揭示有一種技術，其係以增大與閘極驅動器之距離較遠之TFT之寄生電容Cgd之方式構成之液晶顯示裝置中，調整掃描電壓Vgh之大小。根據專利文獻3中所揭示之方法，無 論與閘極驅動器之距離如何，均可防止整個顯示區域之閃爍之產生。
然而，根據本發明人之探討而明確如下：使用氧化物半導體TFT之情形時，若進行長時間之驅動，則先前之方法並不能完全抑制閃爍之產生，特別是面板周邊部，更容易產生閃爍。
本發明係為解決上述問題而完成者，其目的在於抑制使用氧化物半導體TFT之液晶面板之整個顯示區域之閃爍之產生。
[發明所欲解決之問題]
本發明之實施形態之液晶面板包括：一對基板；液晶層，其被保持於上述一對基板之間；及密封材料，其以包圍上述液晶層之方式而設於上述一對基板間；於被上述密封材料包圍之區域矩陣狀地形成有複數個像素；上述複數個像素各者具有：氧化物半導體TFT，其設置於上述一對基板中之一基板；及像素電極，其設置於上述一基板且連接於上述氧化物半導體TFT；且該液晶面板構成為，於上述氧化物半導體TFT自導通狀態切換為斷開狀態時，利用上述像素電極施加至上述液晶層之電壓僅朝負方向位準偏移相當於引入電壓△Vd的程度；上述複數個像素中之第1像素之引入電壓△Vd1小於相對於上述密封材料較上述第1像素位於更遠處之第2像素之引入電壓△Vd2。
某實施形態中，液晶面板進而包括：第1閘極配線，其連接於上述第1像素；第1鄰接閘極配線，其連接於與上述第1像素鄰接之像素，且與上述第1閘極配線平行地延伸；第2閘極配線，其連接於上述第2像素；及第2鄰接閘極配線，其連接於與上述第2像素鄰接之像素，且與上述第2閘極配線平行地延伸；上述第1像素之像素電極與上述第1鄰接閘極線之重合面積小於上述第2像素之像素電極與上述第2鄰接閘極線之重合面積。
某實施形態中，上述第1像素所具有之氧化物半導體TFT之通道寬度小於上述第2像素所具有之氧化物半導體TFT之通道寬度。
某實施形態中，設置於上述第1像素之輔助電容大於設置於上述第2像素之輔助電容。
某實施形態中，上述第1像素位於上述密封材料之附近；上述第2像素位於被上述密封材料包圍之區域之中央部。
某實施形態中，具有位於上述第1像素與上述第2像素之間之第3像素；上述第3像素之引入電壓△Vd3大於上述第1像素之引入電壓△Vd1、且小於上述第2像素之引入電壓△Vd2。
某實施形態中，上述氧化物半導體層包含In-Ga-Zn-O系半導體層。
某實施形態中，上述In-Ga-Zn-O系半導體層包含結晶質部分。
本發明之實施形態之主動矩陣基板係上述液晶面板之分散設置有上述氧化物半導體TFT及上述像素電極之上述一基板。
根據本發明之實施形態之液晶面板，即使使用氧化物半導體TFT而長時間動作之情形時，仍可抑制整個顯示區域之閃爍之產生。
2‧‧‧閘極配線
4‧‧‧源極配線
5‧‧‧氧化物半導體TFT
10‧‧‧TFT基板
10A‧‧‧TFT基板
10B‧‧‧TFT基板
10C‧‧‧TFT基板
11‧‧‧透明電極
12‧‧‧閘極電極
14‧‧‧源極電極
15‧‧‧汲極電極
16‧‧‧氧化物半導體層
18‧‧‧透明CS電極
19‧‧‧像素電極
20‧‧‧閘極絕緣層
22‧‧‧鈍化層
24‧‧‧有機絕緣層
26‧‧‧透明絕緣層
30‧‧‧對向基板
40‧‧‧液晶層
42‧‧‧密封基材
100‧‧‧液晶面板
A‧‧‧外周部
A’‧‧‧中央部
P1‧‧‧周邊像素(第1像素)
P2‧‧‧中央像素(第2像素)
RA‧‧‧顯示區域(主動區域)
RF‧‧‧非顯示區域(區域)
Vth‧‧‧閾值電壓
△Vd1‧‧‧引入電壓
△Vd2‧‧‧引入電壓
△Vd1‧‧‧引入電壓
△Va‧‧‧偏差量
△Vb‧‧‧偏差量
△Vc‧‧‧偏差量
圖1係顯示本發明之實施形態之液晶面板之圖；(a)係俯視圖，(b)係沿著(a)之x-x’線之剖面圖。
圖2係顯示陳化試驗之最佳對向電壓之變化之圖。
圖3係顯示相對於動作時間之最佳對向電壓之變化之圖。
圖4係顯示根據像素位置而不同之最佳對向電壓之圖。
圖5係顯示與實施形態1之液晶面板所具備之TFT基板之1像素對應之區域之圖；(a)係剖面圖，(b)係俯視圖。
圖6係顯示與實施形態2之液晶面板所具備之TFT基板之1像素對應之區域之圖；(a)係剖面圖，(b)係俯視圖。
圖7係顯示與實施形態3之液晶面板所具備之TFT基板之1像素對 應之區域之圖；(a)係剖面圖，(b)係俯視圖。
圖8係顯示本發明之實施形態之液晶面板所具備之TFT基板之製造方法之步驟剖面圖；(a)~(d)分別顯示不同步驟。
圖9係顯示圖8(a)~(d)所示之TFT基板之製造方法之後續流程的步驟剖面圖；(a)~(d)分別顯示不同步驟。
圖10係顯示進行訊框反轉驅動之情形時之像素電壓之推移的圖。
以下，一面參照圖式，一面說明本發明之實施形態之液晶面板。以下雖說明依縱向電場模式動作之液晶面板，(例如VA(Vertical Alignment：垂直配向)模式、TN(Twisted Nematic：扭轉向列)模式等)，但本發明並非限定於此，而亦可為FFS(Fringe Field Switching：邊緣場切換)模式等橫向電場模式之液晶面板。
圖1(a)及(b)係顯示本發明之實施形態之液晶面板100之俯視圖及剖面圖(x-x’線剖面圖)。液晶面板100具有於TFT基板10與對向基板30之間保持有液晶層40之構成。液晶層40被設置於其周圍之密封材料42密封於TFT基板10與對向基板30之間。
被密封材料42包圍之區域係顯示時所使用之顯示區域(主動區域)RA；於顯示區域RA矩陣狀設置有複數個像素P1、P2。此外，於顯示區域RA之外側設置有未配置像素之非顯示區域RF(有時稱作框架區域RF)。於框架區域RF例如設置有端子或單一積體電路驅動器等。圖示之液晶面板100中，於下方之框架區域RF設置有端子區域。
該構成中，在設置於密封材料42附近之像素(有稱作周邊像素或第1像素之情形)P1，氧化物半導體TFT之閾值電壓Vth易產生偏移。可認為，此係緣於水分或雜質經由密封材料42混入至液晶層40之故。另一方面，設置於顯示區域RA之中央部之像素(有稱作中央像素或第 2像素之情形)P2相較於周邊像素P1氧化物半導體TFT之閾值電壓Vth更不易變動。
閾值電壓Vth之變動例如係在將氧化物半導體TFT退火之步驟中產生。此外，於陳化，或進行長時間動作之情形下，閾值電壓Vth亦會產生變動。該情形下，隨著經過時間之累積，周邊像素P1與中央像素P2之閾值電壓Vth之偏移量之差亦隨之增大。如此，若氧化物半導體TFT之特性在周邊像素P1與中央像素P2有所不同，則亦會導致在長時間之驅動後，最佳對向電壓之值在周邊像素P1與中央像素P2大為不同。
圖2係顯示在溫度60℃及濕度95%之條件下，進行使液晶面板動作550小時之陳化試驗後之最佳對向電壓之歷時變化之圖。如自圖2所明瞭般，在面板中央部之像素P2，最佳對向電壓之歷時變化較小。另一方面，在面板周邊部之像素P1，最佳對向電壓之歷時變化較大。因此，經過長時間後，相較於面板中央部之像素P2更適用於面板周邊部之像素P1之對向電壓更低。
因此，本發明者們設想：藉由使周邊像素P1之構造與中央像素P2之構造不同，並在周邊像素P1預先設定較高之初始狀態時之最佳對向電壓。更具體而言，藉由以周邊像素P1之引入電壓△Vd1小於中央像素P2之引入電壓△Vd2方式構成像素，事先成為初始狀態時之周邊像素P1之最佳對向電壓高於中央像素P2之最佳對向電壓之狀態。藉此，即使在進行長時間驅動後，在周邊像素P1最佳對向電壓已朝負側大幅偏移之情形時，仍可抑制整個顯示區域之閃爍之產生。
圖3顯示本實施形態及比較例之液晶面板中之相對於動作時間之最佳對向電壓之變化。本實施形態中，設初始狀態時之周邊像素P1之最佳對向電壓較中央像素P2之最佳對向電壓更高。另一方面，虛線所示之比較例中，設初始狀態時之最佳對向電壓在周邊像素與中央像素 相同。
如自圖3所明瞭般，初始狀態下，在周邊像素P1，係以僅比中央像素P2之最佳對向電壓高出△Vb之方式構成像素。因此，即使長時間動作後，與實際施加之對向電壓Vcom(典型而言，設其與中央像素P2之對向電壓相同)之差僅為圖中所示之△Vc程度而已。相較於如比較例般，設初始狀態時之最佳對向電壓在周邊像素與中央像素相同之情形下進行長時間動作後所產生之最佳對向電壓之偏差△Va已足夠小。另，上述最佳對向電壓之偏差量△Vb、△Vc、△Va滿足△Va=△Vb+△Vc之關係式。
如此，初始狀態時，藉由在周邊像素P1暫將最佳對向電壓設為稍高者(即，以中央像素P2為基準設定之實際對向電壓Vcom在周邊像素P1為比最佳值小者)，即使長時間動作(例如5000小時~1萬小時)時，仍可在整個顯示區域抑制閃爍之產生。
再者，為抑制初始狀態時之周邊像素P1之閃爍之產生，上述最佳對向電壓之偏差量△Vb宜予以恰當設定以免其過大。偏差量△Vb雖亦可根據周邊像素P1之氧化物TFT之特性變化程度等而適當設定，但例如可設為約100mV以下。偏差量△Vb較小之情形時，每1訊框之微小之亮度變化不會被辨識成閃爍，在液晶面板之周邊區域，可自初始狀態實現良好之顯示品質。
圖4示出在長時間動作時可抑制周邊部閃爍之初始狀態時之最佳對向電壓。如自圖4所明瞭般，最佳對向電壓宜設為在周邊部(外周部)比在中央部更高。如上所述，藉由使周邊像素P1之引入電壓△Vd1小於中央像素P2之引入電壓△Vd2，可設定較高之最佳對向電壓。另，作為降低引入電壓△Vd1之方法，例如如將在以下實施形態1至3中進行之更詳細之說明，可採用減少閘極．汲極間寄生電容Cgd之方法，或增加輔助電容Cs之方法。
再者，雖圖4中示出與圖1之A-A線對應之部分，但液晶面板100之各邊中，外周部與中央部具有如圖4所示之最佳對向電壓之關係。即，液晶顯示面板100中，與包圍液晶層40之密封材料42之距離較近之任意周邊像素P1中，以初始狀態時之最佳對向電壓相對較高之方式(即引入電壓△V1相對較小之方式)構成有像素。
以下，對更具體之實施形態進行說明。
(實施形態1)
圖5(a)及(b)係顯示實施形態1之液晶面板所具備之與TFT基板10A之1像素對應之區域的剖面圖及俯視圖。
如圖5(a)及(b)所示，TFT基板10A具有設置有以下元件之構造：於透明絕緣基板11上設置有朝水平方向延伸之閘極配線2、朝與閘極配線2交叉之方向(典型而言為垂直方向)延伸之源極配線4、及連接於閘極配線2及源極配線4之TFT5。
TFT5包括：連接於閘極配線2之閘極電極12；覆蓋閘極電極12之閘極絕緣層20；隔著閘極絕緣層20而設置於閘極電極12上之典型而言為島狀之氧化物半導體層16；及與氧化物半導體層16電性連接之源極電極14、汲極電極15。源極電極14對源極配線4連接。而且，源極電極14與汲極電極15以隔開之方式配置於閘極電極12上。該構成中，對閘極電極12施加有導通電壓時，TFT5成為導通狀態，經由氧化物半導體層16之通道，源極電極14與汲極電極15導通。
再者，於TFT基板10A，以覆蓋TFT5之方式設置有由無機絕緣膜形成之鈍化層22、及由有機絕緣膜形成之平坦化層24。進而於平坦化層24之上設置有由ITO(氧化銦錫)或IZO(氧化銦鋅)等形成之透明CS電極18、由無機絕緣膜形成之透明絕緣層26、由ITO或IZO形成之像素電極19。
像素電極19經由貫通鈍化層22、平坦化層24及透明絕緣層26之 接觸孔而電性連接於TFT5之汲極電極15。此外，透明CS電極18係與像素電極19電性絕緣，且例如以施加有與施加至設置於對向基板30(參照圖1)之對向電極(未圖示)之對向電壓相同之電壓之方式構成。該構成中，由像素電極19、透明CS電極18及介在該等之間之透明絕緣層26形成有輔助電容Cs。TFT導通時，於輔助電容Cs蓄積有電荷，以用來維持TFT斷開時之像素電極之電位。
另，FFS模式之液晶面板之情形時，亦可於像素電極19設置有複數個細長電極部分或縫隙，並將透明Cs電極18用作對向電極，使其與對向電極19之間產生橫向電場或斜向電場。該情形下，無需於對向基板30設置對向電極。
此處，說明圖1所示之位於密封材料42附近之周邊像素P1與面板中央部之中央像素P2其構成上不同之部分。
圖5(b)之以虛線包圍之區域C1表示像素電極19與鄰接閘極配線2’之重合部分。另，所謂鄰接閘極配線2’，係指相對於鄰接之像素而設之閘極配線；閘極．汲極寄生電容Cgd之大小係根據鄰接閘極配線2’與像素電極19之重合面積而變化。
區域C1中，在周邊像素P1，以像素電極19與鄰接閘極配線2’之重合面積相對較小之方式構成有像素。此外，於與密封材料42之距離(或與顯示區域RA之端之距離)較遠之像素，以像素電極19與鄰接閘極配線2’之重合面積相對較大之方式構成有像素。即，相較於周邊像素P1，在中央像素P2，上述重合面積更大。
重合面積之調整例如可藉由使像素電極19之形狀在周邊像素P1與中央像素P2不同而實現。具體而言，在周邊像素P1，若以與鄰接閘極配線2’之重合面積較小之方式形成較小之像素電極19即可。根據如此之方法，可在不致降低各像素之開口率之情形下，調整閘極．汲極寄生電容。此外亦可採用其他各種構成，例如，亦可使閘極配線2之 線寬在面板周邊部較在面板中央部更窄。
如此，藉由使像素電極19與鄰接閘極配線2’之重合面積距液晶面板之框架區域RF或密封材料42(參照圖1)越遠則越大，而可使周邊像素P1之引入電壓△Vd1小於中央像素P2之引入電壓△Vd2。藉此，初始狀態時，周邊像素P1之最佳對向電壓相較於中央像素P2之最佳對向電壓而更高，從而可實現可抑制如圖4所示之長時間動作後之周邊閃爍之狀態。
另，雖上述中已對周邊像素P1與中央像素P2此2個像素予以說明，但亦可以引入電壓△Vd自面板周邊朝面板中央階段性變化之方式，調整各像素之閘極．汲極寄生電容。該情形下，位於周邊像素P1與中央像素P2之間之像素(例如相較於周邊像素P1而略靠面板中央側之像素)之引入電壓△Vd3係以大於周邊像素P1之引入電壓△Vd1且小於中央像素P2之引入電壓△Vd2之方式設定。
(實施形態2)
圖6(a)及(b)係顯示與實施形態2之液晶面板所具備之TFT基板10B之1像素對應之區域之剖面圖及俯視圖。另，為簡單起見，對與實施形態1相同之構成要素附加相同之參照符號而省略說明。
本實施形態之TFT基板10B中，仍以周邊像素P1之引入電壓△Vd1小於中央像素P2之引入電壓△Vd2之方式構成有像素。具體而言，圖6(b)之以虛線包圍之區域C2中，以周邊像素P1之閘極．汲極寄生電容Cgd小於中央像素P2之閘極．汲極寄生電容Cgd之方式，以TFT5之通道寬度(汲極電極15之寬度)在面板周邊部更窄地進行設計。
TFT5之閘極．汲極寄生電容Cgd係汲極電極15與閘極電極12之重合面積越小則越小。因此，藉由將汲極電極15之寬度設為相較於中央像素P2在周邊像素P1更窄，可減少閘極．汲極寄生電容Cgd，即可降低引入電壓△Vd1。
再者，亦可利用其它構成改變閘極電極12與汲極電極15之重合面積。例如，亦可藉由在周邊像素P1形成更窄之閘極電極12之寬度，而減少上述重合面積，由此相較於中央像素P2，寄生電容Cgd變少。
如此，藉由設TFT5之通道寬度(或閘極電極12與汲極電極15之重合面積)距液晶面板之框架區域RF或密封材料42(參照圖1)越遠則越大，可進一步降低面板周邊部之TFT之引入電壓△Vd1。藉此，初始狀態時，周邊像素P1之最佳對向電壓相較於中央像素P2之最佳對向電壓而更高，從而可實現可抑制如圖4所示之長時間動作後之周邊閃爍之狀態。
(實施形態3)
圖7(a)及(b)係顯示與實施形態3之液晶面板所具備之TFT基板10C之1像素對應之區域之剖面圖及俯視圖。另，為簡單起見，對與實施形態1及2相同之構成要素附加相同之參照符號而省略說明。
本實施形態之TFT基板10C中，仍以周邊像素P1之引入電壓△Vd1小於中央像素P2之引入電壓△Vd2之方式構成有像素。具體而言，圖7(a)之以虛線包圍之區域C3中，以周邊像素P1之輔助電容Cs大於中央像素P2之輔助電容Cs地進行設定。
該構成中，輔助電容Cs較大之周邊像素P1相較於輔助電容Cs較小之中央像素P2，更不易受到寄生電容(Cgd)之影響，其結果為引入電壓△Vd1降低。藉此，周邊像素P1之最佳對向電壓相較於中央像素P2之最佳對向電壓更高。
輔助電容Cs之大小例如可藉由改變像素電極19與透明Cs電極18之重合面積而調整。透明Cs電極18例如以對複數個像素共通地拓展於整個顯示區域之方式設置。此外，透明Cs電極18亦可以於包含各像素之TFT5及像素電極19與汲極電極15之接觸部(接觸孔周圍)之區域具有開口之方式形成。該情形時，藉由形成較中央像素P2之開口區域更小 之周邊像素P1之開口區域，可增加透明Cs電極18與像素電極19之重合部分從而可增加輔助電容Cs。
再者，在周邊像素P1，即使使介在像素電極19與透明Cs電極18之間之透明絕緣層26之厚度與在中央像素P2相比更薄，仍可相對增大輔助電容Cs。
如此，藉由設設置於像素之輔助電容Cs距液晶面板之框架區域RF或密封材料42(參照圖1)越遠則越小，根據距面板外周部較近之TFT，降低引入電壓△Vd1。藉此，初始狀態時，周邊像素P1之最佳對向電壓高於中央像素P2之最佳對向電壓，從而可實現可抑制如圖4所示之長時間動作後之周邊閃爍。
(實施形態4)
以下，一面參照圖8及圖9，一面說明實施形態1至3之液晶面板所具備之主動矩陣基板之製造方法。
首先，如圖8(a)所示，於玻璃或塑膠等之絕緣性之透明基板11上形成閘極電極12或閘極配線2(圖5等)。該步驟例如可藉由利用濺鍍法成膜Ti與Al之積層膜後，利用光微影法將其圖案化而進行。另，亦可可使用下層Ti、中層Al、上層Ti之3層膜，或Ti、Mo、Ta、W、Cu等之單層膜、積層膜、合金膜等作為用於形成閘極電極12等之金屬膜。
其後，如圖8(b)所示，利用CVD法形成包含氧化矽膜或氮化矽膜、氮氧化矽膜及其等之積層膜等之無機材料之閘極絕緣層20。
接著，如圖8(c)所示，形成氧化物半導體層16。氧化物半導體層16例如可藉由利用濺鍍法形成In-Ga-Zn-O系半導體膜後利用光微影技術於成為TFT5(圖8(d))之通道之處設置島狀之半導體層而形成。
此處，In-Ga-Zn-O系半導體係In(銦)、Ga(鉻)、Zn(鋅)之三元系氧化物，In、Ga及Zn之比例(組成比)例如設為In：Ga：Zn=1：1：1之比例。但是，組成比並未特別限定，例如亦可為In：Ga：Zn=2：2： 1、In：Ga：Zn=1：1：2等。
由於具有In-Ga-Zn-O系半導體層之TFT具有較高之移動率(相較於a-SiTFT而言為其20倍以上)及較低之洩漏電流(相較於a-SiTFT而言尚不到其1%)，故可適宜用作驅動TFT及像素TFT。若使用具有In-Ga-Zn-O系半導體層之TFT，則可大幅削減顯示裝置之消耗電力。
In-Ga-Zn-O系半導體亦可為非晶質，亦可包含結晶質部分。較佳為將以c軸大致垂直於層面地配向之結晶質In-Ga-Zn-O系半導體作為結晶質In-Ga-Zn-O系半導體。此種In-Ga-Zn-O系半導體之結晶構造例如揭示於日本特開2012-134475號公報(專利文獻1)。本說明書援引日本特開2012-134475號公報之全部發明內容以為參考。
再者，氧化物半導體層16亦可包含其他氧化物半導體而取代In-Ga-Zn-O系半導體。例如亦可包含Zn-O系半導體(ZnO)、In-Zn-O系半導體(IZO(註冊商標))、Zn-Ti-O系半導體(ZTO)、Cd-Ge-O系半導體、Cd-Pb-O系半導體、CdO(氧化鎘)、Mg-Zn-O系半導體、In-Sn-Zn-O系半導體(例如In2O3-SnO2-ZnO)、In-Ga-Sn-O系半導體、In-Ga-O系半導體等。
其後，如圖8(d)所示，形成有源極配線(未圖示)、源極電極14、及汲極電極15等。更具體而言，藉由濺鍍成膜成為包含Ti/Al/Ti(或Mo)之源極．汲極配線之金屬層，將其按照配線．電極形狀圖案化而可形成源極電極14、汲極電極15等。藉此可獲得底閘極型之氧化物半導體TFT5。
另，如實施形態2中所說明般，設通道寬度在周邊像素P1與中央像素TFT不同之情形時，形成汲極電極15之步驟中，若利用恰當之遮罩，以汲極電極15之寬度較在周邊像素P1更窄之方式進行圖案化即可。
接著，如圖9(a)所示，於氧化物半導體TFT5上形成有鈍化膜22及 平坦化層24。更具體而言，利用CVD法形成包含氧化矽膜或氮化矽膜、氮氧化矽膜及其等之積層膜之鈍化層22後，使用感光性之樹脂材料於鈍化層22之上形成平坦化膜24。
然後，如圖9(b)所示，於平坦化膜24之上形成透明CS電極(共通電極)18。透明CS電極18可藉由利用濺鍍法成膜ITO膜或IZO膜後，對其進行使用光微影法之圖案化而形成。
透明CS電極18典型而言以於與TFT5及汲極電極15之延伸部(其後設置有接觸孔之區域)對應之區域具有開口之方式形成。透明CS電極18亦可以除該開口外對複數個像素共通地拓展於整個面板之方式形成。而且，亦可對複數個像素各者單獨設置透明CS電極18。
另，如實施形態3中所說明般，使輔助電容Cs在周邊像素P1與中央像素P2不同之情形時，形成透明CS電極18之步驟中，若使用恰當遮罩，以在周邊像素P1之上述開口部較小之方式(即，透明CS電極18與像素電極19之重合面積較大之方式)進行圖案化即可。
其後，如圖9(c)所示，形成覆蓋透明CS電極18之透明絕緣膜26。透明絕緣膜26可藉由利用CVD法成膜包含氧化矽膜、氮化矽膜、氮氧化矽膜及其等之積層膜之絕緣膜而形成。
其後，如圖9(d)所示，於透明絕緣膜26之上形成像素電極19。像素電極19可藉由在形成露出汲極電極15之接觸部之接觸孔後，利用濺鍍法形成ITO膜或IZO膜、ZnO膜，並對其進行使用光微影法之圖案化而形成。
另，如實施形態1中所說明般，使像素電極19與鄰接閘極配線2’之間之寄生電容在周邊像素P1與中央像素P2不同之情形時，形成像素電極19之步驟中，若使用恰當遮罩，以其在周邊像素P1之與鄰接閘極配線2’之重合面積較小之方式進行圖案化即可。
以上，雖已對本發明之實施形態予以說明，但是，毋庸贅言， 本發明之實施形態亦可進行各種變更。例如，上述中雖已說明閘極電極12位於氧化物半導體層16下方之底閘極型TFT之構成，但亦可為閘極電極12位於氧化物半導體層16上方之頂閘極型TFT之構成。此外，亦可於氧化物半導體層16上設置用以防止源極．汲極電極形成步驟中對氧化物半導體層16造成蝕刻損傷之保護層。此外，毋庸贅言，上述中所說明之實施形態1至3之構成亦可使用予以組合使用。
[產業上之可利用性]
本發明之實施形態之液晶面板可廣泛使用於電視機、監視器、行動終端用顯示器等各種顯示裝置及電子機器。
A‧‧‧外周部
A’‧‧‧中央部

Claims (9)

  1. 一種液晶面板，其包括：一對基板；液晶層，其被保持於上述一對基板之間；及密封材料，其以包圍上述液晶層之方式而設於上述一對基板間；且於被上述密封材料包圍之區域，矩陣狀地形成有複數個像素；上述複數個像素各者具有：氧化物半導體TFT，其設置於上述一對基板中之一基板；及像素電極，其設置於上述一基板且連接於上述氧化物半導體TFT；且該液晶面板構成為，於上述氧化物半導體TFT自導通狀態切換為斷開狀態時，利用上述像素電極施加至上述液晶層之電壓僅朝負方向位準偏移相當於引入電壓△Vd的程度；且上述複數個像素中之第1像素之引入電壓△Vd1小於相對於上述密封材料較上述第1像素位於更遠處之第2像素之引入電壓△Vd2。
  2. 如請求項1之液晶面板，其中進而包括：第1閘極配線，其連接於上述第1像素；第1鄰接閘極配線，其連接於與上述第1像素鄰接之像素，且與上述第1閘極配線平行地延伸；第2閘極配線，其連接於上述第2像素；第2鄰接閘極配線，其連接於與上述第2像素鄰接之像素，且與上述第2閘極配線平行地延伸；且上述第1像素之像素電極與上述第1鄰接閘極線之重合面積小於上述第2像素之像素電極與上述第2鄰接閘極線之重合面積。
  3. 如請求項1或2中之液晶面板，其中上述第1像素所具有之氧化物 半導體TFT之通道寬度小於上述第2像素所具有之氧化物半導體TFT之通道寬度。
  4. 如請求項1至3中之任一項之液晶面板，其中設置於上述第1像素之輔助電容大於設置於上述第2像素之輔助電容。
  5. 如請求項1至4中之任一項之液晶面板，其中上述第1像素位於上述密封材料之附近，上述第2像素位於被上述密封材料包圍之區域之中央部。
  6. 如請求項1至5中之任一項之液晶面板，其中其具有位於上述第1像素與上述第2像素之間之第3像素；上述第3像素中之引入電壓△Vd3大於上述第1像素中之引入電壓△Vd1、且小於上述第2像素中之引入電壓△Vd2。
  7. 如請求項1至6中任一項之液晶面板，其中上述氧化物半導體層包含In-Ga-Zn-O系半導體層。
  8. 如請求項7之液晶面板，其中上述In-Ga-Zn-O系半導體層包含結晶質部分。
  9. 一種主動矩陣基板，其使用在如請求項1至8中之任一項之液晶面板，且為設置有上述氧化物半導體TFT及上述像素電極之上述一基板。
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