JPH0829803A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】 【目的】 液晶を表示制御するスイッチング素子のソー
ス側に発生する飛込み電圧を抑えて、液晶に直流成分が
印加されないようにして、液晶の劣化を防止する。 【構成】 薄膜トランジスタ（ＴＦＴ）のゲート電極に
交番変化するゲート電圧をかけて、ドレイン領域とソー
ス領域間のチャネル領域でスイッチングを行い、画素電
極に印加される駆動電圧を作成する。ＴＦＴのソース領
域１５ｃとゲート電極Ｇとの間のゲート絶縁膜１４中に
は、補助容量用電極１２に接続されるとともに、ソース
領域１５ｃとチャネル領域１５ａの境まで延在形成した
寄生容量阻止電極１３を設けている。このため、ソース
−ゲート電極間で発生していた寄生容量が除去され、Ｔ
ＦＴから出力されるソース電圧波形が飛込み電圧により
非対称とならず、液晶に直流成分が印加されないので、
液晶の劣化を防止することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示装置に関し、
詳細には、画像データに基づいてスイッチング素子を切
換えながら液晶を駆動する液晶表示装置に関する。

【０００２】

【従来の技術】アクティブマトリクス型の液晶表示装置
は、図３に示すように、画素毎の等価回路として、行方
向にゲートライン（走査線）１が設けられ、列方向にド
レインライン（信号線）２が設けられている。このドレ
インライン２には、データ信号が入力され、ゲートライ
ン１には、水平走査に対応して順次ゲート電圧が選択的
に印加される。

【０００３】このゲートライン１とドレインライン２と
の各交点に対応する各画素毎にスイッチング素子として
の薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）
３が接続され、このＴＦＴ３のソース電極Ｓに液晶容量
ＣLCと補助容量ＣS が接続されている。

【０００４】また、ＴＦＴ３のゲート電極Ｇは、ゲート
ライン１に接続され、ドレイン電極Ｄはドレインライン
２に接続されている。そして、ＴＦＴ３のゲート電極Ｇ
とソース電極Ｓとの間には、一般に、ゲート−ソース間
寄生容量ＣGSを有している。

【０００５】上記構成からなる従来の液晶表示装置は、
図４に示すように、ゲートライン１にＶGHとＶGLとに交
互に変化するゲート電圧ＶG が印加され、液晶容量ＣLC
と補助容量ＣS とを有するＴＦＴ３のソース電極と液晶
を介して対向配置された共通電極には、基準電圧ＶCOM
が印加される。そして、ＴＦＴ３のゲートライン１にＶ
GLが印加されてオンとなる選択状態時に、ドレインライ
ン２から図４に示すような波形のデータ信号電圧（ドレ
イン電圧）ＶD が液晶容量ＣLC及び補助容量ＣS に電荷
の形で書き込まれ、別なゲートライン１が選択されてい
る間は、選択されていないＴＦＴ３をオフして、書き込
まれた電荷によって各画素毎の液晶が駆動される。

【０００６】尚、図４は、マトリックス状に配置された
画素のうち一行が黒画像で、他の全ての行が白画像であ
る場合のゲート電圧ＶG とドレイン電圧ＶD の波形を示
している。

【０００７】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の液晶表示装置にあっては、図３に示すよう
に、ゲート電極とソース電極間にゲート−ソース間寄生
容量ＣGSを有しているため、画素を駆動する際の液晶容
量ＣLC及び補助容量ＣS からなる画素容量の電圧、すな
わち、ＴＦＴ３のソース電圧ＶS の波形が、図５及び図
６に示すように、ドレイン電圧ＶD とは異なる歪んだ波
形となる。

【０００８】図５は、ｐチャネルＭＯＳの場合のソース
電圧ＶS の波形図であり、図６はｎチャネルＭＯＳの場
合のソース電圧ＶS の波形図である。図５に示すよう
に、ソース電圧ＶS の波形は、図４に示すドレイン電圧
ＶD とは異なり、ソース電圧ＶS の立ち上がり及び立
ち下がり部分が緩やかとなり、ΔＶGSだけ正側にずれ
るとともに（ｎチャネルＭＯＳの場合は図６に示すよう
に負側）、“Ｌｏｗ”及び“Ｈｉｇｈ”部分で減衰し
ている。

【０００９】これは、については、ＴＦＴが液晶容量
ＣLCを充電するために一定時間が必要である（書き込み
特性）こと、については、ゲート・ソース間寄生容量
ＣGSの影響でゲート電圧ＶG が“Ｌｏｗ”から“Ｈｉｇ
ｈ”に切り換わる時に、急激にソース電圧ＶS が上昇す
る（飛込み特性）こと、（この飛込み特性は、ｐチャネ
ルＭＯＳの場合は、ゲート電圧ＶG がＶGLからＶGHに変
化するため正側にずれ、ｎチャネルＭＯＳの場合は、ゲ
ート電圧ＶG がＶGHからＶGLに変化するため負側にずれ
る。）、については、ＴＦＴのリーク電流によりソー
ス電圧ＶS が減衰すること（保持特性）が主な原因であ
る。

【００１０】ソース電圧ＶS の波形は、液晶に印加され
る実効電圧Ｖrms を決めるので液晶表示装置（ＬＣＤ）
の光学特性への影響が大きいものであるが、特に、上記
したによるＶS 波形中のΔＶGSの成分は、ドレイン電
圧ＶD が正の場合も負の場合も同じ極性側（ｐチャネル
ＭＯＳの場合は正側、ｎチャネルＭＯＳの場合は負側）
に作用するため、ＶS 波形を基準電圧ＶCOM に対して非
対称にし、このＶS 波形の非対称性による直流成分が液
晶に印加され、液晶を劣化させる。

【００１１】上記したΔＶGSは飛込み電圧とも称され、
次式により表すことができる。

【００１２】 ΔＶGS＝ＣGS（ＶGH−ＶGL）／（ＣS ＋ＣLC＋ＣGS） この飛込み電圧ΔＶGSを小さくするには、上式からゲー
ト−ソース間寄生容量ＣGSの静電容量を小さくすればよ
い。

【００１３】ところが、ＴＦＴは、その構造上、ゲート
−ソース間寄生容量ＣGSを小さくすることができるセル
フアラインメント構造の薄膜トランジスタであっても、
ゲート電極をマスクとして半導体層に拡散される不純物
イオンがゲート電極の下へ回り込んで、ゲート電極と半
導体層のソース領域を形成するｎ+ 領域あるいはｐ+領
域との重なり部分が発生する。このため、ゲート−ソー
ス間寄生容量ＣGSを小さくするには限界があり、ソース
電圧ＶS の飛込み特性による飛込み電圧ΔＶGSを充分に
小さくできないことから、ソース電圧ＶS の非対称性が
解消されず、液晶の劣化を防止できないという問題があ
った。

【００１４】本発明は、上記課題に鑑みてなされたもの
で、ソース電圧の飛込み特性により発生する飛込み電圧
を低く抑えて、ソース電圧波形を基準電圧に対して対称
とし、液晶に直流成分が印加されない、液晶の劣化し難
い液晶表示装置を提供することを目的としている。

【００１５】

【課題を解決するための手段】請求項１記載の液晶表示
装置は、スイッチング素子のゲート電極に交番変化する
制御電圧を印加し、ゲート絶縁膜を介して所定間隔を隔
てて配置されたドレイン領域とソース領域間のチャネル
領域のスイッチングを行って、前記ソース領域側に接続
された画素電極に表示データに対応する電圧を印加し、
前記画素電極と液晶を介して対向配置された共通電極と
の間の電位差により液晶を駆動して表示する液晶表示装
置において、前記スイッチング素子のチャネル領域を除
くゲート電極とソース領域との間に絶縁層を介して形成
され、前記共通電極と同電位または接地電位とした寄生
容量阻止電極を備えたことにより、上記目的を達成す
る。

【００１６】また、前記寄生容量阻止電極は、例えば、
請求項２に記載されるように、前記共通電極と同電位
で、前記画素電極に対して絶縁層を介して対向配置され
た補助容量電極に接続するようにしてもよい。

【００１７】さらに、例えば、請求項３に記載されるよ
うに、前記スイッチング素子のドレイン領域とソース領
域には、高濃度に不純物が拡散されるとともに、該ドレ
イン領域及びソース領域と前記チャネル領域との境界部
には、それぞれ低濃度に不純物が拡散された領域を備え
るようにしてもよい。

【００１８】また、前記寄生容量阻止電極は、例えば、
請求項４に記載されるように、該寄生容量阻止電極のチ
ャネル領域側の先端位置が前記低濃度に不純物が拡散さ
れた領域にかかるように形成してもよい。

【００１９】

【作用】請求項１記載の液晶表示装置では、スイッチン
グ素子のゲート電極に交番変化する制御電圧が印加さ
れ、そのスイッチング素子のチャネル領域でスイッチン
グを行って、画素電極に表示データに対応した電圧を印
加し、その画素電極と液晶を介して対向配置された共通
電極との電位差で液晶を駆動する液晶表示装置であっ
て、スイッチング素子のチャネル領域を除くゲート電極
とソース領域との間に絶縁層を介して前記共通電極と同
電位または接地電位としたの寄生容量阻止電極が形成さ
れている。従って、寄生容量阻止電極によりソース−ゲ
ート電極間に発生する寄生容量を大幅に小さくすること
ができ、交流駆動を行うソース電圧波形が基準電圧に対
して対称となることから、直流成分が無くなり、液晶の
劣化を防止することができる。

【００２０】請求項２記載の液晶表示装置では、前記寄
生容量阻止電極が前記共通電極と同電位で、前記画素電
極に対して絶縁層を介して対向配置された補助容量電極
に接続されている。従って、スイッチング素子の構造
上、共通電極と同電位の補助容量電極に接続して電極を
延ばすだけで容易に寄生容量阻止電極を形成することが
でき、交流駆動するソース電圧の直流成分が無くなっ
て、液晶の劣化を防止することができる。

【００２１】請求項３記載の液晶表示装置では、スイッ
チング素子のドレイン領域とソース領域には、高濃度に
不純物が拡散され、ドレイン領域及びソース領域と前記
チャネル領域との境界部には、それぞれ低濃度に不純物
が拡散された領域を備えるようにする。従って、チャネ
ル領域において電界集中が起こり難い構造とすることが
できる。

【００２２】請求項４記載の液晶表示装置では、前記寄
生容量阻止電極のチャネル領域側の先端位置が前記低濃
度に不純物が拡散された領域にかかるように形成されて
いる。従って、寄生容量阻止電極は、ソース−ゲート間
を覆う位置に設けられていないと寄生容量が発生し、ま
た、ソース−ゲート間を覆ってさらにチャネル領域にま
たがると、スイッチング動作が不確実になるが、ソース
領域とチャネル領域との間に設けられた低濃度不純物拡
散層に寄生容量阻止電極の先端位置が来るようにしたた
め、寄生容量の発生が最小限で、スイッチング動作が確
実に行えるとともに、位置合わせずれの許容範囲を広く
とることができる。

【００２３】

【実施例】以下、本発明を実施例に基づいて説明する。
図１及び図２は、本発明の液晶表示装置の一実施例を示
す図である。まず、構成を説明する。図１は、本実施例
の液晶表示装置１０の各画素に配置されたＴＦＴの断面
図であり、このＴＦＴは、ゲート電極が基板側に設けら
れたボトムゲート型ｐチャネルＴＦＴである。図１に示
す液晶表示装置１０は、蒸着、スパッタやプラズマＣＶ
Ｄ等によって簿膜積層することにより形成されている。

【００２４】すなわち、液晶表示装置１０は、ガラス基
板１１上の所定の箇所に、薄膜トランジスタ（ＴＦＴ）
の一部を構成するゲート電極Ｇと補助容量ＣS を発生さ
せる補助容量用電極１２が形成されている。このゲート
電極Ｇは、液晶表示パネルに配設されたゲートラインに
接続され、補助容量用電極１２は、電圧がＶCOM である
補助容量ラインに接続されている。

【００２５】本実施例の特徴的な構成としては、上記し
た補助容量用電極１２に接続されるとともに、ソース電
極Ｓに接続されたｐ+シリコンのソー ス領域１５ｃとゲ
ート電極Ｇとの間に寄生容量阻止電極１３が絶縁膜１４
を介して延在形成されていることにある。なお、本実施
例のＴＦＴのシリコンＳｉには、アモルファスシリコ
ン、ポリシリコン、単結晶シリコン等が使われている。

【００２６】そして、ゲート電極Ｇ、補助容量用電極１
２及び寄生容量阻止電極１３を含むガラス基板１１の全
上面には、窒化シリコン（ＳｉＮ）あるいは酸化シリコ
ン（ＳｉＯ）からなる絶縁膜１４が形成されており、上
記ゲート電極Ｇ及びその周辺部に対応する部分の絶縁膜
１４の上面には、薄膜トランジスタの一部を構成する半
導体層１５が所定の形状にパターニング形成されてい
る。

【００２７】この半導体層１５のゲート電極Ｇに対応す
る中央部分は、ｉ型シリコン層からなるチャネル領域１
５ａとされ、その左右両側部分には、ｐ型の高濃度不純
物イオンが拡散されたドレイン領域１５ｂ及びソース領
域１５ｃが形成されている。

【００２８】そして、本実施例では、前記チャネル領域
１５ａと高濃度不純物イオンが拡散されたｐ+シリコン
からなるドレイン領域１５ｂ及びソース領域１５ｃとの
間に、それぞれｐ型の低濃度不純物イオンを拡散させた
ｐ-シリコンからなる低濃度領域１５ｄ、１５ｅが設け
られている。この構造は、一般にＬＤＤ（Lightly Dope
d Drain） 構造と称され、チャネル領域における電界集
中を防止するようにしたものである。

【００２９】さらに、前記寄生容量阻止電極１３を形成
する際に、その先端位置は、チャネル領域とソース領域
１５ｃとの境界位置と、ゲート電極Ｇの端部とを結ぶ位
置に正確に位置合わせする必要があった。しかしなが
ら、本実施例では、上記低濃度領域１５ｄ、１５ｅを設
けたため、この領域内に寄生容量阻止電極１３の先端が
くるように位置合わせすればよく、位置合わせずれの許
容範囲が広くなり、位置合わせずれによる寄生容量の発
生を最小限度に止めるとともに、スイッチング動作が確
実に行えるようになった。

【００３０】次に、半導体層１５を含む絶縁膜１４の上
面には、層間絶縁膜１６が形成されている。さらに、こ
の層間絶縁膜１６上には、前記した補助容量用電極１２
及びその周囲の所定箇所に対応する部分にＩＴＯ（Indi
um Tin Oxide）からなる画素電極１７が形成されてい
る。

【００３１】また、上記層間絶縁膜１６の上記ドレイン
領域１５ｂ及びソース領域１５ｃの上部に対応する部分
には、コンタクトホール１８、１９が形成されており、
これらコンタクトホール１８、１９の部分には、アルミ
ニウムからなり薄膜トランジスタ（ＴＦＴ）の一部を構
成するドレイン電極Ｄとソース電極Ｓが形成されてい
る。このドレイン電極Ｄは、図２に示すドレインライン
ＤＬ１に接続され、ソース電極Ｓは、画素電極１７に接
続されている。そして、補助容量用電極１２、画素電極
１７及びその間の絶縁膜１４、層間絶縁膜１６により、
図２に示す補助容量ＣS が構成されている。

【００３２】また、液晶表示装置１０は、図１に示すよ
うに、これらの画素電極１７、ソース電極Ｓ及びドレイ
ン電極Ｄ上を覆って液晶分子の配向を制御する配向膜２
０が形成され、さらにその上に液晶２１が配置されてい
る。そして、その液晶２１を介した対向面には、図示し
ないＩＴＯからなる共通電極及びガラス基板が配設され
ている。この画素電極１７と画素電極１７に対応して設
けられた共通電極及びその間の液晶２１により液晶容量
ＣLCが構成される。

【００３３】図２は、本実施例の液晶表示装置の各画素
毎の回路図である。図２に示すように、本実施例の液晶
表示装置は、ゲートラインＧＬ１とドレインラインＤＬ
１との各交点に対応する画素毎にスイッチング素子とし
ての薄膜トランジスタ（ＴＦＴ）３０が接続されてい
る。ＴＦＴ３０のドレイン電極ＤはドレインラインＤＬ
１に、ゲート電極ＧはゲートラインＧＬ１へ、ソース電
極Ｓは画素電極１７のＩＴＯにそれぞれ接続されてい
る。そして、ＴＦＴ３０のソース電極Ｓは、液晶２１を
挟む図示しない共通電極に対しては液晶容量ＣLC、補助
容量用電極１２に対しては補助容量ＣS 、及びソース領
域１５ｃと寄生容量阻止電極１３がオーバーラップする
ことに起因する寄生容量ＣNSによりそれぞれ並列のコン
デンサが形成され、共通電極と補助容量用電極１２及び
寄生容量阻止電極１３には、コモン電圧ＶCOM が印加さ
れる。

【００３４】次に、本実施例の動作を説明する。まず、
図２に示すＴＦＴ３０のゲートラインＧＬ１には、例え
ば、図４に示すようなハイレベルデータＶGHとローレベ
ルデータＶGLとが交番変化するゲート電圧ＶG を順次印
加し、ＴＦＴ３０を走査タイミングに応じてオンし、選
択状態とする。このＴＦＴ３０は、ｐチャネルＭＯＳで
構成されているので、ゲート電圧ＶS がローレベルデー
タＶGLの時に選択状態となる。

【００３５】そして、ドレインラインＤＬ１には、ＴＦ
Ｔ３０の選択タイミングに応じて、例えば、図４に示す
ような表示データであるドレイン電圧ＶD が供給され
る。ここで、従来のｐチャネルＭＯＳのＴＦＴでは、図
３に示すように、所定のタイミングでゲートをオンさせ
てドレインライン２からドレイン電圧ＶD を供給する
と、液晶容量ＣLC及び補助容量ＣS からなる画素容量の
電圧、すなわち、ＴＦＴ３のソース電圧ＶS の波形は、
ゲート−ソース間寄生容量ＣGSを有していることから、
ドレイン電圧ＶD とは異なり、図５のように飛込み電圧
ΔＶGSだけ正側にずれる（ｎチャネルＭＯＳでは、図６
のようにΔＶGSだけ負側にずれる）。

【００３６】そして、上記した飛込み電圧ΔＶGSは、ゲ
ートパルスのオン／オフ電圧のＶGLとＶGHとを用いる
と、ΔＶGS＝ＣGS（ＶGH−ＶGL）／（ＣS ＋ＣLC＋ＣG
S）で表すことができる。ここで、寄生容量ＣGSは、チ
ャネル部からの寄生容量ＣGS1 とゲート−ソース間の寄
生容量ＣGS2 の和であるから、上式はΔＶGS＝（ＣGS1
＋ＣGS2）（ＶGH−ＶGL）／（ＣS ＋ＣLC＋ＣGS1＋ＣGS
2）と表すことができる。

【００３７】本実施例では、上式における寄生容量ＣGS
を小さくするか、上式の分母の容量の和を大きくするこ
とにより、ソース電圧ＶS の飛込み電圧ΔＶGSを小さく
して、直流電圧成分を減少させ、液晶の劣化を防止する
ようにしたものである。

【００３８】具体的には、図１に示すように、ゲート電
極Ｇとｐ+シリコンからなるソース領域１５ｃとの間の
絶縁膜１４中に基準電圧ＶCOM と同電位にした寄生容量
阻止電極１３が設けられている。

【００３９】この構造では、寄生容量阻止電極１３がバ
リアとなるため、ゲート電極とソース領域間のオーバー
ラップに起因する寄生容量ＣGS2＝０となる。従って、
図２に示す等価回路では、飛込み電圧ΔＶGSは、ΔＶGS
＝ＣGS1（ＶGH−ＶGL）／（ＣS ＋ＣLC＋ＣGS1＋ＣNS）
で表すことができる。

【００４０】上式におけるチャネル部からの寄生容量Ｃ
GS1は、上記したＣGSと比較すると、寄生容量ＣGS2＝０
としたため、ＣGS1＜ＣGSの関係にあって非常に小さく
なる。また、上式における寄生容量ＣNSは、上記寄生容
量ＣGSと比較すると、ＣNS＞ＣGSの関係にあって、上式
の分母を大きくする方向に働くため、飛込み電圧ΔＶGS
を小さくすることができる。

【００４１】ここで、図２の等価回路に示す寄生容量Ｃ
NGは、ゲート電極Ｇと共通電極間に発生する容量である
ため、ソース電圧ＶS にはほとんど影響を与えない。一
方、寄生容量ＣNSは、容量自体は大きいが、１フレーム
（あるいは、１フィールド）期間中に保持すべき電荷の
放電を小さくする保持特性を向上させる方向に働く。

【００４２】このように、本実施例では、飛込み電圧Δ
ＶGSを従来例に比べて非常に小さくすることができるた
め、図５及び図６に示すソース電圧ＶS のΔＶGS成分が
小さくなり、基準電圧ＶCOM に対するソース電圧ＶS 波
形の非対称性の減少に伴って直流成分が減少し、液晶の
劣化を防止することができる。

【００４３】なお、上記した寄生容量阻止電極１３は、
本実施例では補助容量用電極１２に接続したが、接続対
象がこれに限定されるものではなく、補助容量用電極１
２以外であっても、基準電圧のＶCOM が印加されるよう
に接続されていれば上記実施例と同様の好適な効果が得
られる。

【００４４】また、上記実施例のＴＦＴでは、主にｐチ
ャネル型ＭＯＳを用いて実施したが、もちろんｎチャネ
ル型ＭＯＳを用いて同様に実施することもできる。但
し、この場合は、ゲートの駆動条件であるゲート電圧Ｖ
GLとＶGHとが逆になるので、ゲートパルス波形を反転さ
せる必要がある。

【００４５】さらに、本発明におけるＴＦＴの構造は、
上記したボトムゲート型に限定されるものではなく、ソ
ース電極近傍の絶縁膜中に基準電圧ＶCOM の波形を流す
電極（寄生容量阻止電極１３）が設けられるものであれ
ば上記以外の構造であってもよい。

【００４６】

【発明の効果】請求項１記載の液晶表示装置によれば、
スイッチング素子のチャネル領域を除くゲート電極とソ
ース電極との間に絶縁層を介して前記共通電極と同電位
の寄生容量阻止電極が形成される。このため、ソースー
ゲート電極間に発生する寄生容量は、大幅に小さくな
り、交流駆動を行うソース電圧波形が基準電圧に対して
対称となって直流成分が除去され、液晶の劣化を防止す
ることができる。

【００４７】請求項２記載の液晶表示装置によれば、前
記寄生容量阻止電極が前記共通電極と同電位で、前記画
素電極に対して絶縁層を介して対向配置された補助容量
電極に接続されているので、共通電極と同電位の補助容
量電極から寄生容量阻止電極を延在形成するだけで容易
に寄生容量阻止電極を形成して、液晶の劣化を防止する
ことができる。

【００４８】請求項３記載の液晶表示装置によれば、ス
イッチング素子のドレイン領域及びソース領域とチャネ
ル領域との境界部にそれぞれ低濃度の不純物が拡散され
た領域を備えているので、上記効果に加えてチャネル領
域における電界集中が緩和できるようになった。

【００４９】請求項４記載の液晶表示装置よれば、前記
寄生容量阻止電極のチャネル領域側の先端位置が前記低
濃度に不純物が拡散された領域にかかるように形成され
ているので、寄生容量の発生を最小限に止め、スイッチ
ング動作が確実に行えるとともに、寄生容量阻止電極を
形成する際の位置合わせずれの許容範囲が広くとれるよ
うになった。

【図面の簡単な説明】

【図１】本実施例の液晶表示装置の各画素に配置された
ＴＦＴの断面図である。

【図２】本実施例の液晶表示装置の各画素の回路図であ
る。

【図３】従来の液晶表示装置の各画素の回路図である。

【図４】液晶駆動装置の駆動電圧波形を示す図である。

【図５】ｐチャネルＭＯＳの場合のソース電圧ＶS の波
形図である。

【図６】ｎチャネルＭＯＳの場合のソース電圧ＶS の波
形図である。

【符号の説明】

１０ 液晶表示装置 １１ ガラス基板 １２ 補助容量用電極 １３ 寄生容量阻止電極 １４ 絶縁層 １５ 半導体層 １６ 層間絶縁膜 １７ 画素電極 １８ コンタクトホール １９ コンタクトホール ２０ 配向膜 ２１ 液晶

Claims (4)

【特許請求の範囲】
1. 【請求項１】スイッチング素子のゲート電極に交番変化
   する制御電圧を印加し、ゲート絶縁膜を介して所定間隔
   を隔てて配置されたドレイン領域とソース領域間のチャ
   ネル領域のスイッチングを行って、前記ソース領域側に
   接続された画素電極に表示データに対応する電圧を印加
   し、前記画素電極と液晶を介して対向配置された共通電
   極との間の電位差により液晶を駆動して表示する液晶表
   示装置において、 前記スイッチング素子のチャネル領域を除くゲート電極
   とソース領域との間に絶縁層を介して形成され、前記共
   通電極と同電位または接地電位とした寄生容量阻止電極
   を備えたことを特徴とする液晶表示装置。
2. 【請求項２】前記寄生容量阻止電極は、 前記共通電極と同電位で、前記画素電極に対して絶縁層
   を介して対向配置された補助容量電極に接続されている
   ことを特徴とする請求項１記載の液晶表示装置。
3. 【請求項３】前記スイッチング素子のドレイン領域とソ
   ース領域には、高濃度に不純物が拡散されるとともに、 該ドレイン領域及びソース領域と前記チャネル領域との
   境界部には、それぞれ低濃度に不純物が拡散された領域
   を備えたことを特徴とする請求項１又は２記載の液晶表
   示装置。
4. 【請求項４】前記寄生容量阻止電極は、 該寄生容量阻止電極のチャネル領域側の先端位置が前記
   低濃度に不純物が拡散された領域にかかるように形成さ
   れたことを特徴とする請求項３記載の液晶表示装置。