TW201515162A - 大面積半導體晶片用的低熱應力封裝體 - Google Patents

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Abstract

本發明提供一種大面積半導體晶片用的低熱應力封裝體。此封裝體可包括一個基板以及至少一個由此基板所延伸而成的基座，其中此基座可具有一個基座安裝表面，而此安裝表面小於安裝於此基座上的一個半導體晶片的一個安裝表面。因此，相較於常規的半導體封裝體基板，基座與晶片之間的接合面積可減少，且在熱循環中晶片所承受的熱應力的量亦可減少。

Description

大面積半導體晶粒用的低熱應力封裝
本發明是有關於一種半導體裝置，且特別是有關於一種大面積半導體晶片用的低熱應力封裝體。
積體電路的封裝通常為半導體裝置製程典型的最後一個階段。在封裝的過程中，半導體晶片(代表半導體裝置的核心)被內封於一個外殼中，以保護晶片免於受到物理損壞或是腐蝕。舉例來說，半導體晶片通常是透過焊料合金迴流、導電性環氧物(conductive epoxy)或類似的方法安裝於銅基板上。安裝的半導體晶片通常被封在環氧化合物(epoxy compound)中。
隨著近年來對半導體裝置功率要求的增加，能提供相應較高水平電流處理的較大的半導體晶片(有時亦被稱為「大面積半導體晶片」)已經不可或缺。在某些情況下，例如說是暫態電壓抑制二極體(Transient Voltage Suppressor diode,TVS diode)的應用，多個大面積半導體晶片必須藉由串聯連接成堆疊結構，以提供一個足夠高的崩潰電壓(breakdown voltage)。封裝大面積半導體 晶片中最重要的問題為，大面積半導體晶片以及其所安置的基板之間熱膨脹係數(Coefficient of thermal expansion,CTE)的不匹配所產生的影響。此不匹配將會造成晶片以及其基板在處於熱循環情況下，以不同的速率以及程度膨脹或收縮，因此，晶片將承受熱應力。需要理解的是，半導體晶片(例如矽晶片或是相似晶片)相對來說是較為脆的，因此在受到熱應力時，其往往會出現破裂或斷裂，導致裝置的故障。
熱應力的量通常是與晶片以及其基板的接合表面積(即接合的面積，面與面的接觸)大小成正比。因此，即相較於較小晶片來說，大面積半導體晶片與其基板共用較大的接合表面積，將會因在熱循環中承受顯著的熱應力而較容易破裂。舉例來說，圖1繪示了具有三個大面積半導體晶片110的堆疊100直接迴流焊在銅基板120上的有限元素分析(Finite element analysis,FEA)。晶片110幾乎100%的表面積接合至基板120。從此圖中，可以很明顯的看出晶片110受到顯著的熱應力。
為了減輕CTE不匹配的問題，有時會在半導體晶片以及基板(例如是銅)之間配置由其CTE與矽類似的材料所製成的緩衝層。舉例來說，在希望半導體晶片以及基板電性絕緣的情況下，緩衝層可由陶瓷材料例如是礬土(alumina)或鎳鋁化合物(AlNi)製成。在不希望半導體晶片以及基板電性絕緣的情況下，緩衝層可由導電材料例如是鉬或鎢合金所製成。然而，這樣的材料通常非常昂貴並且很難應用於常規的積體電路組裝操作中。
基於上述，本發明希望提供一種低成本且容易實現的大面積晶片用的封裝體，使得此大面積晶片在熱循環下不會受到顯著的熱應力。
據此，本發明提供一種大面積半導體晶片用的低熱應力封裝體。封裝體可以包括一個基板，其可由銅製成。封裝體可以包括至少一基座，其亦可由銅製成，且可由基板延伸而成。基座的頂部可以較小於安置在其之上的晶片或是晶片堆疊的底部，使得基座與晶片或是晶片堆疊的接合面積小於常規的封裝體結構的接合面積。藉此，施加於晶片或是晶片堆疊的熱應力的量相較於常規的封裝體結構可減少，而亦可減少由此應力所導致的晶片破裂的機率。
100、420、520、620、720、820、920‧‧‧晶片堆疊
110‧‧‧大面積半導體晶片
120、211、311、511‧‧‧基板
200、300、400、500‧‧‧半導體裝置
210、310、510‧‧‧封裝體
213、313、513、613、713、813、913‧‧‧基座
215‧‧‧散熱器
221、521‧‧‧晶片
231‧‧‧連接器
233‧‧‧彎曲
241、343‧‧‧接合材料
通過舉例的方式，下文將特別詳細敘述本發明具體實施例，並配合所附圖式說明如下：
圖1是先前技術的半導體封裝體有限元素分析側視圖。
圖2A及圖2B分別是根據本發明的具有低熱應力封裝體的半導體裝置的方塊圖的側視圖以及俯視圖。
圖3以及圖4是根據本發明的具有低熱應力封裝體的半導體裝置的側視圖以及俯視圖。
圖5是根據本發明的具有低熱應力封裝體半導體裝置的有限 元素分析側視圖。
圖6是根據本發明具有250mil基座的半導體封裝體的有限元素分析側視圖。
圖7是根據本發明具有300mil基座的半導體封裝體的有限元素分析側視圖。
圖8是根據本發明具有350mil基座的半導體封裝體的有限元素分析側視圖。
圖9是根據本發明具有375mil基座的半導體封裝體的有限元素分析側視圖。
圖10是先前技術的半導體封裝體以及根據本發明的半導體封裝體的實驗性能比較的表格。
圖2A繪示根據本發明至少一些實施例中具有低熱應力封裝體210(此後將簡述為「封裝體」)的半導體裝置200的方塊圖。如圖所示，此半導體裝置200包括一個安裝在封裝體210上的晶片221。本領域具有通常知識者能夠瞭解何謂晶片221，因此，在此不贅述晶片221的確切性質。然而，在一些實施例中，晶片221可以是大面積晶片(例如說，晶片的面積大於250mil2、晶片的面積大於6.35mm2等等。晶片221可以使用材料241(例如是焊料、導電性環氧物或是其他合適的材料)以安裝在封裝體210上。舉例來說，可以使用焊料迴流的方式，用焊料將晶片221安裝在封裝 體210上。更進一步來說，雖然並未繪示於圖2A以及圖2B中，前述的半導體裝置200可以被封在塑膠或是環氧物中(例如是為了保護半導體裝置200)。
封裝體210用以支撐晶片221。如圖所示，封裝體210頂部所具有的表面積大幅地小於晶片221底部的表面積。因此，相較於傳統的封裝體(例如是參考圖1)為直接將晶片堆疊接合至基板的大部分表面，晶片221與封裝體510具有明顯較小的接合表面積。以下將更詳細敘述本發明的封裝體結構，其導致在熱循環中明顯地降低施加於晶片221的熱應力的量，從而減少晶片破裂的機率。
連接器231顯示為可操作地與晶片221連接。連接器231可以是由導電材料(例如是銅、銅合金或銀等等)所製成，且其用以提供晶片221以及應與半導體裝置200連接的電路之間的電性連接。雖然在圖中繪示連接器231具有彎曲233以促進連接器231的平面連接，在其他例子中，連接器231亦可有其他結構。
封裝體210包括一個基板211、一個基座213以及一個散熱器215。如上述，封裝體210用以減少晶片221以及封裝體210之間的接合面積。在一些例子中，封裝體210用以將晶片221舉至在基板211之上並以基座213支撐晶片221，基座213配置為具有安裝表面大幅地小於晶片221的安裝表面。舉例來說，圖2B是半導體裝置200的俯視圖，並繪示了晶片221以及基座213。如圖所示，基座213的安裝表面面積(即251)明顯小於晶片221的安裝 表面面積(即253)。雖然基座213繪示大致為圓形，然而在一些實施例中其亦可為正方形、矩形或是其他形狀的基座。因此，由晶片221以及基板211之間不同的CTE所產生的熱應力對於上述晶片221的影響較小。在一些例子中，基座213的安裝表面積明顯小於晶片221的安裝表面積如果其跟晶片221的安裝表面積相比具有75%或更少的面積。在另一些例子中，基座213的安裝表面積明顯小於晶片221的安裝表面積如果其跟晶片221的安裝表面積相比具有50%或更少的面積。在一些例子中，基座213的安裝表面積明顯小於晶片221的安裝表面積如果其跟晶片221的安裝表面積相比具有30%或更少的面積。在一些例子中，晶片221的面積可對應為晶片221的金屬化面積。如上所述，將晶片221支撐於基座213上方可供減少影響晶片221的熱應力的量，因此半導體裝置200亦可更能抵抗晶片221、基板211以及基座213之間的CFE不匹配情況。
一般來說，基板211以及基座213可以由任何具有需要的熱性能以及導電性的材質製成。在一些例子中，基板211以及基座213可由銅、鎳鐵合金或是其他適合的導電材料製成。在一些實施例中，基板211以及基座213可由單件材料製成。舉例來說，可將銅坯料精壓(coining)以形成基座部分213以及基板部分211。舉另一個例子來說，可將銅坯料以化學以及/或是機械蝕刻的方式形成基座部分213以及基板211。
在其他的例子中，亦可將基板211以及基座213在組裝 過程中結合。圖3繪示了半導體裝置300，其包括一個封裝體310、一個晶片221以及一個連接器231。如圖所示，封裝體310所具有的基板311以及基座313是由獨立的構件材料所形成，並由材料343連接。此材料343包括焊料、環氧物或是其他材料。在一些例子中，基板311以及基座313可先由材料坯料(material blank)所形成(藉由衝壓(stamping)、裁切或其他相似方式)，然後在半導體裝置300的組裝過程中將其結合(例如使用焊料迴流或其他相似方式)，以形成封裝體310。
在一些例子中，半導體裝置可以包括複數個晶片(例如藉由堆疊連接或其他類似方式)。圖4是半導體裝置400的方塊圖，其中此半導體裝置400包括晶片堆疊420，而此晶片堆疊420具有複數個連接在一起的晶片221(例如是，通常為串聯)以形成具有需求特性的半導體裝置。需要了解的是，這些半導體晶片221可藉由不同的配置方式連接以形成不同種類(例如說閘流器(Thyristor)、暫態電壓抑制二極體(TVS diode)、PNP裝置(PNP device)、NPN裝置(NPN device)或是其他類似裝置)的半導體裝置。如圖所示，晶片堆疊420是由具有基板211以及基座213的封裝體210所支撐。圖4還繪示了連接器231，其用以提供與晶片堆疊420的電性連接。如圖所示，在半導體裝置400中的各元件是藉由材料241(例如是焊料或是相似材料)所連接。
基於上述，本發明提供一種半導體裝置能夠更佳地抵抗材料之間的CTE不匹配情況。上述實施例說明了可以在不大幅影 響半導體裝置所受的熱應力的量的情況下，從半導體裝置中淘汰各種高成本的CTE匹配材料(例如鉬合金、鎢合金等等)。本發明提供的半導體裝置可以使用標準的組裝技術以降低成本來產出。更進一步，相較於常規的裝置，本發明所提供的裝置可提供良好的電流處理以及散熱特性。圖5至圖9為本發明各實施例中的各半導體裝置的有限元素分析(FEA)，以下將配合圖5至圖9詳細敘述前述的優點。
請參考圖5，其為具有封裝體510的半導體裝置500的FEA。封裝體510包括一個基板511以及一個基座513，基座513支撐具有複數個半導體晶片521的晶片堆疊520。如圖所示，基座513頂部所具有的表面積大幅地小於晶片堆疊520底部的表面積。因此，相較於傳統的封裝體(例如圖1所示)為直接將晶片堆疊接合至基板的大部分表面，晶片堆疊520與基座513具有明顯較小的接合表面積。這種安裝於基座上的結構導致在熱循環中明顯地降低施加於晶片堆疊520的熱應力的量，從而減少晶片破裂的機率。
請參考圖6至圖9，其為具有類似上述基座的基板座FEA分析。藉由圖6至圖9，能更清楚的說明本發明的重要好處。一般來說，這些圖示繪示了本發明各實施例中將晶片堆疊與基板的接合面積由90%-100%(一般常規方法)降低至50%-75%(藉由本發明獲得)的FEA分析。請參考圖6，其為一個具有較窄寬度250mil的基座613的例子。圖中的基座613支撐著晶片堆疊620。由圖可 見，晶片堆疊620所承受的熱應力是微小的。
請參考圖7，其為一個由具有300mil寬度的基座713支撐晶片堆疊720的例子。由圖可見，晶片堆疊720(實質上與圖6的晶片堆疊620相同)所承受的熱應力顯著的大於基座613(即250mil的基座)所給予的熱應力。請參考圖8，其為一個由具有350mil寬度的大基座813支撐晶片堆疊820的例子。由圖可見，晶片堆疊820(實質上與圖7的晶片堆疊720相同)所承受的熱應力稍大於基座713(即300mil的基座)所給予的熱應力。請參考圖9，其也為一個由具有375mil寬度的大基座913支撐晶片堆疊920的例子。如圖所示，基座913的寬度實質上等於晶片堆疊920下表面的寬度。由圖可見，晶片堆疊920(實質上與圖8的晶片堆疊820相同)所承受的熱應力些微大於基座813(即350mil的基座)所給予的熱應力。
基於上述，顯而易見的是，相較於常規的封裝體基板，提供一個頂表面大幅地小於安置在其上的晶片或是晶片堆疊的下表面的基板基座，能明顯地減少熱應力。此將於圖10的表格中更進一步的說明，圖10的表格呈現出安裝半導體晶片在習知的封裝體基板上以及安裝半導體晶片在根據本發明所提出的特徵基座的封裝體基板上的實驗結果。在實驗中，每個基座的尺寸約為200mil x 200mil x 39mil。在此實驗中所用的晶片面積約為410mil2。這些晶片以及這些基座需經過複數次介於-40℃至125℃之間的熱循環。在100次熱循環之後，常規的基板產生10個故障品(即有裂 痕的半導體晶片)，其中7個故障品是只經過7次熱循環之後產生。與此相反的，本發明所提供的基板在經過100次熱循環後產生零個故障品。
本發明所提供的半導體晶片封裝體(例如是晶片與基板之間的接合表面明顯的小於晶片的金屬化面積)因此提供了一種低成本的手段用以減輕在熱循環中半導體晶片所承受的熱應力。除此之外，相較於由鉬或鎢合金所製成的常規熱應力緩衝層，本發明所提供的封裝體更提供了較佳的電流處理。進一步來說，本發明所提供的封裝體可藉由標準的組裝以及焊料迴流技術來實現。
211‧‧‧基板
200‧‧‧半導體裝置
210‧‧‧封裝體
213‧‧‧基座
215‧‧‧散熱器
221‧‧‧晶片
231‧‧‧連接器
233‧‧‧彎曲
241‧‧‧接合材料

Claims (19)

  1. 一種用於半導體晶片的低熱應力封裝體，包括：一基板；以及一基座，由該基板延伸而成，該基座具有一安裝表面，且該基座的該安裝表面小於安裝於該基座上的一半導體晶片的一安裝表面。
  2. 如申請專利範圍第1項所述的用於半導體晶片的低熱應力封裝體，其中該基座包括銅。
  3. 如申請專利範圍第1項所述的用於半導體晶片的低熱應力封裝體，其中該基座是藉由精壓、衝壓或是蝕刻其中至少一種方式所形成。
  4. 如申請專利範圍第1項所述的用於半導體晶片的低熱應力封裝體，其中該基座的該安裝表面的面積小於或等於75%的該半導體晶片的該安裝表面的面積。
  5. 如申請專利範圍第1項所述的用於半導體晶片的低熱應力封裝體，其中該基座的該安裝表面的面積小於或等於50%的該半導體晶片的該安裝表面的面積。
  6. 如申請專利範圍第1項所述的用於半導體晶片的低熱應力封裝體，其中該基座是經由焊料迴流的方式焊接至該基板上。
  7. 如申請專利範圍第1項所述的用於半導體晶片的低熱應力封裝體，其中該基座具有約39mil的一高度。
  8. 如申請專利範圍第1項所述的用於半導體晶片的低熱應 力封裝體，其中該基座具有約200mil的一第一寬度及長度。
  9. 一種半導體裝置，包括：一低熱應力封裝體，其具有一基座部分；以及一半導體晶片，其安裝在該低熱應力封裝體的該基座部分上，其中該基座部分具有一安裝表面，該基座的該安裝表面小於該半導體晶片的一安裝表面。
  10. 如申請專利範圍第9項所述的半導體裝置，其中該低熱應力封裝體具有一基板部份，而該基座部分配置於該半導體晶片的該基板部分之間。
  11. 如申請專利範圍第10項所述的半導體裝置，其中該基板部份以及該基座部分是藉由精壓、衝壓或是蝕刻其中至少一種方式所形成。
  12. 如申請專利範圍第11項所述的半導體裝置，其中該低基座部分包括銅。
  13. 如申請專利範圍第10項所述的半導體裝置，其中該基座是經由焊料迴流的方式焊接至該基板上。
  14. 如申請專利範圍第9項所述的半導體裝置，其中該半導體晶片是一半導體晶片堆疊，而該半導體晶片堆疊具有複數個半導體晶片。
  15. 如申請專利範圍第9項所述的半導體裝置，其中該基座的該安裝表面的面積小於或等於75%的該半導體晶片的該安裝表面的面積。
  16. 如申請專利範圍第9項所述的半導體裝置，其中該基座的該安裝表面的面積小於或等於50%的該半導體晶片的該安裝表面的面積。
  17. 如申請專利範圍第9項所述的半導體裝置，其中該基座具有約39mil的一高度。
  18. 如申請專利範圍第9項所述的半導體裝置，其中該基座具有約200mil的一第一寬度及長度。
  19. 一種減少半導體裝置的熱應力的方法，其包括將一半導體晶片安裝於一低熱應力封裝體的一基座部分上，並使得該半導體晶片以及該基座部分的接合面積小於該半導體晶片的金屬化面積。
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