CN104471705B - 用于大面积半导体芯片的低热应力封装 - Google Patents

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Abstract

一种用于大面积半导体芯片的低热应力封装。封装可以包括衬底和至少一个由衬底延伸的基座，其中基座可以具有比被安装到基座的半导体芯片的安装表面更小的安装表面。因此，芯片和基座之间的接合面积相对于常规的半导体封装衬底来说是减小的，随之减小的是在热循环过程中芯片经承受的热应力量。

Description

用于大面积半导体芯片的低热应力封装
技术领域
本公开一般涉及半导体器件领域，并且更具体地说，涉及用于大面积半导体芯片(die)的低热应力封装(package)。
背景技术
封装集成电路通常是半导体器件制造的最终阶段。在封装过程中，代表半导体器件的核心的半导体芯片被装在保护芯片免受物理损坏和腐蚀的外壳中。例如，通常使用焊料合佥回流(solder alloy reflow)、导电环氧树脂等，将半导体芯片安装在铜衬底上。安装的半导体芯片随后通常包封在环氧化合物中。
由于近年来对于半导体器件的功率要求提高了，对于提供相应的更高级别的电流处理，较大的半导体芯片，有时也被称为“大面积半导体芯片”，已成为必要。在某些情况下，如在TVS二极管应用中，多个大面积的芯片必须以层叠构造的形式串联连接，以提供足够高的击穿电压。与封装大面积半导体芯片有关的基本问题是芯片以及其上安装有芯片的衬底的热膨胀系数(CTE)之间的失配效应。当暴露在热循环状态下，这种失配会导致芯片及其衬底以不同速率膨胀和收缩并且膨胀和收缩的程度也不同。因此，芯片经受热应力。正如将要理解的，所述半导体芯片(例如，硅芯片等)是相对易碎的。因此，它们经常由于这种热应力而开裂或者碎裂，这会导致器件故障。
热应力的量通常正比于芯片和其衬底之间的接合表面面积(即，接合的、面对面接触的面积)的量。大面积半导体芯片相对较小的芯片与其衬底共享更多的接合表面面积，因此，在热循环过程中大面积半导体芯片更容易出现由于所承受的显著的热应力导致的开裂。例如，图1示出直接被回流到铜衬底120的3个大面积半导体芯片110的层叠体100的有限元分析(FEA)。芯片110的接近100％的表面面积接合到衬底120。从该视图中明显看出，芯片110置于显著量的热应力下。
为了缓解CTE失配的问题，由CTE近似于硅的CTE的材料形成的缓冲层有时被安装在半导体芯片和衬底(例如，铜)之间。例如、在期望半导体芯片和衬底之间电隔离的情况下，缓冲层可以由陶瓷材料如氧化铝或AlNi形成。在不期望电隔离的情况下，缓冲层可以由导电材料(例如钼或钨合金)形成。这种材料通常是很昂贵的，并且难以在常规的集成电路组装操作中应用。
鉴于前述的内容，期望为大面积半导体芯片提供一种低成本、易于实现的封装，该封装使得在热循环过程中芯片不经受显著的热应力。
发明内容
按照本公开，提供了用于大面积半导体芯片的低热应力封装。该封装可以包括衬底，如可以由铜形成。至少一个基座，如也可以由铜形成，该基座可以从该衬底延伸。基座的顶部可以比安装在基座上的芯片或芯片层叠体的底部小。因此，芯片或芯片层叠体与基座之间的接合面积比常规封装构造的接合面积小。因此，施加在芯片或芯片层叠体上的热应力的量相对于常规封装构造降低了，由这种应力造成芯片开裂的可能性也降低了。
附图说明
通过举例的方式，参考附图现在将对所公开器件的具体实施例进行描述，其中：
图1是侧视图，示出了现有技术的半导体封装的有限元分析。
图2A-2B是侧视图和顶视图，分别示出了包括根据本公开的低热应力封装的半导体器件的框图。
图3-4是侧视图，示出了包括根据本公开的低热应力封装的半导体器件。
图5是侧视图，示出了包括根据本公开的低热应力封装的半导体器件的有限元分析。
图6是侧视图，示出了根据本公开具有250mil基座的半导体封装的有限元分析。
图7是侧视图，示出了根据本公开具有300mil基座的半导体封装的有限元分析。
图8是侧视图，示出了根据本公开具有350mil基座的半导体封装的有限元分析。
图9是侧视图，示出了根据本公开具有375mil基座的半导体封装的有限元分析。
图10是表格，列出了现有技术的半导体封装与根据本公开的半导体封装之间的实验性能比较的结果。
具体实施方式
图2A示出了包括根据本公开的至少一些实施例设置的低热应力封装210(以下称为“封装”)的半导体器件200的框图。如图所示，半导体器件200包括安装到封装210的芯片221。本领域普通技术人员可以理解芯片221是什么。因此，芯片221的确切性质不在这里强调。但是，在一些实施例中，芯片221可以是大面积的芯片(例如，具有面积大于250mil2，大于6.35mm2等的芯片)。该芯片221可以使用材料241(例如，焊料，导电性环氧树脂或其它适当的材料)安装到封装210。例如，芯片221可以通过焊料利用焊料回流工艺被安装到封装210。另外，虽然未在图2中示出，半导体器件200可以被包封在塑料或环氧树脂中(例如，为了保护半导体器件200)。
该封装210配置成用来支撑芯片221。如图所示，封装210顶部的表面面积基本上比芯片221底部的表面面积小。芯片221与封装510间的接合表面面积因此显著地小于传统封装(例如，参见图1)的接合表面面积，在传统封装中芯片层叠体直接接合到衬底的主表面。将在以下更充分地描述的本公开的封装构造导致在热循环过程中置于在芯片221上的热应力的量显著地减少，从而减少芯片开裂的可能性。
所示连接件231可操作地连接到所述芯片221。连接件231可以由导电材料(例如，铜，铜合金，银等)制成，并配置成提供芯片221与半导体器件200被连接至的电路之间的电连接。虽然所示的连接件231具有有助于连接件231的平坦附接的弯曲件233，一些示例可以有具有其它构造的连接件231。
该封装210包括衬底211，基座213和热沉215。正如上面所介绍的，封装210被配置成减小芯片221与封装210之间的接合面积。在一些示例中，封装210被配置成将芯片221提高到衬底211以上并且在基座213上支撑芯片221。该基座213被配置成具有基本上小于芯片221的安装表面的安装表面。例如，图2B所示为半导体器件200的俯视图，示出了芯片221以及基座213。如图所示，基座213的安装表面面积(即，251)明显小于芯片221的面积(即，253)。虽然基座213被示出为具有大致圆形的形状，一些实施例可以提供正方形，矩形或其它形状的基座。因此，该芯片221可以不会由于所述芯片221与衬底211之间的不同CFE而受到热应力影响。在一些示例中，基座213的安装表面的面积明显小于芯片221的安装表面的面积，如果它具有75％或更少的面积。在一些示例中，基座213的安装表面的面积明显小于芯片221的安装表面的面积，如果它具有50％或更少的面积。在一些示例中，基座213的安装表面的面积明显小于芯片221的安装表面的面积，如果它具有30％或更少的面积。对于一些示例，芯片221的面积可以对应于芯片221的金属化面积。如上所指出的，将芯片221支撑在基座213上提供影响该芯片221的热应力的量的减小。因此，半导体器件200更能经受芯片221、衬底211和基座213的CTE之间的失配。
通常，衬底211和基座213可以由具有理想的热和电传导性能的任何材料制成。在一些示例中，衬底211和基座213可以由铜，镍铁合佥，或者其它合适的导电材料制成。在一些实施例中，衬底211和基座213可以由单件材料制成。例如，铜坯件(copper blank)可被压印(coin)以形成基座部213和衬底部211。作为另一个示例，铜坯件可以被化学和/或机械地蚀刻以形成基座部213和衬底211。
在其它示例中，衬底211和基座213在组装过程中可以被连接。图3中所示的半导体器件300包括封装310，芯片221和连接件231。所示出的封装310具有衬底311以及基座313，衬底311以及基座313由单独的材料件来形成并且通过材料343来附接，材料343可以是焊料，环氧树脂，或其它材料。在一些示例中，衬底311和基座313可以由材料坯件形成(例如，冲压(stamp)，切割等)，然后在半导体器件300的组装过程中连接(例如，使用焊料回流工艺等)，以形成所述封装310。
在一些示例中，所述半导体器件可以包括多个芯片(例如，以层叠体等方式连接)。图4示出半导体器件400的框图，其包括具有连接在一起(例如，通常以串联形式)的多个半导体芯片221的芯片层叠体420，以形成具有所需特性的半导体器件。正如将要理解的，所述半导体芯片221可以以各种构造连接，以形成不同类型的半导体器件(例如晶闸管，TVS二极管，PNP器件，NPN器件等)。所示的芯片层叠体420被支撑在包括衬底211和基座213的封装210上。还示出连接件231被配置成提供到芯片层叠体420的电连接。所示的半导体器件400的组件与材料241连接(例如，焊料等)。
因此，提供了对于材料的CTE之间的失配更鲁棒的半导体器件。上述实施例说明了各种昂贵的CTE匹配材料(例如，钼合金，钨合金等)可以从半导体器件去除，而不会对该器件所受到的热应力的量产生不良影响。本公开的半导体器件可使用标准的组装技术以降低的成本采生产。另外，相对于常规器件，根据本公开的器件可以提供提高的电流处理和散热特性。这些优点通过参考图5-9来示出和描述，图5-9示出了根据本公开的实施例的各种半导体器件的有限元分析(FAE)。
参见图5，包括封装510的半导体器件500的FEA。封装510包括衬底511和基座513，基座513支撑包括半导体芯片521的芯片层叠体520。如图所示，基座513顶部具有的表面面积基本上比芯片层叠体520的底部的表面面积小。芯片层叠体520和基座513之间的接合表面面积因此明显小于传统封装(例如，参见图1)的接合表面面积，在传统封装中芯片层叠体直接接合到衬底的主表面。这种基座安装构造导致在热循环过程中置于芯片层叠体520上的热应力的量显著减少，从而减少芯片开裂的可能性。
参见图6-9，给出类似于上述基座的衬底基座的多个FEA分析，以更清楚地说明本公开的基本好处。一般地，这些图描绘了本公开的各种实施例的FEA分析，其中芯片层叠体与所述衬底之间的接合面积由90％-100％之间(如常规工艺中所常见的)减少到约50％-75％(如通过本公开所获得的)。现在参见图6，所示为具有250mil相对窄的宽度的示例基座613。所示的该基座613支撑芯片层叠体620。如可以看到的，由芯片层叠体620所承受的热应力最小。
现在参见图7，示出具有300mil宽度的示例基座713，所述示例基座713支撑芯片层叠体720。如可以看到的，芯片层叠体720(该芯片层叠体720基本上等于图6的芯片层叠体620)所承受的热应力显著大于由基座613(例如，250mil的基座)所给予(impart)的应力。现在参考图8，示出具有350mil宽度的、并且支撑芯片层叠体820的甚至更大的示例基座813。如可以看到的，芯片层叠体820(芯片层叠体820基本上等于图7的芯片层叠体720)所承受的热应力稍大于由基座713(例如，300mil的基座)给予的应力。现在参照图9，示出具有375mil的宽度、支撑芯片层叠体920的甚至更大的示例基座913。如图所示，基座913的宽度基本上等于芯片层叠体920的下表面的宽度。如可以看到的，芯片层叠体920(芯片层叠体920基本上等于图8的芯片层叠体820)所承受的热应力微微大于由基座813(例如，350mil的基座)给予的应力。
鉴于前述的内容，显而易见的是，提供一种其顶表面基本上小于安装在其上的芯片或芯片层叠体的底表面的衬底基座，提供了相对于常规封装衬底显著减少的热应力。这由图10的表格进一步示出，图10的表格呈现了实验的结果，在该实验中半导体芯片被安装在常规的封装衬底上以及被安装在以根据本公开的基座为特征的封装衬底上。在实验中，各基座具有近似200mil×200mil×39mil的尺寸。在该实验中使用的芯片具有近似410mil2的面积。半导体芯片和基座经过多个-40摄氏度到125摄氏度之间的热循环。常规的衬底在100次热循环后产生十个故障(faflture)(即，开裂的半导体芯片)。其中的七个故障发生在仅仅7次循环之后。相比而言，根据本公开的衬底在100次热循环后产生零故障。
根据本公开的半导体芯片封装(例如，其中所述芯片和所述衬底之间的接合表面明显小于芯片的金属化面积)因此提供了一种用于缓解热循环过程中半导体芯片经承受的热应力的低成本装置。此外，本公开的封装提供的电流处理相对于由钼或钨合金形成的常规的热应力缓冲层更好。另外，本公开的封装可以使用标准装配和焊料回流技术来实现。

Claims (19)

1.用于半导体芯片的低热应力封装，包括：
衬底；
基座，从所述衬底延伸以支撑半导体芯片离开所述衬底，并在所述衬底和所述半导体芯片的悬突部分之间形成间隙，以允许所述半导体芯片的热膨胀和收缩，所述基座具有比要被安装到所述基座的半导体芯片的安装表面小的安装表面；
热沉，耦接到所述衬底，所述热沉延伸超出所述基座的安装表面并延伸超出所述半导体芯片的安装表面；以及
焊料层，所述焊料层将所述衬底附接到所述基座。
2.根据权利要求1所述的用于半导体芯片的低热应力封装，其中所述基座包括铜。
3.根据权利要求1所述的用于半导体芯片的低热应力封装，其中所述基座采用以下的至少一种形成：压印，冲压，或蚀刻。
4.根据权利要求1所述的用于半导体芯片的低热应力封装，其中所述基座的安装表面的面积为所述半导体芯片的安装表面的面积的75％或更小。
5.根据权利要求1所述的用于半导体芯片的低热应力封装，其中所述基座的安装表面的面积为所述半导体芯片的安装表面的面积的50％或更小。
6.根据权利要求1所述的用于半导体芯片的低热应力封装，其中所述基座采用回流焊接工艺焊接到所述衬底。
7.根据权利要求1所述的用于半导体芯片的低热应力封装，其中所述基座具有大约39mil的高度。
8.根据权利要求1所述的用于半导体芯片的低热应力封装，其中所述基座具有大约200mil的第一宽度和长度。
9.一种半导体器件，包括：
具有基座部、衬底部和热沉的低热应力封装；以及
安装在所述低热应力封装的所述基座部上的半导体芯片；
焊料层，将所述基座部附接到所述衬底部；
其中所述基座部支撑所述半导体芯片离开所述衬底部并在所述衬底部和所述半导体芯片的悬突部分之间形成间隙；
其中所述基座部具有比所述半导体芯片的安装表面小的安装表面，并且其中所述热沉延伸超出所述半导体芯片的悬突部分。
10.根据权利要求9所述的半导体器件，其中所述基座部被布置在所述半导体芯片的衬底部之间。
11.根据权利要求10所述的半导体器件，其中所述衬底部和所述基座部采用以下的至少一种形成：压印，冲压，或蚀刻。
12.根据权利要求9所述的半导体器件，其中低基座部包括铜。
13.根据权利要求9所述的半导体器件，其中所述基座部采用回流焊接工艺焊接到所述衬底。
14.根据权利要求9所述的半导体器件，其中所述半导体芯片是具有多个半导体芯片的半导体芯片层叠体。
15.根据权利要求9所述的半导体器件，其中所述基座部的安装表面的面积为所述半导体芯片的安装表面的面积的75％或更小。
16.根据权利要求9所述的半导体器件，其中所述基座部的安装表面的面积为所述半导体芯片的安装表面的面积的50％或更小。
17.根据权利要求9所述的半导体器件，其中所述基座部具有大约39mil的高度。
18.根据权利要求9所述的半导体器件，其中所述基座部具有大约200mil的第一宽度和长度。
19.一种最小化半导体器件热应力的方法，所述方法包括：
将半导体芯片安装到低热应力封装的基座部，使得所述基座部支撑所述半导体芯片离开衬底部，并在所述衬底部和所述半导体芯片的悬突部分之间形成间隙，以允许所述半导体芯片的热膨胀和收缩；
将所述衬底部附接到所述基座部；
将热沉耦接到所述衬底部，所述热沉延伸超出所述半导体芯片的悬突部分。
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