TW201448122A - 非揮發性半導體記憶裝置 - Google Patents

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Abstract

提出一非揮發性半導體記憶裝置，即使單層閘極構造也能夠由源極側注入注入電荷至浮閘。非揮發性半導體記憶裝置(1)中，雖然記憶電晶體(MGA1)以及開關電晶體(SGA)全部為單層閘極構造，但資料寫入時，選擇記憶單元(3a)中，從源極線(SL)對記憶電晶體(MGA1)的一端施加高電壓，而且從位元線(BL1)對開關電晶體(SGA)的一端施加低電壓成為導通狀態，因此在源極線(SL)及位元線(BL1)間的記憶電晶體(MGA1)的低濃度不純物延伸區域(ET2)中使電壓下降並產生強電場，利用此強電場由源極側注入能夠注入電荷至浮閘(FG)。

Description

非揮發性半導體記憶裝置
本發明係關於非揮發性半導體記憶裝置，適於應用於例如寫入資料之際由源極側注入(SSI：源極側注入)注入電荷至浮閘之非揮發性半導體記憶裝置。
近年來，盛行以標準CMOS(互補金屬氧化半導體)製程可以輕易製造的非揮發性半導體記憶裝置的研究。如此的非揮發性半導體記憶裝置，可以根據寫入資料之際的寫入手法大致分類，主要為眾所周知的FN(Fowler-Nordheim)隧道注入、通道熱電子注入、與源極側注入。
這些寫入手法中，源極側注入係在通道的源極區域得到熱載子再注入載子至浮閘的方式，例如專利文件1中所示係眾所周知的。根據如此的源極側注入產生的資料寫入，已知可以以較低的電壓進行，寫入時的消耗電力也可以降低，期待LSI中混載產生的優點。
[先行技術文件] [專利文件]
[專利文件1]日本平成7年第60864號公開公報
不過，以源極側注入寫入資料的非揮發性半導體記憶裝置，如專利文件1所示，成為閘極之多晶矽重疊兩層多晶矽構造係一般性的，關於例如以單層多晶矽構造進行源極側注入產生的資料寫入之非揮發性半導體記憶裝置還在研究階段。
於是，因為本發明考慮上述點而形成，以提出一非揮發性半導體記憶裝置為目的，即使單層閘極構造也能夠由源極側注入注入電荷至浮閘。
為了解決相關課題，本發明的非揮發性半導體記憶裝置的特徵為包括記憶單元，具有包括浮閘之單層閘極構造的記憶電晶體、以及包括開關電極之單層閘極構造的開關電晶體，上述記憶單元中，源極線連接至上述記憶電晶體的一端的同時，位元線連接至上述開關電晶體的一端，上述記憶電晶體的另一端與上述開關電晶體的另一端電氣連接，具有上述記憶電晶體以及上述開關電晶體串聯配置的構成，上述記憶電晶體，在上述浮閘的下部區域、與電氣連接至上述開關電晶體的另一端側的源極汲極區域之間，具有比上述浮閘的下部區域及上述一端側的源極汲極區域間的電阻值高的電阻值之高電阻區域。
根據本發明，雖然記憶電晶體以及開關電晶體全部為單層閘極構造，但資料寫入時，從源極線對記憶電晶體的 一端施加高電壓，而且從位元線對開關電晶體的一端施加低電壓成為導通狀態，因此在源極線及位元線間的記憶電晶體高電阻區域中使電壓下降並產生強電場，利用此強電場由源極側注入能夠注入電荷至浮閘。
1、11、31‧‧‧非揮發性半導體記憶裝置
2a、2b、2c、2d‧‧‧記憶單元
3a‧‧‧選擇記憶單元
12a、12b、12c、12d‧‧‧記憶單元
13a‧‧‧選擇記憶單元
15‧‧‧元件分離層
32‧‧‧SRAM單元
33‧‧‧非揮發記憶部
35a、35b‧‧‧存取電晶體
36a、36b‧‧‧P型MOS構成的載入電晶體
37a、37b‧‧‧N型MOS構成的驅動電晶體
42a‧‧‧記憶單元
BL1、BL2‧‧‧位元線
BLB‧‧‧互補型第2位元線
BLT‧‧‧互補型第1位元線
Ca‧‧‧儲存節點
Cb‧‧‧儲存節點
CH1‧‧‧空乏型通道區域
CH2‧‧‧通道區域
CH3‧‧‧通道區域
CH4‧‧‧加強型通道區域
EL‧‧‧拭除線
ER1‧‧‧第1活性區域
ER2‧‧‧第2活性區域
ER3‧‧‧第3活性區域
ET1、ET3、ET4、ET5、ET6‧‧‧延伸區域
ET2‧‧‧低濃度不純物延伸區域(高電阻區域)
ET8、ET9‧‧‧延伸區域
FG‧‧‧浮閘
G1、G2、G3、G4‧‧‧閘極氧化膜
GND‧‧‧接地線
MG1‧‧‧閘極電極
MG2‧‧‧拭除閘極電極
MG3‧‧‧耦合閘極電極
MGA1、MGA1b‧‧‧記憶電晶體
MGA2、MGA2b‧‧‧拭除電晶體
MGA3‧‧‧耦合電容器
RG1、RG2‧‧‧開關閘極線
SD1、SD2、SD3、SD4、SD5、SD6、SD7、SD8‧‧‧源極汲極區域
SG‧‧‧開關閘極電極
SGA、SGAb‧‧‧開關電晶體
SL‧‧‧源極線
SW‧‧‧側壁
Vpp‧‧‧電源線
WA‧‧‧高電阻區域
WL‧‧‧字元線
WL1、WL2‧‧‧字元線
[第1圖]係顯示本發明的非揮發性半導體記憶裝置的電路構成之電路圖；[第2圖]係顯示第1圖所示的記憶單元的電路構成配置之概略圖；[第3圖]係顯示第2圖所示的A-A’部分的剖面構造、B-B’部分的剖面構造之側剖面圖；[第4圖]係顯示資料讀出時各部位的電壓值之電路圖；[第5圖]係顯示資料消去時各部位的電壓值之電路圖；[第6圖]係顯示根據其他實施例的非揮發性半導體記憶裝置的電路構成之電路圖；[第7圖]係顯示第6圖所示的記憶單元的電路構成配置之概略圖；[第8圖]係顯示第7圖所示的A-A’部分的剖面構造、C-C’部分的剖面構造之側剖面圖；[第9圖]係顯示具有SRAM單元的記憶單元的電路構成之電路圖；[第10圖]係顯示第9圖所示的記憶單元中，資料編程時、消去時、資料載入時、寫入時、讀出時及Vth監視載入時 各部位的電壓值表；以及[第11圖]係顯示根據其他實施例的非揮發性半導體記憶裝置的剖面構成之側剖面圖。
根據以下圖面，詳述本發明的實施例。
(1)非揮發性半導體記憶裝置的電路構成第1圖中，1係表示例如4個記憶單元2a、2b、2c、2d配置成2行2列的非揮發性半導體記憶裝置，對這些記憶單元2a、2b、2c、2d中例如任意選擇的記憶單元2a，形成由源極側注入能夠寫入資料。此時，非揮發性半導體記憶裝置1，設置2條位元線BL1、BL2的同時，設置2條字元線WL1、WL2，位元線BL1、BL2及字元線WL1、WL2交叉的位置上配置記憶單元2a、2b、2c、2d。
又，非揮發性半導體記憶裝置1，形成拭除線(消去線)EL連接至記憶單元2a、2b、2c、2d，由上述拭除線EL對各記憶單元2a、2b、2c、2d能夠一律施加既定的電壓。又，非揮發性半導體記憶裝置1，形成源極線SL連接至記憶單元2a、2b、2c、2d，由上述源極線SL對各記憶單元2a、2b、2c、2d能夠一律施加既定的電壓。
此實施例的情況下，因為這些記憶單元2a、2b、2c、2d全部具有相同的構成，為了避免重複說明，著眼於以下1個記憶單元2a說明。記憶單元2a包括N型MOS的記憶MOS電晶體(以下，稱作記憶電晶體)MGA1、P型MOS的拭除(消去)MOS電晶體(以下，稱作拭除電晶體)MGA2、以及N型MOS 的開關MOS電晶體(以下，稱作開關電晶體)SGA，記憶電晶體MGA1及拭除電晶體MGA2共有1個浮閘FG。
浮閘FG，延伸至記憶電晶體MGA1及拭除電晶體MGA2的各活性區域(後述)，能夠成為記憶電晶體MGA1的閘極電極MG1、以及拭除電晶體MGA2的拭除閘極電極MG2。又，記憶單元2a，連接也連接至其他記憶單元2b、2c、2d的源極線SL的記憶電晶體MGA1的一端的同時，同樣也連接至其他記憶單元2b、2c、2d的拭除線EL連接至拭除電晶體MGA2的一端。
開關電晶體SGA中，也連接往一方向並排的其他記憶單元2c的位元線BL1連接至一端，也連接往另一方向並排的其他記憶單元2b的字元線WL1連接至開關閘極電極SG，根據位元線BL1及字元線WL1的電壓差形成能夠做通斷動作。又，開關電晶體SGA的另一端與記憶電晶體MGA1的另一端電氣連接，配置為與記憶電晶體MGA1串聯。
又，拭除電晶體MGA2的另一端與後述的第2活性區域短路(short)。又，第1圖中，記憶電晶體MGA1的閘極電極MG1的面積形成得比拭除電晶體MGA2的拭除閘極電極MG2的面積大，只有放大記憶電晶體MGA1的閘極電極MG1的面積的部分，容易從記憶電晶體MGA1傳送電位至浮閘FG，寫入資料之際，使上述記憶電晶體MGA1中產生大量的電流，形成能夠從活性區域往浮閘FG注入很多的電荷。
在此，第2圖係顯示實現第1圖所示的記憶單元2a的電路構成配置的一範例之概略圖。在此情況下，記憶單元 2a中，例如形成P型的第1活性區域ER1，並在第1活性區域ER1中配置構成浮閘FG的記憶電晶體MGA1的閘極電極MG1、與開關電晶體SGA的開關閘極電極SG，這些記憶電晶體MGA1及開關電晶體SGA串聯配置。又，記憶單元2a中，例如形成N型的第2活性區域ER2，並在第2活性區域ER2中配置連接至記憶電晶體MGA1的閘極電極MG1之拭除電晶體MGA2的拭除閘極電極MG2。
在此，第3圖係顯示第2圖所示的A-A’部分(第3圖中，右側)以及B-B’部分(第3圖中，左側)的側剖面構成之剖面圖。開關電晶體SGA具有在第1活性區域ER1中空出間隔形成源極汲極區域SD2、SD3的構成，而位元線BL1連接至成為其中一端的源極汲極區域SD3。又，源極汲極區域SD2、SD3間的第1活性區域ER1上面，形成延伸區域ET3、ET4，與這些源極汲極區域SD2、SD3的側面相接，延伸區域ET3、ET4間形成通道區域CH3。開關電晶體SGA，在延伸區域ET3、ET4間的通道區域上，以閘極氧化膜G3介於其間，具有開關閘極電極SG，並具有字元線WL1連接至上述開關閘極電極SG的構成。又，各延伸區域ET3、ET4的上面，形成覆蓋開關閘極電極SG的側面之側壁SW。
另一方面，記憶電晶體MGA1與開關電晶體SGA共有源極汲極區域SD2，並與鄰接的開關電晶體SGA串聯配置。又，記憶電晶體MGA1與此源極汲極區域SD2空出既定間隔具有在第1活性區域ER1中形成的源極汲極區域SD1，並具有源極線SL連接至此一端的源極汲極區域SD1的構成，經 由上述源極線SL能夠施加寫入電壓至源極汲極區域SD1。
除此之外，此記憶電晶體MGA1中，在第1活性區域ER1上面形成連接至一端的源極汲極區域SD1的側面之延伸區域ET1、以及連接至另一端的源極汲極區域SD2的側面之延伸區域(以下，稱作低濃度不純物延伸區域)ET2。又，此記憶電晶體MGA1中，在延伸區域ET1以及低濃度不純物延伸區域ET2間的第1活性區域ER1上面，閘極氧化膜G1介於其間形成成為浮閘FG的閘極電極MG1，並在延伸區域ET1及低濃度不純物延伸區域ET2的上面各形成覆蓋閘極電極MG1的兩側面之側壁SW。
在此，本發明在記憶電晶體MGA1中，在開關電晶體SGA側的側壁下部區域(浮閘FG的下部區域、與另一端側的源極汲極區域SD2之間的區域)形成的低濃度不純物延伸區域ET2，選定比浮閘FG的下部區域及一端側的源極汲極區域SD1之間的延伸區域ET1更低濃度的不純物濃度，具有低濃度不純物延伸區域ET2比源極線SL側的延伸區域ET1的電阻值高的電阻值的特徵點。此實施例的情況下，作為高電阻區域的低濃度不純物延伸區域ET2，最好不純物摻雜量在1E18/cm3以下。
具有如此構成的記憶電晶體MGA1，在後述的資料寫入時，源極線SL及位元線BL1間產生大電位差之際，提高電阻值的低濃度不純物延伸區域ET2中能夠產生最大的電位下降。
又，除此之外，在此實施例的情況下，延伸區域 ET1及低濃度不純物延伸區域ET2間的第1活性區域ER1上面，也具有形成與延伸區域ET1的側面相接的空乏型通道區域CH1、以及兩端連接此空乏型通道區域CH1與低濃度不純物延伸區域ET2的加強型通道區域CH2之特徵點。空乏型通道區域CH1，摻雜例如砷或磷等的不純物成為空乏狀態。另一方面，與此空乏型通道區域CH1鄰接的通道區域CH2以硼等的不純物摻雜成為加強狀態。具有如此構成的記憶電晶體MGA1，在後述的資料寫入時，從源極線SL施加寫入電壓至源極汲極區域SD1之際，空乏型通道區域CH1及閘極電極MG1的電壓相乘漸漸上升，施加至低濃度不純物延伸區域ET2的末端的電壓值最終能夠上升至施加至源極線SL的電壓值(詳情後述)。
附帶一提，拭除電晶體MGA2，如第3圖所示，在與第1活性區域ER1分別形成的第2活性區域ER2中，具有源極汲極區域SD4、SD5空出間隔形成的構成，拭除線EL連接至其中至少一端側的源極汲極區域SD4。源極汲極區域SD4、SD5間的第2活性區域ER2上面，形成延伸區域ET5連接上述源極汲極區域SD4的側面的同時，在另一端的源極汲極區域SD5也形成延伸區域ET6與側面相接。又，拭除電晶體MGA2中，延伸區域ET5、ET6間的通道區域上閘極氧化膜G2介於其間，形成成為浮閘FG的拭除閘極電極MG2，上述拭除閘極電極MG2與記憶電晶體MGA1的閘極電極MG1連接。又，這些延伸區域ET5、ET6的上面，形成側壁SW覆蓋拭除閘極電極MG2的兩側面。
(2)資料的寫入動作
其次，以說明關於本發明的非揮發性半導體裝置1中的資料寫入動作。第1圖係顯示複數的記憶單元2a、2b、2c、2d中，只寫入資料至第1行1列的記憶單元2a之際各部位的電壓值。又，在此，執行資料寫入的記憶單元2a稱作選擇記憶單元3a，而不執行資料寫入的記憶單元2b、2c、2d稱作非選擇記憶單元3b。
在此情況下，如第1圖所示，非揮發性半導體裝置1，在資料寫入時，對拭除線EL施加0[V]的低電壓的同時，對源極線SL能夠施加高電壓的6[V]的寫入電壓。因此，非揮發性半導體裝置1對記憶單元2a、2b、2c、2d的各拭除電晶體MGA2從源極線SL一律施加0[V]的電壓的同時，記憶單元2a、2b、2c、2d的各記憶電晶體MGA1從源極線SL能夠一律施加6[V]的寫入電壓。
另一方面，選擇記憶單元3a的開關電晶體SGA中，從字元線WL1對開關閘極電極SG施加1.5[V]的同時，從位元線BL1對一端施加0[V]的寫入電壓能夠成為導通狀態。如第3圖所示，開關電晶體SGA，成為導通狀態時，與記憶電晶體MGA1共有的源極汲極區域SD2成為與位元線BL1相同的0[V]。此時，與開關電晶體SGA串聯配置的記憶電晶體MGA1中，從源極線SL對一端的源極汲極區域SD1施加6[V]的寫入電壓，通道電位漸漸上升，通道區域CH2能夠上升至寫入電壓為止。
實際上，此實施例的情況下，記憶電晶體MGA1 中，因為形成空乏型通道區域CH1與延伸區域ET1的側面相接，資料寫入時，空乏型通道區域CH1中通道電壓能夠上升至空乏狀態的臨界電壓Vth(Vth<0)為止。例如，成為浮閘FG的閘極電極MG1中無電荷，空乏型通道區域CH1的濃度在臨界電壓Vth中為-2[V]的情況下，資料寫入時，對源極線SL施加6[V]的話，首先空乏型通道區域CH1能夠上升至2[V]為止。此時，閘極電極MG1的電位，由於電容耦合與空乏型通道區域CH1的電位成正比上升。
例如，對閘極電極MG1的全電容的電容比(閘極電極MG1及空乏型通道區域CH1間的電容比)為0.5的情況下，閘極電極MG1由於空乏型通道區域CH1上升至2[V]為止，此電位從0[V]上升至1[V]。又，此時，因為電容比愈大閘極電極MG1的電壓上升效率愈佳，記憶電晶體MGA1的閘極電極MG1的面積最好形成得比拭除電晶體MGA2的拭除閘極電極MG2大。
其次，記憶電晶體MGA1中，閘極電極MG1的電位上升為1[V]時，對空乏型通道區域CH1可以施加的容許電位也上升，空乏型通道區域CH1的電位更上升1[V]為3[V]。因此，記憶電晶體MGA1的閘極電極MG1的電位，由於電容耦合與空乏型通道區域CH1的電位成正比變化，因為空乏型通道區域CH1成為電壓3[V]，電位從1[V]上升至1.5[V]。
記憶電晶體MGA1中，空乏型通道區域CH1與閘極電極MG1的電位相乘漸漸上升，還有通道區域CH2也成為導通狀態的話，其電位也貢獻電容耦合，閘極電極MG1的電 位更上升，最後通道區域CH2的電位能夠到達接近對源極線SL施加的6[V]之值。
因此，低濃度不純物延伸區域ET2中，與通道區域CH2相接的端部成為寫入電壓的6[V]的同時，與源極汲極區域SD2相接的端部為0[V]，兩端產生6[V]的高電壓差而發生強電場。因此，記憶電晶體MGA1中，低濃度不純物延伸區域ET2內發生的強電場使低濃度不純物延伸區域ET2內的電荷加速，從上述電荷產生的2次電荷的一部分能夠注入至成為浮閘FG的閘極電極MG1。結果，選擇記憶單元3a中，在浮閘FG中累積電荷，能夠成為寫入資料的狀態。
於是，選擇記憶單元3a中，記憶電晶體MGA1的閘極電極MG1、拭除電晶體MGA2的拭除閘極電極MG2、開關電晶體SGA的開關閘極電極SG成為全部以單層設置的單層閘極構造的同時，資料寫入時，因為低濃度不純物延伸區域ET2中發生強電場，由於此強電場能夠注入電荷至浮閘FG，以單層閘極構造能夠實現由源極側注入產生的資料寫入。
又，低濃度不純物延伸區域ET2中，不純物濃度為低濃度具有高電阻值，資料寫入時，雖然產生大的電壓下降，但可以抑制鄰接的源極汲極區域SD2至接近0[V]，並能夠防止對開關電晶體SGA施加高電壓的寫入電壓。如此一來，開關電晶體SGA不必加厚閘極氧化膜G3的膜厚如記憶電晶體MGA1的閘極氧化膜G1(膜厚7[nm(毫微米)]左右)，例如膜厚能夠減薄形成3~4[nm]，可以維持使用非揮發性記憶體中一般使用的閘氧化膜為薄的標準MOS(core MOS)。
附帶一提，此時，如第1圖所示，非揮發性半導體裝置1中，對只連接非選擇記憶單元3b的位元線BL2施加1.5[V]的寫入禁止電壓的同時，對只連接非選擇記憶單元3b的字元線WL2施加0[V]的電壓。因此，連接至此位元線BL2的非選擇記憶單元3b(記憶單元2b、2d)中，從字元線WL1、WL2對開關電晶體SGA的開關閘極電極SG施加1.5[V]或0[V]，從位元線BL2對開關電晶體SGA的一端施加1.5[V]，藉此上述開關電晶體SGA成為斷開狀態，記憶電晶體MGA1的低濃度不純物延伸區域ET2中不會使電荷加速，電荷不能注入至浮閘FG。
又，連接至被施加0[V]寫入電壓的位元線BL1之非選擇記憶單元3b(記憶單元2c)中，也因為從字元線WL2對開關電晶體SGA的開關閘極電極SG施加0[V]，開關電晶體SGA成為斷開狀態，記憶電晶體MGA1的低濃度不純物延伸區域ET2中不會使電荷加速，電荷不能注入至浮閘FG。
如此一來，此非揮發性半導體記憶裝置1中，藉由使非選擇記憶單元3b的開關電晶體SGA斷開，電荷不會注入至非選擇記憶單元3b的浮閘FG，由於只有所希望的選擇記憶單元3a的浮閘FG以源極側注入注入電荷，可以寫入電荷。
在此，上述實施例中，雖然敘述關於記憶電晶體MGA1的通道層內，除了空乏型通道區域CH1以外，也形成加強型通道區域CH2之情況，但本發明不限於此，例如記憶電晶體MGA1的通道層全部以空乏型通道區域CH1形成也可以。但是，空乏型通道區域CH1在通道層全區形成時，考慮 短通道效果，必須加長閘極電極MG1的閘極長。
又，通道全體為空乏型的情況下，也可以改變靠近延伸區域ET1側的通道濃度、與靠近低濃度不純物延伸區域ET2側的通道濃度。
又，形成空乏型通道區域CH1與加強型通道區域CH2時，最好選定空乏型通道區域CH1在長度方向比加強型通道區域CH2長，例如閘極全長中空乏型通道區域CH1：加強型通道區域CH2最好是X：1(X>1)。於是，選定空乏型通道區域CH1在長度方向比加強型通道區域CH2長的情況下，由於寫入動作時的浮閘電位更上升，通道區域中的源極電位下降減低，藉由更提高低濃度不純物延伸區域ET2中產生的電場，可以更提高注入的效率。
(3)資料的讀出動作
其次，非揮發性半導體記憶裝置1中，以下說明關於讀出資料之際的電壓施加。與第1圖的對應部分附上同一符號顯示的第4圖，在記憶單元2a、2b、2c、2d中，顯示讀出第1行的記憶單元2a、2b的資料之際各部位的電壓值。又，在此，讀出資料的記憶單元2a、2b稱作讀出記憶單元6a，不讀出資料的記憶單元2c、2d稱作非讀出記憶單元6b。又，此時，記憶單元2a、2b、2c、2d中，只對記憶單元2b寫入資料，對其他記憶單元2b、2c、2d未寫入資料。又，在此，浮閘FG內累積電荷的狀態(寫入資料時)例如為「0」，而浮閘FG內未累積電荷的狀態(未寫入資料時)例如為「1」。
此時，非揮發性半導體記憶裝置1，對連接至讀出 記憶單元6a的位元線BL1、BL2，施加例如1.5[V]的讀出電壓預充電的同時，對連接至讀出記憶單元6a的字元線WL1施加1.5[V]，使開關電晶體SGA成為導通狀態，根據這些位元線BL1、BL2的讀出電壓的變化，能夠判斷有無資料寫入。
例如，在浮閘FG累積電荷(寫入資料)的讀出記憶單元6a(記憶單元2b)中，記憶電晶體MGA1做斷開動作，位元線BL2中的讀出電壓維持在1.5[V]。另一方面，浮閘FG中未累積電荷(未寫入資料)的另一讀出記憶單元6a(記憶單元2a)中，記憶電晶體MGA做導通動作，因此位元線BL1的讀出電壓變化，成為比1.5[V]低的電壓值(例如0[V])。非揮發性半導體記憶裝置1檢出位元線BL1、BL2的讀出電壓的變化，以讀出電壓不變化的1.5[V]的位元線BL2為[0]，以讀出電壓變化的另一位元線BL1為[1]，能夠確定讀出資訊。
(4)資料的消去動作
其次，此非揮發性半導體記憶裝置1中，說明關於消去記憶單元2a、2b、2c、2d的資料之際的電壓施加。非揮發性半導體記憶裝置1中的資料消去動作，例如可以使用起因於能帶間隧道電流之電洞注入的消去方法、使用成為浮閘FG的記憶電晶體MGA1的閘極電極MG1邊緣及源極汲極區域SD1、SD2(第3圖)間之邊緣隧道放出的消去方法、使用利用通道層全面之FN隧道放出的消去方法等，以及如果從浮閘FG放出電子或對浮閘FG注入電洞(hole)的技術的話，使用種種的消去方法。
與第1圖對應的部分附上相同符號顯示的第5 圖，顯示關於使用起因於其中能帶間隧道電流之電洞注入時各部位的電壓值，在此情況下，使用拭除電晶體MGA2，對拭除線EL施加正電壓的消去電壓7[V]，對源極線SL施加低電壓的0[V]，還有開路(open)位元線BL1、BL2。
於是，此非揮發性半導體記憶裝置1中，經由拭除線EL對記憶單元2a、2b、2c、2d的各拭除電晶體MGA2以墊總括施加消去電壓，例如在浮閘累積電荷的記憶單元2b中，從拭除電晶體MGA2的通道層對浮閘FG注入電洞，能夠以墊總括處理進行記憶單元2a、2b、2c、2d的資料消去。
又，此實施例的情況下，記憶電晶體MGA1的閘極電極MG1、以及拭除電晶體MGA2的拭除閘極電極MG2，雖然通常以多晶矽形成，本發明不限於此，例如記憶電晶體MGA1的閘極電極MG1中摻雜磷等的不純物，成為N型的閘極電極MG1，另一方面，也可以對產生能帶間隧道的拭除電晶體MGA2的拭除閘極電極MG2摻雜硼等的不純物，成為P型的拭除閘極電極MG2。
在此情況下，N型的閘極電極MG1與P型的拭除閘極電極MG2中，因為功函數的差在1[V]以上，浮閘FG中N型的閘極電極MG1與P型的拭除閘極電極MG2之間可以產生約1[V]的電位下降，相較於只以N型的閘極電極構成浮閘的情況，拭除電晶體MGA2中提高能帶間隧道電流的發生效率，變得容易執行對浮閘FG注入電洞。
(5)動作及效果
以上的構成中，記憶單元2a內，具有包括浮閘FG的單 層閘極構造的記憶電晶體MGA1、以及包括開關閘極電極SG的單層閘極構造的開關電晶體SGA，記憶電晶體MGA1的一端連接源極線SL，開關電晶體SGA的一端連接位元線BL1，記憶電晶體MGA1的另一端與開關電晶體的另一端共有源極汲極區域SD2，上述記憶電晶體MGA1與上述開關電晶體SGA串聯配置。又，記憶電晶體MGA1中，在一端的源極汲極區域SD1的側面形成延伸區域ET1，在與開關電晶體SGA電氣連接的另一端側的源極汲極區域SD2的側面形成低濃度不純物延伸區域ET2，此低濃度不純物延伸區域ET2的不純物濃度降得比延伸區域ET1低，而提高低濃度不純物延伸區域ET2的電阻值。
因此，選擇記憶單元3a中，寫入資料時，從源極線SL對記憶電晶體MGA1的一端施加6[V]的寫入電壓，而且從位元線BL1對開關電晶體SGA的一端施加0[V]成為導通狀態，因此在記憶電晶體MGA1中，與上述開關電晶體SGA鄰接側的低濃度不純物延伸區域ET2中產生6[V]的電壓下降而產生強電場，由於此強電場電荷注入至浮閘FG，根據所謂的源極側注入可以寫入資料。
特別在此實施例的情況下，記憶電晶體MGA1在延伸區域ET1及低濃度不純物延伸區域ET2間形成空乏型通道區域CH1，寫入資料時，一端施加6[V]的寫入電壓的話，成為浮閘FG的閘極電極MG1、與空乏型通道區域CH1的電壓相乘漸漸上升，最終對於另一側的低濃度不純物延伸區域ET2，可以施加與施加至源極線SL的寫入電壓相同的6[V]，在低濃 度不純物延伸區域ET2可以產生源極側注入必需的高電壓下降。
於是，記憶單元2a中，只有低濃度不純物延伸區域ET2產生高電壓下降，可以抑制鄰接記憶電晶體MGA1的開關電晶體SGA至低電壓，如此一來，開關電晶體SGA的閘極氧化膜G3能夠減薄至膜厚3~4[nm]左右，可以維持使用閘極氧化膜薄的一般的標準MOS構成。
又，此非揮發性半導體記憶裝置1中，寫入資料時，因為分別對位元線BL1、BL2及字元線WL1、WL2施加的電壓可以抑制在1.5[V]以下，可以以低電壓為前提的標準MOS(1.5-MOS)設計控制這些這些位元線BL1、BL2及字元線WL1、WL2的行選擇電路(未圖示)，還有開關電晶體SGA的閘極氧化膜G3也可以減薄的部分，促進高速動作，能夠縮小電路面積。
根據以上的構成，記憶單元2a中，記憶電晶體MGA1以及開關電晶體SGA全部為單層閘極構造的同時，資料寫入時，也從源極線SL對記憶電晶體MGA1的一端施加高電壓，而且從位元線BL1對開關電晶體SGA的一端施加低電壓成為導通狀態，因此在源極線SL及位元線BL1間的記憶電晶體MGA1的低濃度不純物延伸區域ET2中使電壓下降而產生強電場，利用此強電場由源極側注入能夠注入電荷至浮閘FG。
(6)其他的實施例
又，上述的實施例中，雖然說明關於記憶電晶體MGA1 的通道層中形成空乏型通道區域CH1，由於浮閘FG及空乏型通道區域CH1間的相乘效果，使通道層的電壓逐漸上升的情況，但本發明不限於此，如同與第1圖對應的部分附以同一符號顯示的第6圖，設置浮閘FG延伸的耦合電容器MGA3，由於耦合電容器MGA3為高電位，使浮閘FG的電位上升，因此使記憶電晶體MGA1的通道層導通也可以。在此情況下，記憶電晶體MGA1的通道層中不形成第3圖所示的空乏型通道區域CH1，即使只有加強型的通道區域CH4(第8圖中後述)，也由於來自耦合電容器MGA3的高電位，記憶電晶體MGA1的通道區域CH4能夠在導通狀態。
實際上，具有如此構成的非揮發性半導體記憶裝置11，如第6圖所示，耦合閘極線CG連接至各記憶單元12a、12b、12c、12d的耦合電容器MGA3的一端，由上述耦合閘極線CG對各耦合電容器MGA3能夠一律施加既定的電壓。在此，與第2圖對應的部分附以同一符號顯示的第7圖，係顯示實現第6圖所示的記憶單元12a的電路構成之配置的一範例概略圖。在此情況下，記憶單元12a中，形成N型的第3活性區域ER3，耦合電容器MGA3的耦合閘極電極MG3在第3活性區域ER3中形成的同時，上述耦合閘極電極MG3連接至拭除電晶體MGA2的拭除閘極電極MG2，由閘極電極MG1、拭除閘極電極MG2、以及耦合閘極電極MG3形成浮閘FG。
與第3圖對應的部分附以同一符號顯示的第8圖，係顯示第7圖的A-A’部分(第8圖中，右側)以及C-C’部分(第8圖中，左側)的側剖面構成之剖面圖。但是，此第8圖， 未符合第7圖的各部位的面積標記各部位(例如，雖然耦合電容器MGA3比閘極電極MG1大，但第8圖中標記得較小)，原則上概略顯示各部位的側剖面構成。
如第8圖所示，在此情況下，記憶電晶體MGA1中，與上述實施例不同，延伸區域ET1及低濃度不純物延伸區域ET2間，不形成空乏型通道區域CH1(第3圖)，通道層全部只以加強型的通道區域CH4形成。又，耦合電容器MGA3，例如在N型的第3活性區域ER3中空出間隔形成P型的源極汲極區域SD7、SD8，耦合閘極線CG連接至一端的源極汲極區域SD7。又，此耦合閘極線CG，也連接至以元件分離層15介於其間形成的鄰接的其他耦合電容器(未圖示)的源極汲極區域SD6。附帶一提，SD6係N型，對井區的供電區域。
又，耦合電容器MGA3，在源極汲極區域SD7、SD8間的第3活性區域ER3上面，形成與一端的源極汲極區域SD7的側面相接的延伸區域ET8、以及與另一端的源極汲極區域SD8的側面相接的延伸區域ET9。又，耦合電容器MGA3中，P型的延伸區域ET8、ET9間的通道層上以閘極氧化膜G4介於其間形成構成浮閘FG的耦合電容器MGA3，並在延伸區域ET8、ET9的上面，形成側壁SW覆蓋耦合電容器MGA3的兩側面。
其次，以下說明關於此非揮發性半導體記憶裝置11中資料的寫入動作。第6圖，顯示複數的記憶單元12a、12b、12c、12d中，只寫入資料至第1行1列的記憶單元12a之際各部位的電壓值。實際上，此非揮發性半導體記憶裝置11，在資 料寫入時，由耦合閘極線CG對各記憶單元12a、12b、12c、12d的耦合電容器MGA3一律施加8[V]的寫入電壓，拭除線EL為斷開。
因此，如第8圖所示，寫入資料的選擇記憶單元13a，對耦合閘極線CG施加8[V]的寫入電壓的話，根據耦合電容器MGA3及浮閘FG間產生的電容耦合，浮閘FG的電位只上升電容比部分，因此連接源極線SL的記憶電晶體MGA1成為導通狀態，源極線SL的電位傳導至記憶電晶體MGA1的通道區域CH4。結果，從位元線BL1施加0[V]的開關電晶體SGA所鄰接的記憶電晶體MGA1中，與上述實施例相同，低濃度不純物延伸區域ET2中產生源極側注入必需的強電場，由此強電場使電荷注入浮閘FG，能夠執行資料的寫入。
又，耦合電容器MGA3的耦合閘極電極MG3，如第7圖所示，由於形成比記憶電晶體MGA1的閘極電極MG1或拭除電晶體MGA2的拭除閘極電極MG2大的面積，可以提高電容比。因此記憶單元12a中，即使降低耦合閘極線CG的電位，記憶電晶體MGA1中與低濃度不純物延伸區域ET2相接的通道區域CH4端部的電位也變得可以提高至與源極線SL的電位相同程度。
以上的構成中，此記憶電晶體MGA1中，也在寫入資料時，從源極線SL對一端施加6[V]的寫入電壓，而且從位元線BL1對開關電晶體SGA的一端施加0[V]成為導通狀態，還有從耦合閘極線CG對耦合電容器MGA3施加8[V]的寫入電壓，藉此源極線SL及位元線BL1間的記憶電晶體MGA1 的低濃度不純物延伸區域ET2中產生6[V]的電壓下降而產生強電場，利用此強電場以源極測注入注入電荷至浮閘FG，可以寫入資料。
(7)關於具有SRAM單元的非揮發性半導體記憶裝置
其次，以下說明關於組合SRAM(靜態隨機存取記憶體)單元與記憶單元的非揮發性半導體記憶裝置。與第1圖對應的部分附以同一符號顯示的第9圖，係顯示根據本發明的非揮發性半導體記憶裝置31，具有SRAM單元32連接至記憶單元2a、2b構成的非揮發記憶部33的特徵點。在此情況下，非揮發記憶部33，由記憶單元2a及記憶單元2b構成2單元/1位元的互補型單元。
在此，SRAM單元32，包括N型MOS構成的存取電晶體35a、35b、P型MOS構成的載入電晶體36a、36b、以及N型MOS構成的驅動電晶體37a、37b，以合計6個MOS電晶體構成。載入電晶體36a(36b)的汲極連接至驅動電晶體37a(37b)的汲極，源極連接至電源線Vpp，還有閘極連接至驅動電晶體37a(37b)的閘極。又，驅動電晶體37a(37b)的源極連接至接地線GND。
存取電晶體35a的汲極連接至互補型第1位元線BLT，源極連接至載入電晶體36a及驅動電晶體37a間的儲存節點Ca、與載入電晶體36b及驅動電晶體37b的閘極。另一方面，另一存取電晶體35b也同樣地汲極連接至互補型第2位元線BLB，源極連接至載入電晶體36b及驅動電晶體37b間的 儲存節點Cb、與載入電晶體36a及驅動電晶體37a的閘極。又，這些存取電晶體35a、35b的閘極連接至共同的字元線WL，在互補型第1位元線BLT及互補型第2位元線BLB間連接未圖示的鎖存型的感應放大器。
除了相關的構成，SRAM單元32中，一方的記憶單元2a的位元線BL1連接至一方的儲存節點Ca的同時，另一方的記憶單元2b的位元線BL2連接至另一方的儲存節點Cb。又，在此非揮發記憶部33，雖然具有與上述實施例中說明的第1圖所示的記憶單元2a、2b大致相同的構成，但在此每個開關電晶體SGA、SGAb分別設置個別的開關閘極線RG1、RG2，構成能夠分別通斷控制各開關電晶體SGA、SGAb。
非揮發性半導體記憶裝置31中，因為SRAM單元32與非揮發記憶部33間可以以開關電晶體SGA、SGAb切斷，從外部對SRAM單元32的寫入動作時或讀出動作以開關電晶體SGA、SGAb切斷非揮發記憶部33，也可以用作一般的SRAM單元32。又，此SRAM單元32只可以在Vdd動作，因為可以使用通常的標準MOS構築，可以高速動作。
具有如此構成的非揮發性半導體記憶裝置31，以SRAM單元32執行來自外部的資料寫入或讀出。對非揮發記憶部33寫入資料時，因為寫入記憶單元2a、2b的資料收納在與上述寫入記憶單元2a、2b直接連接的SRAM單元32，收納資料處不必以位址等選擇，又，因為非揮發記憶部33中執行的源極側注入消耗電力，寫入電位控制可以以墊總括執行。附帶一提，非揮發性半導體記憶裝置31中更降低消耗電力的情 況下，改變對開關閘極線RG1、RG2施加的電壓，藉由導通開關電晶體SGA、SGAb任一方，可以降低消耗電力。又，非揮發性半導體記憶裝置31行列狀配置的記憶裝置中，只有選擇的行，必須根據開關閘極線RG1及開關閘極線RG2、或是對開關閘極線RG1或開關閘極線RG2施加的電壓改變，減少成為導通狀態的導通開關電晶體SGA、SGAb的數量，可以降低寫入時的消耗電力。
在此，第10圖，在非揮發性半導體記憶裝置31中，分別顯示從SRAM單元32取入資料到非揮發記憶部33的編程時(第10圖中，標記為「編程」)、非揮發記憶部33中的資料消去時(第10圖中，標示為「消去」)、再度從非揮發記憶部33取入資料到SRAM單元32的資料載入時(第10圖中，標記為「資料載入」)、對SRAM單元32寫入資料時(第10圖中，標記為「寫入」)、從SRAM單元32讀出資料時(第10圖中，標記為「讀出」)、記憶單元2a或記憶單元2b的Vth監視時(第10圖中，標記為「Vth監視載入」)各部位的電壓值。又，第10圖中，可以設定為任意電壓值的部位中標示為「Don’t care」。
附帶一提，記憶單元2a以及記憶單元2b中，由於以2單元/1位元的互補型單元構成，使各開關電晶體SGA、SGAb雙方都做導通動作時，根據互補側的單元的狀態，因為互補側的位元線的電位變化，根據未圖示的鎖存電路，例如更早電壓下降側的位元線BL1為「1」，結果另一方的位元線BL2側強制為「0」，具有不能執行正常監視記憶電晶體MGA1、 MGA1b的Vth的問題。
於是，本發明中，如第9圖所示，構成互補型的記憶單元2a、2b中，每個開關電晶體SGA、SGAb設置開關閘極線RG1、RG2，使各開關電晶體SGA、SGAb個別做通斷動作，構成能夠個別監視記憶單元2a及記憶單元2b的各記憶電晶體MGA1、MGA1b的Vth。
(7-1)對SRAM單元寫入資料
在此情況下，對SRAM單元32寫入資料係對字元線WL施加Vdd的既定電壓，使連接至字元線WL的存取電晶體35a、35b雙方都做導通動作。又，此時，對電源線Vpp也能夠施加Vdd的既定電壓。SRAM單元32，例如對一方的互補型第1位元線BLT施加Vdd作為寫入電壓時，對另一方的互補型第2位元線BLB能夠施加0[V]作為寫入禁止電壓。
因此，一方的載入電晶體36a及驅動電晶體37a中，經由另一方的存取電晶體35b，互補型第2位元線BLB與閘極電氣連接，藉此對閘極施加0[V]，結果，載入電晶體36a做導通動作的同時，驅動電晶體37a做斷開動作。如此一來，這些載入電晶體36a及驅動電晶體37a之間的儲存節點Ca，經由載入電晶體36a，與電源線Vpp電氣連接，電壓成為High(高)(「1」)。
此時，另一方的載入電晶體36b及驅動電晶體37b中，經由一方的存取電晶體35a，互補型第1位元線BLT與閘極電氣連接，藉此對閘極施加Vdd，結果，載入電晶體36b做斷開動作的同時，驅動電晶體37b做導通動作。如此一來，這 些載入電晶體36b及驅動電晶體37b之間的儲存節點Cb，經由驅動電晶體37a，與接地線GND電氣連接，電壓成為Low(低)(「0」)。根據上述，SRAM單元32成為寫入資料的狀態。
(7-2)從SRAM單元讀出資料
讀出SRAM單元32的資料之際，對字元線WL施加Vdd的既定電壓，連接至字元線WL的存取電晶體35a、35b雙方都做導通動作。因此非揮發性半導體記憶裝置31中，經由互補型第1位元線BLT，讀出一方的儲存節點Ca的電位的同時，經由互補型第2位元線BLB讀出另一方的儲存節點Cb的電位，藉此以感應放大器能夠判定儲存節點Ca、Cb內記錄的資料為「0」「1」。
(7-3)對非揮發記憶部的編程
本發明中，上述SRAM單元32內記錄的資料，根據上述「(2)資料的讀出動作」的原理，可以以墊總括處理取入至非揮發記憶部33。又，在此的說明中，假設SRAM單元32中一方的儲存節點Ca的電位在高的High狀態，另一方的儲存節點Cb的電位在低的Low狀態。
在此情況下，非揮發記憶部33中，對拭除線EL施加0[V]，對源極線SL施加6[V]，還有對開關閘極線RG1、RG2分別施加Vdd，各開關電晶體SGA、SGAb成為導通狀態。非揮發記憶部33，因為寫入資料的一方的儲存節點Ca經由一方的位元線BL1電氣連接記憶單元2a的開關電晶體SGA，開關電晶體SGA的一端與儲存節點Ca成為相同的High的電位。因此，記憶電晶體MGA1中，因為開關電晶體SGA側與源極 線SL側之間的電位差變小，不產生強電場，不能對浮閘FG注入電荷。
另一方面，此非揮發記憶部33，因為經由另一方的位元線BL2，另一方的記憶單元2b的開關電晶體SGAb電氣連接至未寫入資料的另一方的儲存節點Cb，開關電晶體SGAb的一端成為與儲存節點Cb相同的Low的電位。因此，記憶電晶體MGA1b中，因為開關電晶體SGAb側與源極線SL側之間的電位差變大，產生強電場，能夠注入電荷至浮閘FG。
於是，非揮發性半導體記憶裝置31中，SRAM單元32內記錄的資料，可以以墊總括處理取入至非揮發記憶部33，如此一來，可簡化周邊電路的控制。
(7-4)從非揮發部載入資料
又，本發明中，如上述，非揮發記憶部33內暫時取入的資料，根據上述「(3)資料的讀出動作」的原理，可以以墊總括處理再次寫入SRAM單元32。在此，非揮發記憶部33中記憶單元2b的浮閘FG內累積電荷成為寫入資料的狀態，記憶單元2a的浮閘FG內不累積電荷成為不寫入資料的狀態。又，此時，儲存節點Ca、Cb內為不寫入資料。
在此情況下，SRAM單元32中，對字元線WL施加0[V]，存取電晶體35a、35b成為斷開狀態。又，非揮發記憶部33中，對拭除線EL施加0[V]，對源極線SL施加3[V]，還有對開關閘極線RG1、RG2分別施加Vdd，各開關電晶體SGA、SGAb成為導通狀態。
因此，非揮發記憶部33，在記憶電晶體MGA1及 位元線BL1間電氣連接，隨著浮閘FG的高電位(不累積電子的狀態)，SRAM單元32的一方的儲存節點Ca為高電位，能夠復原至寫入資料的狀態(「1」)。
又，非揮發記憶部33，也電氣連接記憶電晶體MGA1b及位元線BL2間，隨著浮閘FG的低電位(累積電子的狀態)SRAM單元32的另一方的儲存節點Cb為低電位，能夠復原至不寫入資料的狀態(「0」)。又，此非揮發記憶部33中，因為對SRAM單元32的資料載入可以以墊總括處理執行，可以使周邊電路的控制簡化。
(7-5)非揮發記憶部中的資料消去
又，本發明中，根據上述的「(4)資料的消去動作」原理，可以使非揮發記憶部33中資料消去。此時，非揮發記憶部33中，對拭除線EL施加7[V]的拭除電壓，對源極線SL、開關閘極線RG1、RG2能夠施加0[V]。非揮發記憶部33，藉由只對連接至拭除線EL的拭除電晶體MGA2、MGA2b的閘極電極施加強電場，由拭除電晶體MGA2、MGA2b的通道層抽出各浮閘FG中的電荷，以墊總括處理能夠執行非揮發記憶部33的資料消去。
(7-6)非揮發記憶部中只設置1個記憶單元的情況
附帶一提，上述的實施例中，雖然說明關於互補型的非揮發性半導體記憶裝置31中設置2個記憶單元2a、2b作為2單元/1位元的互補型單元的情況，但本發明不限於此，互補型的非揮發性半導體記憶裝置中，也可以例如只設置1個記憶單元2a。以下，第9圖中，說明不設置其他的記憶單元2b，只 設置1個記憶單元2a。
例如，SRAM單元32中一方的儲存節點Ca在電位高的High狀態，另一方的儲存節點Cb在電位低的Low狀態的情況下，對非揮發記憶部33的編程執行如下。只設置1個記憶單元2a的非揮發記憶部33中，對拭除線EL施加0「V」，對源極線SL施加6「V」，還有對開關閘極線RG1施加Vdd，開關電晶體SGA成為導通狀態。
非揮發記憶部33，因為經由一方的位元線BL1，記憶單元2a的開關電晶體SGA電氣連接至寫入資料的一方的儲存節點Ca，開關電晶體SGA的一端成為與儲存節點Ca相同的High的電位。因此，記憶電晶體中，因為開關電晶體SGA側與源極線SL側之間的電位差變小，不產生強電場，不能注入電荷至浮閘FG。因此，非揮發記憶部33中，只取入SRAM單元32內記錄的資料至1個記憶單元2a。
其次，以下說明如此從取入資料的非揮發記憶部33到SRAM單元32的資料載入。此時，記憶單元2a中，浮閘FG內不累積電荷成為未寫入資料的狀態，又，儲存節點Ca、Cb內未寫入資料。
在此情況下，SRAM單元32中，對字元線WL施加0[V]，存取電晶體35a、35b成為斷開狀態。又，非揮發記憶部33中，對拭除線EL施加0[V]，對源極線SL施加3[V]，還有對開關閘極線RG1施加Vdd，開關電晶體SGA成為導通狀態。
因此，記憶單元2a，在記憶電晶體MGA1及位元 線BL1間電氣連接，隨著浮閘FG的高電位(不累積電子的狀態)，SRAM單元32的一方的儲存節點Ca為高電位，能夠復原至寫入資料的狀態(「1」)。又，此時，SRAM單元32中，因為儲存節點Ca係高電位，連接至此儲存節點Ca的載入電晶體36a成為斷開狀態，另一方面，由於驅動電晶體37b成為導通狀態，儲存節點Ca與接地線GND連接成為低電位，能夠復原儲存節點Cb至不寫入資料的狀態(「0」)。
於是，互補型的非揮發性半導體記憶裝置中，關於SRAM單元32的一方的儲存節點Ca，資料的寫入狀態定下來的話，關於另一方的節點Cb，因為資料寫入狀態也定下來，只有設置在非揮發記憶部33的1個記憶單元2a，可以執行對SRAM單元32的資料下載，如此一來，不設置另一方的記憶單元2b的部分，可以使電路構成更簡化。
又，本發明不限定於本實施例，本發明的要點範圍內可以是各種的變形實施。例如，根據第8圖所示的其他實施例的記憶單元中，記憶電晶體MGA1的通道層內，也可以形成如第3圖所示的空乏型通道區域CH1、與加強型通道區域CH2。
又，第9圖所示的非揮發性半導體記憶裝置31中，雖然說明關於應用第1圖所示的記憶單元2a、2b的非揮發記憶部33之情況，但本發明不限於此，也可以設置非揮發記憶部，應用設置第6圖所示的耦合電容器MGA3的記憶單元12a、12b。
又，第1、3~6、8~10圖中，雖然在資料寫入時、 資料消去時、資料讀出時等分別明確記載各電壓值，但本發明不限於此，也可以應用各種的電壓值。例如，上述的實施例中，為了通斷控制開關電晶體SGA，記述關於施加1.5[V]的電壓至位元線BL1、BL2及字元線WL1、WL2之情況，但本發明不限於此，因為只要可以通斷控制開關電晶體SGA即可，即使對位元線BL1、BL2及字元線WL1、WL2施加1.2[V]，在此情況下，也可以使用1.2[V]用的標準MOS(1.2-MOS)作為開關電晶體SGA。
又，上述的實施例中，雖然記述在P型的第2活性區域中形成拭除電晶體MGA2，並在P型的第1活性區域中形成記憶電晶體MGA1及開關電晶體SGA之情況，但本發明不限於此，也可以在N型的第2活性區域中形成拭除電晶體MGA2，並在N型的第1活性區域中形成記憶電晶體MGA1及開關電晶體SGA，又，也可以在P型的第3活性區域中形成第7圖所示的耦合電容器MGA3。
又，上述的實施例中，雖然記述關於記憶單元2a具有拭除電晶體MGA2，並可以消去記憶單元2a的資料的構成之情況，但本發明不限於此，例如記憶單元2a內不設置拭除電晶體MGA2，只以開關電晶體SGA及記憶電晶體MGA1構成的記憶單元也可以。包括如此的記憶單元的非揮發性半導體記憶裝置，對於記憶電晶體MGA1能夠成為可以只寫入一次的非揮發性元件。
(8)不設置低濃度不純物延伸區域而具有高電阻區域的記憶單元
上述實施例中，雖然記述浮閘FG的下部區域、與連氣連接至開關電晶體SGA的另一端側的源極汲極區域SD2之間設置低濃度不純物延伸區域ET2作為高電阻區域之情況，但本發明不限於此，記憶單元中可以做資料的讀出動作的話，如同與第3圖對應的部分附上同一符號的第11圖，在記憶單元42a中，浮閘FG的下部區域、與另一端側的源極汲極區域SD2之間不設置低濃度不純物延伸區域ET2，維持形成加強型通道區域CH2到源極汲極區域SD2為止，並在浮閘FG的下部區域、與另一端側的源極汲極區域SD2之間的通道區域CH2的一部分作為高電阻區域WA也可以。
具有如此的構成的記憶單元42a，也與上述實施例相同，寫入資料時，從源極線SL對記憶電晶體MGA1的一端施加6[V]的寫入電壓，而且從位元線BL1對開關電晶體SGA的一端施加0[V]成為導通狀態，藉此，在記憶電晶體MGA1中，鄰接上述開關電晶體SGA側的高電阻區域WA中產生6[V]的電壓下降，發生強電場，由於此強電場電荷注入至浮閘FG，根據所謂的源極側注入可以寫入資料。
又，設置延伸至側壁SW的下部區域為止的通道區域CH2的情況下，上述通道區域CH2的不純物濃度最好在1E18/cm3以下。
附帶一提，關於如此不設置低濃度不純物延伸區域ET2而形成通道區域至源極汲極區域SD2為止，且在側壁SW的下部區域之通道區域為高電阻區域WA的構成，也可以應用在第8圖所示的記憶電晶體MGA1中，此時，能夠成為通 道區域CH4維持延伸至源極汲極區域SD2為止的構成。
又，其他的記憶電晶體MGA1，除了如上述從浮閘FG的下部區域至源極汲極區域SD2為止形成通道區域CH2的構成之外，與如此的另一端側相同，不設置一端側的延伸區域ET1，維持形成空乏型通道區域CH1至源極汲極區域SD1為止的構成也可以。
又，假設通道區域CH2不是加強型而是空乏型的通道區域，維持形成此空乏型的通道區域至源極汲極區域SD2為止，浮閘FG的下部區域、與另一端側的源極汲極區域SD2之間的空乏型通道型區域的一部分假設為高電阻區域WA也可以。
此時，高電阻區域WA的電阻值，在形成一端側的延伸區域ET1的情況下，能夠形成得比上述延伸區域ET1的電阻值高。又，不設置一端側的延伸區域ET1，而從浮閘FG的下部區域開始維持形成至源極汲極區域SD1為止的情況下，也能夠形成浮閘FG的下部區域及源極汲極區域SD2之間的空乏型通道型區域的電阻值比一端側的空乏型通道區域CH1的電阻值高。
2a‧‧‧記憶單元
3a‧‧‧選擇記憶單元
BL1‧‧‧位元線
CH1‧‧‧空乏型通道區域
CH2‧‧‧通道區域
CH3‧‧‧通道區域
EL‧‧‧拭除線
ER1‧‧‧第1活性區域
ER2‧‧‧第2活性區域
ET1、ET3、ET4、ET5、ET6‧‧‧延伸區域
ET2‧‧‧低濃度不純物延伸區域(高電阻區域)
FG‧‧‧浮閘
G1、G2、G3‧‧‧閘極氧化膜
MG1‧‧‧閘極電極
MG2‧‧‧拭除閘極電極
MGA1‧‧‧記憶電晶體
MGA2‧‧‧拭除電晶體
SD1、SD2、SD3、SD4、SD5‧‧‧源極汲極區域
SG‧‧‧開關閘極電極
SGA‧‧‧開關電晶體
SL‧‧‧源極線
SW‧‧‧側壁
WL1‧‧‧字元線

Claims (10)

  1. 一種非揮發性半導體記憶裝置，包括記憶單元，上述記憶單元具有：包括浮閘之單層閘極構造的記憶電晶體；以及包括開關電極之單層閘極構造的開關電晶體；其特徵在於：上述記憶單元中，源極線連接至上述記憶電晶體的一端的同時，位元線連接至上述開關電晶體的一端，上述記憶電晶體的另一端與上述開關電晶體的另一端電氣連接，具有上述記憶電晶體以及上述開關電晶體串聯配置的構成；以及上述記憶電晶體，在上述浮閘的下部區域、與電氣連接至上述開關電晶體的另一端側的源極汲極區域之間，具有比上述浮閘的下部區域及上述一端側的源極汲極區域間的電阻值高的電阻值之高電阻區域。
  2. 如申請專利範圍第1項所述的非揮發性半導體記憶裝置，其中，上述記憶電晶體中，在上述浮閘的下部區域的兩側形成延伸區域；以及形成不純物濃度比上述一端側的延伸區域低的低濃度不純物延伸區域，作為上述高電阻區域。
  3. 如申請專利範圍第1項所述的非揮發性半導體記憶裝置，其中，在上述浮閘的下部的活性區域上面，與上述延伸區域相接形成空乏型通道區域。
  4. 如申請專利範圍第1項所述的非揮發性半導體記憶裝置， 包括：耦合電容器，調整上述浮閘的電位；其中，上述浮閘延伸至上述記憶電晶體及上述耦合電容器。
  5. 如申請專利範圍第1項所述的非揮發性半導體記憶裝置，其中，上述開關電晶體，在上述開關閘極電極的下部形成的閘極氧化膜的膜厚，形成得比在上述記憶電晶體的上述浮閘的下部形成的閘極氧化膜的膜厚薄。
  6. 如申請專利範圍第1項所述的非揮發性半導體記憶裝置，包括：拭除電晶體，從上述浮閘抽出電荷；其中，上述浮閘延伸至上述記憶電晶體及上述拭除電晶體。
  7. 如申請專利範圍第6項所述的非揮發性半導體記憶裝置，其中，上述浮閘，與上述記憶電晶體的對向區域以N型形成，與上述拭除電晶體的對向區域以P型形成。
  8. 如申請專利範圍第1至7項中任一項所述的非揮發性半導體記憶裝置，其中，上述記憶單元配置為行列狀；以及上述源極線，對設置在每一上述記憶單元的上述記憶電晶體一律施加共同的電壓。
  9. 如申請專利範圍第1至7項中任一項所述的非揮發性半導體記憶裝置，其中，以SRAM單元、與一上述記憶單元及其他上述記憶單元構成1位元；連接至上述一記憶單元的一位元線連接至上述SRAM單元的一儲存節點，而連接至上述其他記憶單元的其他位元線連接至上述SRAM單元的上述一儲存節點與互補的其他儲 存節點。
  10. 如申請專利範圍第9項所述的非揮發性半導體記憶裝置，其中，對於在每一上述記憶單元設置的各上述開關電晶體，個別連接閘極線，並獨立通斷控制各上述開關電晶體。
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