TW201435908A - 組合電路及操作此種組合電路的方法 - Google Patents

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Abstract

本發明提供一種整合位準偏移組合電路及操作此種電路之方法，用於接收在第一電壓域中之複數個輸入訊號及執行組合操作以產生在第二電壓域中之輸出訊號。該電路包括接收複數個輸入訊號及執行組合操作的組合電路系統，該組合電路系統包含在第一電壓域中操作的第一組合電路部分及在第二電壓域中操作的第二組合電路部分。第二組合電路部分具有其電壓位準識別輸出訊號值的輸出節點。進一步地，第二組合電路部分包括反饋電路系統，該反饋電路系統將位準偏移功能應用於藉由第一組合電路部分所產生之中間訊號。另外，當基於接收輸入訊號組合電路系統執行組合操作引發組合電路系統切換輸出節點上的電壓時，使用在第二電壓域中操作的爭用減輕電路系統減小跨越反饋電路系統內部之至少一個組件的電壓下降，從而爭用減輕電路系統幫助組合電路系統執行輸出節點上的所需電壓切換。此系統提供用於執行組合操作之特定效能及功率消耗的有效機構，及可使用此系統執行第一電壓域與第二電壓域之間相對較大的位準偏移。

Description

組合電路及操作此種組合電路的方法
本發明係關於一種使用複數個輸入訊號執行組合操作以便產生輸出訊號的組合電路，且特定言之，係關於在位準偏移功能亦需要應用於輸出訊號的情況下使用之此種電路。
當需要將訊號從一個電壓域傳遞至不同電壓域時，使用位準偏移器電路。在現代資料處理系統中，資料處理系統的某些部分在對於資料處理系統的一或更多個其他部分的不同電壓域中操作正變得愈來愈普遍。舉例而言，積體電路內部的趨勢為日益普遍地使用諸如SRAM記憶體之嵌入式記憶體。隨著製程幾何之大小的減小，記憶體內部的個別記憶體單元穩定性變低。為減少積體電路之功率消耗，需要減小積體電路內部的組件之操作電壓。然而，儘管可對於積體電路內部的眾多組件(包括與記憶體裝置關聯的存取邏輯電路系統)實行此電壓降低，但是情況常常為需要較高電壓驅動記憶體裝置內部的記憶體單元之陣列以便增強彼等單元之穩 定性。因此，嵌入式SRAM位元單元可使用較高電壓電源以保證狀態保持，但是系統之其餘部分(包括用以存取記憶體裝置內部的彼等位元單元之存取邏輯電路系統經)可使用較低電壓電源以減少功率消耗。為了維持效能及減少切換功率，提供位準偏移器以在該等域之間傳遞訊號。
情況常常為組合電路將存在於積體電路之以下區域中：在該等區域中將在不同電壓域之間傳遞訊號。組合電路可採取各種形式，例如加法器、減法器、多工器、多工解訊器、編碼器、解碼器等等。此類電路產生輸出訊號，該輸出訊號為所呈現之輸入訊號之純函數。考慮到在較低電壓域中操作的記憶體裝置之存取邏輯電路系統與在較高電壓域中操作的記憶體裝置之實際位元單元之間電壓域轉換之前文實例，此種組合電路之實例為字線驅動器電路，該電路用於產生與記憶體陣列內部的位元單元行關聯的字線訊號。此種字線驅動器電路操作為解碼器以基於複數個輸入訊號決定是否確定(assert)字線訊號。在第1圖中圖示已知字線驅動器電路之實例。
如自第1圖可見，字線驅動器電路基本上由NAND閘組成，該NAND閘由平行的複數個PMOS電晶體4、5、6及NMOS電晶體1、2、3之堆疊形成，NAND閘之輸出隨後傳遞穿過由PMOS電晶體8串聯NMOS電晶體7形成之反向器。在第1圖之實例中，假定NAND閘及反向器兩者皆在較高電壓域中操作，接收與彼較高電壓域關聯的電源電壓VDDC。然而，假定藉由在低電壓域中之組件產生輸入訊號A 與B及通常亦產生時脈訊號CK。
如熟習此項技術者將理解，形成記憶體裝置之存取邏輯電路系統一部分的預解碼電路系統通常將接收位址及執行眾多預解碼操作，以便產生提供給每個字線驅動器電路的兩個資料位元，該等資料位元在第1圖中經指示為訊號A與B。若該等位元兩者經確定處於邏輯1值，則在時脈訊號之特定相位期間，排列字線驅動器電路以確定字線訊號。在第1圖之實例中，時脈訊號之預定相位係邏輯1相位。因此，若訊號A與B兩者經確定在較低電壓域中的邏輯1位準，則將接通NMOS電晶體2、3，且當時脈訊號亦為高時，接通NMOS電晶體1，此將引發NAND閘之輸出以轉換至邏輯0位準，因為所有PMOS電晶體4、5、6將在此階段關閉。反向器之操作隨後將引發在字線上確定邏輯1值，此邏輯1值處於高電壓VDDC。
因此，可看出第1圖之電路系統可執行位準偏移，但是亦解碼輸入訊號以便產生所需字線訊號。然而，應注意，由於在低電壓域中產生訊號A與B(及視情況亦產生時脈訊號CK)，則在上文所論述之情境期間，NMOS電晶體將不完全接通，且NAND閘內部的PMOS電晶體亦將不完全關閉。因此，當較低電壓域與較高電壓域之間的電壓差增大時，此將增加NAND閘之操作之潛時，且因此影響效能。當電壓差更進一步增大時，此可導致字線驅動器電路系統之故障，且因此第1圖之電路系統僅可在較低電壓域與較高電壓域之間的電壓差相對較小的情況下使用。
第1圖中亦圖示PMOS控制標頭電晶體9，該電晶體可用於減少在未使用字線驅動器電路系統期間經由反向器的漏泄。詳言之，在此實例中，假定當連接至字線的SRAM記憶體之部分係活動的時，晶片賦能(chip enable；CEN)訊號經確定處於邏輯0位準，因此接通電晶體9及將反向器連接至VDDC電源。反之，當晶片賦能訊號經否定處於邏輯1值時，此關閉PMOS電晶體9，從而避免正經由反向器汲取之漏電流。
儘管第1圖之字線驅動器電路系統在較低電壓域與較高電壓域之間的電壓差相對較小時提供適宜解決方案，但是現代資料處理系統中的電壓差正變得愈來愈大。舉例而言，當考慮電源容限變化及IR降落時，較低電壓域與較高電壓域之間的電壓差異可大到400mV。在兩個電壓域之間如此大差異的情況下，不能使用第1圖之字線驅動器電路系統。
共同擁有同在申請中之專利申請案US 2008/0157848 A1描述在電壓域之間使用的位準偏移電路，即使當較低電壓域與較高電壓域之間存在相對較大電壓差時仍能夠有效率地操作該位準偏移電路，該申請案之全部內容以引用之方式併入本文。因此，可將提供給彼位準偏移電路的輸入訊號上移至明顯較高電壓域。因此，一種可能途徑可為完全在較低電壓域中操作字線驅動器電路系統，及隨後使用如以上專利申請案所描述之此種位準偏移電路以增強輸出訊號至較高電壓域。然而，由於存在兩個分離電路，此途徑將具有明顯效能影響及亦將具有相對較大功率消耗。
因此，將希望提供用於執行諸如上文所描述之解碼操作之組合操作的改良電路，但是亦允許適應較大電壓位準偏移範圍。
從第一態樣看，本發明提供一種整合位準偏移組合電路，該電路用於接收在第一電壓域中之複數個輸入訊號及執行組合操作以產生在第二電壓域中之輸出訊號，該第一電壓域在第一電壓電源提供第一電壓位準及共用電壓位準的情況下操作及該第二電壓域在第二電壓電源提供第二電壓位準及該共用電壓位準的情況下操作，該整合位準偏移組合電路包含：組合電路系統，該組合電路系統經配置以接收該複數個輸入訊號及執行組合操作，該組合電路系統包含在該第一電壓域中操作的第一組合電路部分及在該第二電壓域中操作的第二組合電路部分，第二組合電路部分具有其電壓位準識別輸出訊號值的輸出節點；包括反饋電路系統的該第二組合電路部分，該第二組合電路部分經配置以將位準偏移功能應用於藉由該第一組合電路部分所產生之中間訊號；及在該第二電壓域中操作的爭用減輕電路系統，且該爭用減輕電路系統經配置以當組合電路系統基於接收的輸入訊號執行組合操作引發組合電路系統在該第二電壓位準與該共用電壓位準之間轉換該輸出節點上的電壓時，減小跨越反饋電路系統內部之至少一個組件的電壓下降，從而幫助該組合電路系統轉換該輸出節點上的電壓。
根據本發明，分割組合電路系統以使得在第一電壓 域中提供第一組合電路部分及在第二電壓域中提供第二組合電路部分，第二組合電路部分包括反饋電路系統，該反饋電路系統經配置以應用位準偏移功能。進一步地，提供在第二電壓域中操作之爭用減輕電路系統，及在組合電路系統設法切換輸出節點上的電壓的情況下，爭用減輕電路系統減小了跨越反饋電路系統內部之至少一個組件的電壓下降，從而幫助組合電路系統執行輸出節點上的電壓之切換。
根據此方法，在組合電路內部整合了位準偏移功能及位準偏移功能可提供具有低功率消耗的大範圍位準偏移功能。詳言之，該解決方案提供了與提供傳統組合電路繼之以分離位準偏移電路的原本情況相比明顯改良的效能。另外，本發明之整合位準偏移組合電路在與已知先前技術(諸如第1圖之電路系統，其中各種電晶體並未完全關閉，且因此導致功率消耗的增加)比較時具有明顯較低靜態電路功率消耗。
在一實施例中，爭用減輕電路系統包括第二組合電路部分中的一部分。此情況提供了特定效能的有效解決方案，因為第二組合電路部分中的彼部分由此貢獻了組合操作之效能及爭用減輕電路系統之爭用減輕功能兩者。
在一實施例中，第二電壓位準與共用電壓位準之間的差比第一電壓位準與共用電壓位準之間的差更大。當從較低電壓域轉換至較高電壓域時，應用所描述之實施例之技術特別有益。
可排列組合電路系統以執行各種不同組合操作。然而，在一實施例中，組合電路系統執行解碼操作。在一特定 實例中，將整合位準偏移組合電路用作字線驅動器電路，以使得輸出訊號形成用於記憶體陣列內部的記憶體單元行之字線驅動器訊號。
複數個輸入訊號可採取各種形式。然而，在一實施例中，複數個輸入訊號包括時脈訊號，該時脈訊號用於評定該等複數個輸入訊號中的剩餘輸入訊號，以使得組合電路系統組合操作之執行在時脈訊號處於預定相位中時僅使得輸出訊號能夠被設置為經確定值。
在一特定實施例中，藉由處於第二電壓位準的輸出節點指示經確定值，且當時脈訊號處於邏輯1位準時發生時脈訊號之預定相位。
可配置爭用減輕電路系統以在各種方式下操作。然而，在一實施例中，第二組合電路部分包括輸出形成輸出節點的反向器電路，且爭用減輕電路系統包含位於反向器電路與該第二電壓位準及該共用電壓位準中之一者之間的電晶體電路系統，該電晶體電路系統在閘終端處接收由第一組合電路部分所產生在第一電壓域中之訊號。在一特定實施例中，上文所論及之電晶體電路系統包含位於反向器電路與第二電壓位準之間的PMOS電晶體電路系統。
在使用爭用減輕電路系統之此種排列的情況下，爭用減輕電路系統可幫助輸出節點從第二電壓位準轉換至共用電壓位準。詳言之，當組合電路系統基於接收的輸入訊號執行組合操作引發組合電路系統將該輸出節點上的電壓從該第二電壓位準轉換至該共用電壓位準時，由來自該第一電壓域 之邏輯1訊號驅動爭用減輕電路系統之該PMOS電晶體電路系統，此舉引發PMOS電晶體電路系統呈現電阻路徑，該電阻路徑減小跨越反向器電路內部之上拉組件的電壓。反向器電路內部之此上拉元件亦形成此前所論及之反饋電路系統的一部分。
此種配置亦具有額外益處，即不再需要提供諸如第1圖之電路系統中所需之控制標頭來減少非活動操作模式中的漏電流，因為爭用減輕電路系統將在此類情況下固有地提供彼漏電流減少功能。
存在可產生來自第一電壓域之邏輯1訊號用於提供給上文所描述之爭用減輕電路系統之PMOS電晶體電路系統的眾多方式。在一實施例中，第一組合電路部分包括NAND閘電路，該NAND閘電路經配置以自該第一電壓域產生該邏輯1訊號，該NAND閘電路另外經配置以提供該邏輯1訊號至反向器電路內部之下拉組件。
如此前所論及的，在一實施例中，第二組合電路部分的一部分包括在爭用減輕電路系統內部。在一特定實施例中，第二組合電路部分之此部分包含平行排列的複數個PMOS電晶體電路，每個PMOS電晶體電路自第一電壓域接收輸入訊號中之一關聯訊號。
在需要將輸出節點上的電壓從共用電壓位準轉換至第二電壓位準的情況下，爭用減輕電路系統之此種排列可幫助組合電路系統。詳言之，當組合電路系統基於接收的輸入訊號執行組合操作引發組合電路系統將該輸出節點上的電壓 從該共用電壓位準轉換至該第二電壓位準時，由來自該第一電壓域之邏輯1訊號驅動爭用減輕電路系統之該等複數個PMOS電晶體電路，此舉引發複數個PMOS電晶體電路呈現電阻路徑，該電阻路徑減小跨越反饋電路系統內部之上拉組件的電壓。此情況提供特定有效解決方案，因為不僅藉由爭用減輕電路系統幫助輸出之轉換，而且爭用減輕電路系統執行組合操作之所需部分。
第一組合電路部分可採取各種形式。在一實施例中，第一組合電路部分包含NMOS電晶體電路之堆疊，堆疊中的每個NMOS電晶體經配置以接收該等輸入訊號中之一關聯訊號。
從第二態樣看，本發明提供一種操作整合位準偏移組合電路之方法，該電路經配置以接收在第一電壓域中之複數個輸入訊號及以執行組合操作，以產生在第二電壓域中之輸出訊號，該第一電壓域在第一電壓電源提供第一電壓位準及共用電壓位準的情況下操作及該第二電壓域在第二電壓電源提供第二電壓位準及該共用電壓位準的情況下操作，該方法包含以下步驟：使用組合電路系統以接收該等複數個輸入訊號及執行組合操作，該組合電路系統包含在該第一電壓域中操作的第一組合電路部分及在該第二電壓域中操作的第二組合電路部分，該第二組合電路部分具有其電壓位準識別輸出訊號值的輸出節點；使用該第二組合電路部分內部的反饋電路系統，以將位準偏移功能應用於藉由該第一組合電路部分所產生之中間訊號；及當組合電路系統基於接收的輸入訊 號執行組合操作引發組合電路系統在該第二電壓位準與該共用電壓位準之間轉換該輸出節點上的電壓時，使用在該第二電壓域中操作的爭用減輕電路系統以減小跨越反饋電路系統內部之至少一個組件的電壓下降，從而幫助該組合電路系統轉換該輸出節點上的電壓。
從第三態樣看，本發明提供一種整合位準偏移組合電路，該電路用於接收在第一電壓域中之複數個輸入訊號及執行組合操作以產生在第二電壓域中之輸出訊號，該第一電壓域在第一電壓電源提供第一電壓位準及共用電壓位準的情況下操作及該第二電壓域在第二電壓電源提供第二電壓位準及該共用電壓位準的情況下操作，該整合位準偏移組合電路包含：組合手段，用於接收該等複數個輸入訊號及用於執行組合操作，該組合手段包含在該第一電壓域中操作的第一組合電路部分手段及在該第二電壓域中操作的第二組合電路部分手段，該第二組合電路部分手段具有其電壓位準識別輸出訊號值的輸出節點；包括反饋手段的該第二組合電路部分手段，該反饋手段用於將位準偏移功能應用於藉由該第一組合電路部分手段所產生之中間訊號；及爭用減輕手段，用於在該第二電壓域中操作及用於當該組合手段基於接收的輸入訊號執行組合操作引發組合手段在該第二電壓位準與該共用電壓位準之間轉換該輸出節點上的電壓時減小跨越反饋手段內部之至少一個組件的電壓下降，從而幫助該組合手段轉換該輸出節點上的電壓。
從第四態樣看，本發明提供一種儲存記憶體編譯器 電腦程式的電腦程式儲存媒體(例如，非暫時儲存媒體)，該電腦程式儲存媒體用於控制電腦自與記憶體編譯器電腦程式關聯的記憶體架構產生記憶體裝置之執行個體，該記憶體架構指定電路元件及資料之定義，該定義界定用於組合彼等電路元件之規則，以使得所產生之該執行個體指定記憶體裝置合併根據本發明之第一態樣的一或更多個整合位準偏移組合電路。
1‧‧‧NMOS電晶體
2‧‧‧NMOS電晶體
3‧‧‧NMOS電晶體
4‧‧‧PMOS電晶體
5‧‧‧PMOS電晶體
6‧‧‧PMOS電晶體
7‧‧‧NMOS電晶體
8‧‧‧PMOS電晶體
9‧‧‧PMOS控制標頭電晶體
10‧‧‧記憶體裝置
20‧‧‧存取邏輯電路系統
30‧‧‧位元單元/位元單元之陣列
40‧‧‧位準上移功能/位準上移電路系統
50‧‧‧位準下移功能/位準下移電路系統
55‧‧‧路徑
60‧‧‧路徑
65‧‧‧箭頭
70‧‧‧路徑
75‧‧‧路徑
110‧‧‧NMOS電晶體
120‧‧‧NMOS電晶體
130‧‧‧NMOS電晶體
140‧‧‧PMOS電晶體
150‧‧‧PMOS電晶體
160‧‧‧PMOS電晶體
170‧‧‧NAND閘
180‧‧‧PMOS電晶體
185‧‧‧節點
187‧‧‧節點
190‧‧‧NMOS電晶體
200‧‧‧PMOS電晶體
210‧‧‧PMOS電晶體
220‧‧‧節點
300‧‧‧記憶體編譯器
310‧‧‧記憶體架構
400‧‧‧通用電腦
402‧‧‧中央處理單元
404‧‧‧隨機存取記憶體
406‧‧‧唯讀記憶體
408‧‧‧網路介面卡
410‧‧‧硬碟
412‧‧‧顯示驅動器
414‧‧‧監視器
416‧‧‧使用者輸入/輸出電路
418‧‧‧鍵盤
420‧‧‧滑鼠
422‧‧‧共用匯流排
參考隨附圖式中所圖示之實施例，將僅以舉例方式進一步描述本發明，在該等圖式中：第1圖係圖示已知字線驅動器電路之示意圖；第2圖圖示記憶體裝置之排列，其中可使用所描述之實施例之技術執行位準上移功能；第3圖圖示根據一實施例之整合位準偏移組合電路；第4A圖及第4B圖圖示根據一實施例之第3圖之電路之操作；第5圖係示意地圖示記憶體編譯器之操作以產生包括所描述之實施例之一或更多個整合位準偏移組合電路的記憶體執行個體之示意圖；以及第6圖係可執行記憶體編譯器操作以產生符合上文所描述之實施例之記憶體執行個體的電腦系統之示意圖。
儘管可在需要於兩個電壓域之間的邊界處執行組合 操作的各種情況下使用本發明之整合位準偏移組合電路，但是出於以下論述之目的，將考慮記憶體裝置內部的存取邏輯電路系統與位元單元之關聯陣列之間的邊界之實例。
第2圖係示意地圖示記憶體裝置10之方塊圖，其中在第一電壓電源提供第一電壓位準VDDP及接地電壓位準(未圖示)的情況下操作的第一電壓域中提供記憶體裝置之存取邏輯電路系統20，但是在第二電壓電源提供第二電壓位準VDDC及接地電壓位準的情況下操作的第二電壓域中提供位元單元之陣列30。第二電壓位準VDDC比第一電壓位準VDDP更高。此情況使得存取邏輯電路系統20能夠在減少的功率消耗下操作，但是在足以保證狀態保持的電壓位準處操作位元單元之陣列30。
存取邏輯電路系統20將在路徑55上接收眾多控制訊號，該等控制訊號識別寫入異動、讀取異動、彼等異動之位址等等。存取邏輯電路系統20亦將在路徑60上接收針對在位元單元之陣列30內部待執行之寫入異動的寫入資料，及將在路徑75上輸出由位元單元之陣列30內部所執行之讀取異動產生的讀取資料。如熟習此項技術者將理解，存取邏輯電路系統20將包括眾多組件，諸如：位址鎖存器；各級之字線解碼電路系統，用於解碼位址以便產生適宜字線賦能訊號以啟動位元單元之陣列30內部的位址行；寫入資料路徑邏輯電路，用於在寫入操作期間控制位元單元之陣列內部之位元線上的電壓；及各種讀取資料路徑邏輯電路，用於回應於讀取操作處理自位元單元之陣列讀出之資料。因此，針對寫入 操作，將產生眾多訊號用於發至位元單元之陣列30(該等訊號在第1圖中由箭頭65示意地圖示)。該等訊號將需要經歷位準上移功能40以便將彼等訊號之電壓從較低電壓域轉換至較高電壓域。類似地，在讀取操作期間在路徑70上自位元單元30讀取的任何資料將需要經歷位準下移功能50，以便將電壓位準從較高電壓域轉換至較低電壓域，隨後接著藉由存取邏輯電路系統20處理彼等訊號。
位準上移電路系統40大體上比位準下移電路系統50實施起來有更多問題(事實上在許多情況中可不需要具體的位準下移電路系統)，因為當執行位準上移時，存在建立各種可導致明顯功率消耗之直流電路徑的可能性，且此情況可潛在產生短路電流路徑。
下文所描述之實施例之整合位準偏移組合電路特別適合於與執行組合操作結合執行位準上移功能。儘管組合操作可採取各種形式，但是將考慮藉由字線驅動器電路執行之解碼操作之具體實例。
第3圖圖示一實施例之整合位準偏移組合電路，該整合位準偏移組合電路可用於向字線驅動器電路提供根據一實施例之整合位準偏移功能。第3圖之電路包括用於執行解碼操作之組合電路系統，此組合電路系統包括：在第一電壓域內部提供之第一組合電路部分，在第3圖中稱為VDDP較低電壓域；及在第二電壓域內部提供之第二組合電路部分，在第3圖中稱為VDDC較高電壓域。
第一組合電路部分由以下形成：NMOS電晶體110、 120、130之堆疊及用於產生在較高電壓域中使用之控制訊號的小型NAND閘170。第二組合電路部分包括平行排列的複數個PMOS電晶體140、150、160，及由PMOS電晶體200及NMOS電晶體190形成的反向器電路系統。第二組合電路部分亦包括由交叉耦合PMOS電晶體180、200形成的反饋電路系統，該等電晶體用來執行位準偏移功能。
在VDDC域內部平行提供之PMOS電晶體140、150、160之序列與在VDDP域中提供之NMOS電晶體堆疊110、120、130協作以執行NAND操作。然而，如第3圖所示，藉由PMOS電晶體180將平行PMOS電晶體與NMOS電晶體堆疊分離。
如此前所論及的，PMOS電晶體200與NMOS電晶體190之結合提供反向器機構，但是應將注意，在分離路徑上將對PMOS電晶體200之輸入提供至對NMOS電晶體190所提供之輸入。儘管如此，如稍後參看第4A圖及第4B圖將論述的，當對NAND閘170之輸入正引發NAND閘輸出邏輯1值時，電路將操作以將節點185向邏輯1位準轉換；及類似地當對NAND閘170之輸入正引發NAND閘輸出邏輯0值時，由NMOS堆疊110、120、130形成的電路系統將操作以將節點185向邏輯0位準轉換，且因此應將瞭解，PMOS電晶體200及NMOS電晶體190仍有效提供反向功能。
儘管PMOS電晶體140、150、160之平行排列提供解碼功能的一部分，但是該等電晶體亦與PMOS電晶體210結合形成爭用減輕電路系統，如稍後參看第4A圖及第4B圖 將更詳細地論述。爭用減輕電路系統操作以便在輸出節點220上的電壓需要反轉(從邏輯1位準反轉至邏輯0位準或者從邏輯0位準反轉至邏輯1位準)的情況下減少跨越形成反饋電路系統的PMOS電晶體180、200中之一相關者的電壓下降。
第4A圖圖示起初輸出節點220處於邏輯1位準，指示字線經確定，但由於輸入訊號之變化，現需要轉換至邏輯0位準之實例情況。在此特定實例中，假定時脈訊號進入邏輯0相位，則需要終止經確定的字線脈衝。第4A圖中圓圈內提供之數字說明由於時脈訊號被設置為邏輯0位準所發生的事件之大體次序。在第4A圖中，使用問號表示「隨意」狀態。
如圖所示，當時脈訊號進入邏輯0位準時，此將關閉NMOS電晶體110，且因此無關於訊號A與B之值，將節點185與接地電位解耦。同時，對NAND閘170之邏輯0時脈輸入將引發自NAND閘170輸出邏輯1值，將此邏輯1值提供為對NMOS電晶體190及對PMOS電晶體210之輸入。此外，邏輯0時脈訊號將接通PMOS電晶體160，且因此無關於訊號A與B之值，將節點187連接至VDDC電源。
由於來自NAND閘170的邏輯1輸出處於較低電壓域中，該邏輯1將不完全關閉PMOS電晶體210，且因此電晶體210將提供降低跨越PMOS電晶體200之有效電壓的電阻路徑，及從而削弱彼PMOS電晶體200之操作。因此，當藉由自NAND閘170輸出的邏輯1值接通NMOS電晶體190(由於邏輯1值處於較低電壓域中，該電晶體將不完全接通)時， 將開始自邏輯1位準向邏輯0位準放電節點220上的電壓。儘管起初PMOS電晶體200將接收邏輯0輸入，且因此將接通PMOS電晶體200及從而將試圖將節點220處的電壓向上拉回邏輯1位準，但是由PMOS電晶體210提供之電阻負載之存在將削弱此操作，及此舉將使得NMOS電晶體190能夠克服PMOS電晶體200之動作及將節點220處的電壓向下拉向邏輯0位準。
在節點220向邏輯0位準轉換時，此將開始接通PMOS電晶體180，隨後該電晶體將節點185向上拉向高電壓域內的邏輯1位準。在節點220到達邏輯0位準時，此將導致PMOS電晶體180完全接通，且因此將引發節點185到達VDDC域中的邏輯1位準，將此邏輯1位準提供至PMOS電晶體200之閘以使得完全關閉彼電晶體。此時，終止由PMOS電晶體210之電阻所消耗的功率。因此，此種機構提供快速且有效的機構，用於執行從高電壓域邏輯1位準至邏輯0位準的字線電壓轉換。
第4B圖圖示相反的情境，即字線輸出節點220原本處於邏輯0位準，但輸入訊號的變化需要該字線輸出節點轉換至VDDC邏輯1位準。詳言之，此時，輸入訊號A與B兩者處於邏輯1值，及時脈訊號處於高相位中。結果是，堆疊內部之所有NMOS電晶體110、120、130被接通及開始向邏輯0位準放電節點185。NAND閘170輸出邏輯0值，從而關閉NMOS電晶體190。亦將由NAND閘輸出之邏輯0值提供至PMOS電晶體210，從而完全接通彼PMOS電晶體，由此 引發PMOS電晶體200在VDDC電源與輸出節點220之間連接。當NMOS堆疊開始向接地放電節點185時，必須抵抗PMOS電晶體180之動作，該PMOS電晶體起初藉助於節點220上的邏輯0值接通。然而，爭用減輕電路系統(此次由PMOS電晶體140、150、160形成)再次於此方面提供幫助，因為所有彼等PMOS電晶體並未完全關閉，原因為輸入時的邏輯1值在較低電壓域中產生。因此，該電路系統提供降低節點187處的電壓之高電阻路徑，且因此降低跨越PMOS電晶體180的電壓下降，從而削弱PMOS電晶體180之動作。
此舉使得NMOS堆疊110、120、130能夠克服PMOS電晶體180之動作，及將節點185上的電壓拉向接地電位。當此發生時，PMOS電晶體200開始接通且因此將節點220拉向VDDC邏輯1位準。此操作接著開始關閉PMOS電晶體180。如此最終導致PMOS電晶體200完全接通及PMOS電晶體180完全關閉，此時輸出節點220已轉換至所需VDDC邏輯1位準，及終止經由電晶體140、150、160汲取的電流。
從第4A圖及第4B圖之以上描述應將瞭解，該電路系統避免在切換操作期間建立任何高直流路徑，從而減少功率消耗。爭用減輕電路系統之使用幫助在需要切換輸出節點處的電壓時削弱反饋電路系統內部之相關PMOS電晶體180、200之上拉功能，從而加速切換操作及再次減少功率消耗。該電路能夠處理VDDP電壓域與VDDC電壓域之間相對較大的電壓差。
進一步地，若需要，可添加較高強度NMOS堆疊 110、120、130以便進一步推動差動操作。根據第3圖之設計在不影響字線下降時間的情況下可能實現此舉，因為對字線驅動器之PMOS電晶體200及NMOS電晶體190的輸入為分離的。
另外，該電路系統不需要提供分離控制標頭，諸如在第1圖之先前技術排列中所需的控制標頭電晶體9。此係因為形成爭用減輕電路系統一部分的PMOS電晶體210在未使用字線驅動器電路系統的任何時段期間自動提供此功能，尤其是在此類情況下用來減少漏電流的PMOS電晶體210。因此，該電路系統在靜態功能模式及常規功能模式兩者中提供漏泄節省。已發現，該電路系統提供極低延遲損失，甚至在兩個域之間的電壓差增加時亦如此。
第5圖示意地圖示如何參考記憶體架構310可自記憶體編譯器300產生包括根據上文所描述之實施例的一或更多個整合位準偏移組合電路的記憶體執行個體。記憶體架構310指定電路元件及資料之定義，該定義界定用於組合彼等電路元件之規則，以便產生記憶體執行個體。經由圖形使用者介面(graphical user interface；GUI)將對於記憶體執行個體的特定需要輸入至記憶體編譯器300中作為輸入參數。如熟習此項技術者將瞭解，此類輸入參數可指定所欲記憶體執行個體之各種態樣，例如界定記憶體陣列之大小、記憶體陣列之多工排列、各種可選特徵之選擇(諸如功率閘控特徵、待支持之內建式自檢(built-in-self-test；BIST)模式等等)。
記憶體編譯器300隨後基於輸入參數及記憶體架構 310產生所需記憶體執行個體。根據一實施例，記憶體編譯器包括記憶體裝置內部介於存取邏輯電路系統與位元單元之陣列之間的一或更多個整合位準偏移組合電路，每個整合位準偏移組合電路具有參看先前圖式所描述之形式。
第6圖示意地圖示通用電腦400，該通用電腦係可用於實施上文所描述之記憶體編譯操作以便產生記憶體執行個體的類型。通用電腦400包括中央處理單元402、隨機存取記憶體404、唯讀記憶體406、網路介面卡408、硬碟410、顯示驅動器412與監視器414及具有鍵盤418及滑鼠420的使用者輸入/輸出電路416，以上各者全部經由共用匯流排422連接。在操作中，中央處理單元402將執行電腦程式指令，可在隨機存取記憶體404、唯讀記憶體406及硬碟410之一或更多者中儲存該等指令或可經由網路介面卡408動態下載該等指令。可經由顯示驅動器412及監視器414向使用者顯示所執行處理之結果。可經由使用者輸入輸出電路416自鍵盤418或滑鼠420接收用於控制通用電腦400之操作的使用者輸入(且因此(例如)可經由此機構輸入用於決定所需記憶體執行個體之某些特性的輸入參數)。應將瞭解，可以各種不同電腦語言書寫電腦程式。可在記錄媒體上儲存及分佈電腦程式或將電腦程式動態下載至通用電腦400。當在適宜電腦程式之控制下操作時，通用電腦400可執行上文所描述之記憶體編譯器操作及可認為該通用電腦形成用於執行上文所描述之記憶體編譯器操作的設備。通用電腦400之架構可存在相當多變化且第6圖僅為一實例。
儘管本文已描述特定實施例，但將瞭解，本發明並不受限於此且可在本發明之範疇內對該等實施例實施許多修改及添加。舉例而言，可在不脫離本發明之範疇的情況下由獨立請求項之特徵產生以下附屬請求項之特徵之各種組合。
110‧‧‧NMOS電晶體
120‧‧‧NMOS電晶體
130‧‧‧NMOS電晶體
140‧‧‧PMOS電晶體
150‧‧‧PMOS電晶體
160‧‧‧PMOS電晶體
170‧‧‧NAND閘
180‧‧‧PMOS電晶體
185‧‧‧節點
187‧‧‧節點
190‧‧‧NMOS電晶體
200‧‧‧PMOS電晶體
210‧‧‧PMOS電晶體
220‧‧‧節點

Claims (17)

  1. 一種整合位準偏移組合電路，該電路用於接收在一第一電壓域中之複數個輸入訊號及執行一組合操作以產生在一第二電壓域中之一輸出訊號，該第一電壓域在一第一電壓電源提供一第一電壓位準及一共用電壓位準的情況下操作及該第二電壓域在一第二電壓電源提供一第二電壓位準及該共用電壓位準的情況下操作，該整合位準偏移組合電路包含：組合電路系統，該組合電路系統經配置以接收該等複數個輸入訊號及執行該組合操作，該組合電路系統包含在該第一電壓域操作的一第一組合電路部分及在該第二電壓域操作的一第二組合電路部分，該第二組合電路部分具有其電壓位準識別該輸出訊號之一值的一輸出節點；包括反饋電路系統的該第二組合電路部分，該反饋電路系統經配置以將一位準偏移功能應用於藉由該第一組合電路部分所產生之一中間訊號；以及在該第二電壓域中操作的爭用減輕電路系統，且該爭用減輕電路系統經配置以當該組合電路系統基於該等接收的輸入訊號執行該組合操作引發該組合電路系統在該第二電壓位準與該共用電壓位準之間轉換該輸出節點上的電壓時，減小跨越該反饋電路系統內部之至少一個組件的一電壓下降，從而幫助該組合電路系統轉換該輸出節點上的該電壓。
  2. 如請求項1所述之整合位準偏移組合電路，其中該爭用減輕電路系統包括該第二組合電路部分的一部分。
  3. 如請求項1所述之整合位準偏移組合電路，其中該第二電壓位準與該共用電壓位準之間的一差比該第一電壓位準與該共用電壓位準之間的一差更大。
  4. 如請求項1所述之整合位準偏移組合電路，其中該組合電路系統執行一解碼操作。
  5. 如請求項4所述之整合位準偏移組合電路，其中該輸出訊號形成針對一記憶體陣列內部的記憶體單元之一行的一字線驅動器訊號。
  6. 如請求項1所述之整合位準偏移組合電路，其中該等複數個輸入訊號包括一時脈訊號，該時脈訊號用於評定該等複數個輸入訊號中的剩餘輸入訊號，以使得該組合電路系統執行該組合操作在該時脈訊號處於一預定相位中時僅使得該輸出訊號能夠被設置為一經確定值。
  7. 如請求項6所述之整合位準偏移組合電路，其中藉由處於該第二電壓位準的該輸出節點指示該經確定值，且當該時脈訊號處於一邏輯1位準時發生該時脈訊號之預定相位。
  8. 如請求項1所述之整合位準偏移組合電路，其中該第二組合電路部分包括其輸出形成該輸出節點的一反向器電路， 且該爭用減輕電路系統包含位於該反向器電路與該第二電壓位準及該共用電壓位準中之一者之間的電晶體電路系統，該電晶體電路系統在一閘終端處接收由該第一組合電路部分在該第一電壓域中所產生之一訊號。
  9. 如請求項8所述之整合位準偏移組合電路，其中該電晶體電路系統包含位於該反向器電路與該第二電壓位準之間的PMOS電晶體電路系統。
  10. 如請求項9所述之整合位準偏移組合電路，其中，當該組合電路系統基於該等接收的輸入訊號執行該組合操作引發該組合電路系統將該輸出節點上的該電壓從該第二電壓位準轉換至該共用電壓位準時，由一邏輯1訊號自該第一電壓域驅動該爭用減輕電路系統之該PMOS電晶體電路系統，此舉引發該PMOS電晶體電路系統呈現一電阻路徑，該電阻路徑減小跨越該反向器電路內部之一上拉組件的該電壓。
  11. 如請求項10所述之整合位準偏移組合電路，其中該第一組合電路部分包括一NAND閘電路，該NAND閘電路經配置以自該第一電壓域產生該邏輯1訊號，該NAND閘電路另外經配置以提供該邏輯1訊號至該反向器電路內部之一下拉組件。
  12. 如請求項2所述之整合位準偏移組合電路，其中在該爭用減輕電路系統內部所包括的該第二組合電路部分的該部分包含平行排列的複數個PMOS電晶體電路，每個PMOS電晶體電路自該第一電壓域接收該等輸入訊號中之一關聯輸入訊號。
  13. 如請求項12所述之整合位準偏移組合電路，其中，當該組合電路系統基於該等接收的輸入訊號執行該組合操作引發該組合電路系統將該輸出節點上的該電壓從該共用電壓位準轉換至該第二電壓位準時，由邏輯1訊號自該第一電壓域驅動該爭用減輕電路系統之該等複數個PMOS電晶體電路，此舉引發該等複數個PMOS電晶體電路呈現一電阻路徑，該電阻路徑減小跨越該反饋電路系統內部之一上拉組件的該電壓。
  14. 如請求項1所述之整合位準偏移組合電路，其中該第一組合電路部分包含NMOS電晶體電路之一堆疊，該堆疊中之每個NMOS電晶體經配置以接收該等輸入訊號中之一關聯輸入訊號。
  15. 一種操作一整合位準偏移組合電路之方法，該電路經配置以接收在一第一電壓域中之複數個輸入訊號及執行一組合操作以產生在一第二電壓域中之一輸出訊號，該第一電壓域在一第一電壓電源提供一第一電壓位準及一共用電壓位準的 情況下操作及該第二電壓域在一第二電壓電源提供一第二電壓位準及該共用電壓位準的情況下操作，該方法包含以下步驟：使用組合電路系統以接收該等複數個輸入訊號及執行該組合操作，該組合電路系統包含在該第一電壓域中操作的一第一組合電路部分及在該第二電壓域中操作的一第二組合電路部分，該第二組合電路部分具有其電壓位準識別該輸出訊號之一值的一輸出節點；使用該第二組合電路部分內部的反饋電路系統，以將一位準偏移功能應用於藉由該第一組合電路部分所產生之一中間訊號；以及當該組合電路系統基於該等接收的輸入訊號執行該組合操作引發該組合電路系統在該第二電壓位準與該共用電壓位準之間轉換該輸出節點上的該電壓時，使用在該第二電壓域中操作的爭用減輕電路系統以減小跨越該反饋電路系統內部之至少一個組件的一電壓下降，從而幫助該組合電路系統轉換該輸出節點上的該電壓。
  16. 一種整合位準偏移組合電路，該電路用於接收在一第一電壓域中之複數個輸入訊號及執行一組合操作以產生在一第二電壓域中之一輸出訊號，該第一電壓域在一第一電壓電源提供一第一電壓位準及一共用電壓位準的情況下操作及該第二電壓域在一第二電壓電源提供一第二電壓位準及該共用電壓位準的情況下操作，該整合位準偏移組合電路包含： 組合手段，該組合手段用於接收該等複數個輸入訊號及用於執行該組合操作，該組合手段包含在該第一電壓域中操作的一第一組合電路部分手段及在該第二電壓域中操作的一第二組合電路部分手段，該第二組合電路部分手段具有其電壓位準識別該輸出訊號之一值的一輸出節點；包括反饋手段的該第二組合電路部分手段，該反饋手段用於將一位準偏移功能應用於藉由該第一組合電路部分手段所產生之一中間訊號；以及爭用減輕手段，該爭用減輕手段用於在該第二電壓域中操作及用於當該組合手段基於該等接收的輸入訊號執行該組合操作引發該組合手段在該第二電壓位準與該共用電壓位準之間轉換該輸出節點上的該電壓時減小跨越該反饋手段內部之至少一個組件的一電壓下降，從而幫助該組合手段轉換該輸出節點上的該電壓。
  17. 一種儲存一記憶體編譯器電腦程式的電腦程式儲存媒體，該電腦程式儲存媒體用於控制一電腦自與該記憶體編譯器電腦程式關聯的一記憶體架構產生一記憶體裝置之一執行個體，該記憶體架構指定電路元件及資料之一定義，該定義界定用於組合彼等電路元件之規則，以使得所產生之該執行個體指定一記憶體裝置合併如請求項1中所述之一整合位準偏移組合電路。
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