KR102022842B1

KR102022842B1 - 조합회로 및 이 조합회로의 작동방법

Info

Publication number: KR102022842B1
Application number: KR1020140011998A
Authority: KR
Inventors: 구스 융; 스리니바산 스리나스; 알리 보라 파크루딘
Original assignee: 에이알엠 리미티드
Priority date: 2013-03-01
Filing date: 2014-02-03
Publication date: 2019-09-19
Also published as: US20140247081A1; TWI620195B; KR20140109253A; TW201435908A; GB201400925D0; US8963609B2; GB2512187A; GB2512187B

Abstract

적분레벨 쉬프팅 조합회로와, 이 회로의 작동방법은, 제1 전압영역에서 복수의 입력신호를 수신하고, 조합연산을 행하여 제2 전압영역에서 출력신호를 발생하도록 구성된다. 이 회로는, 상기 복수의 입력신호를 수신하고 상기 조합연산을 행하는 조합회로를 구비하되, 이 조합회로는 상기 제1 전압영역에서 작동하는 제1 조합회로부와, 제2 전압영역에서 작동하는 제2 조합회로부를 구비한다. 이 제2 조합회로부는, 상기 출력신호의 값을 식별하는 전압레벨을 갖는 출력노드가 있다. 또한, 상기 제2 조합회로부는 레벨 쉬프팅 기능을 상기 제1 조합회로부에서 발생한 중간신호에 적용하는 피드백회로를 구비한다. 추가로, 상기 제2 전압영역에서 작동하는 경쟁 완화회로는, 상기 수신된 입력신호에 의거한 상기 조합회로의 상기 조합연산의 실행으로 상기 조합회로가 상기 출력노드의 전압을 전환시키는 경우에 상기 피드백회로내 적어도 하나의 부품의 전압강하를 감소시킴으로써, 상기 경쟁 완화회로는 상기 출력노드의 필요한 전압을 전환할 때 상기 조합회로를 지원하는데 사용된다. 이것은, 특히 상기 조합연산을 행하기 위한 성능 및 소비전력의 효율적인 메카니즘을 제공하고, 상기 제1 전압영역과 제2 전압영역 사이에서 상대적으로 큰 레벨 쉬프팅을 행하는데 사용될 수 있다.

Description

조합회로 및 이 조합회로의 작동방법{A COMBINATORIAL CIRCUIT AND METHOD OF OPERATION OF SUCH A COMBINATORIAL CIRCUIT}

본 발명은, 출력신호를 발생하기 위해서 복수의 입력신호를 사용한 조합연산을 행하는 조합회로에 관한 것으로, 특히 상기 출력신호에 레벨 쉬프팅 기능을 적용할 필요가 있는 경우에 사용하기 위한 상기 조합회로에 관한 것이다.

신호를 일 전압영역으로부터 다른 전압영역으로 변화할 필요가 있는 경우에 레벨 쉬프터 회로를 사용한다. 현대의 데이터 처리 시스템에서는, 데이터 처리 시스템의 특정 부분이 데이터 처리 시스템의 하나 이상의 그 밖의 부분에 대해 다른 전압영역에서 작동하도록 점점 더 많이 일반화되고 있다. 예를 들면, 집적회로내에, SRAM 메모리 등의 임베디드 메모리를 점증적으로 널리 사용하고 있는 추세다. 프로세스의 기하학적 구조의 소형화에 따라, 상기 메모리내 개개의 메모리 셀이 보다 적게 안정해지고 있다. 집적회로의 소비전력을 저감시키기 위해서는, 그 집적회로내에 있는 부품의 작동전압을 감소시키는 것이 바람직하다. 그러나, 이것을 상기 집적회로내에 메모리 디바이스와 연관된 액세스 논리회로를 비롯한 많은 부품들에 대해 행할 수 있지만, 메모리 셀들의 안정성을 향상시키기 위해서 메모리 디바이스 내에 메모리 셀들의 어레이를 구동하는데 보다 높은 전압이 필요한 경우도 있다. 따라서, 임베디드 SRAM 비트 셀은, 보다 높은 전압공급을 사용하여 상태 유지를 보장할 수도 있고, 상기 메모리 디바이스 내의 상기 비트 셀들을 액세스하는데 이용된 상기 액세스 논리회로를 구비한 상기 시스템의 나머지는 보다 낮은 전압공급을 사용하여 소비전력을 저감시킬 수도 있다. 성능을 유지하고 전환 전력을 저감시키기 위해서는, 이들 영역간에 신호를 변화시키도록 레벨 쉬프터를 설치한다.

다른 전압영역간에 신호를 변화시키는 집적회로의 분야에 조합회로가 있는 경우도 있다. 조합회로의 형태는, 예를 들면, 가산기, 감산기, 다중화기, 역다중화기, 인코더, 디코더 등으로 다양할 수 있다. 이러한 회로들은, 제시된 입력신호의 순수한 기능인 출력신호를 생성한다. 저전압 영역에서 작동하는 메모리 디바이스의 상기 액세스 논리회로와, 고전압 영역에서 작동하는 메모리 디바이스의 실제의 비트 셀과의 사이에서 전압 영역 천이의 상술한 예시를 고려하면, 이러한 조합회로의 일례로서는, 메모리 어레이내의 일렬의 비트 셀들과 연관된 워드선 신호를 발생하는데 사용된 워드선 구동회로가 있다. 이러한 워드선 구동회로는, 워드선 신호의 어서트 여부를 복수의 입력신호에 의거하여 결정하기 위해 디코더로서 작동한다. 종래의 워드선 구동회로의 일례가 도 1에 도시되어 있다.

도 1로부터 알 수 있듯이, 상기 워드선 구동회로는, 병렬로 된 복수의 PMOS 트랜지스터(4, 5, 6)와 NMOS 트랜지스터(1, 2, 3)의 스택으로 구성된, NAND 게이트로 구성되는 것이 기본이고, 이때의 NAND 게이트의 출력이 PMOS 트랜지스터(8)와 NMOS 트랜지스터(7)가 직렬로 형성된 인버터를 통과한다. 도 1의 상기 예에서 가정한 것은, NAND 게이트와 인버터 양쪽이 상기 고전압 영역에서 작동하여, 그 고전압 영역과 연관된 전원공급전압 VDDC를 수신한다는 것이다. 그러나, 저전압 영역에서의 부품에 의해 입력신호A 및 B와, 대표적으로 클록신호CK도 발생한다고 가정한다.

당업자라면 알 수 있듯이, 일반적으로, 상기 메모리 디바이스의 액세스 논리회로의 일부를 구성하는 프리 디코드(pre-decode) 회로는 어드레스를 수신하고, 각 워드선 구동회로에 제공된 2개의 데이터 비트를 발생하기 위해서 프리 디코드 연산을 여러번 행하되, 이때 이들의 데이터 비트는 상기 신호A와 B로서 도 1에 도시되어 있다. 이들 비트 양쪽이 논리적 1의 값에서 어서트되면, 클록신호의 특정 위상시에 상기 워드선 구동회로는 워드선 신호를 어서트하도록 구성된다. 도 1의 예시에서, 그 클록신호의 소정의 위상은 논리적 1의 위상이다. 이에 따라서, 저전압 영역의 논리적 1의 레벨에서 상기 신호A와 B의 양쪽이 어서트되면, 이 신호들에 의해 NMOS 트랜지스터(2,3)가 도통되고, 또한, 상기 클록신호가 하이(high)일 때, NMOS트랜지스터(1)가 도통됨으로써, 이 단계에서 PMOS 트랜지스터(4,5,6) 모두가 차단되므로, 상기 NAND 게이트의 출력이 논리적 0의 레벨로 천이하게 된다. 그 후, 상기 인버터의 동작에 의해, 고전압VDDC에 있는 논리적 1의 값이 워드선에 어서트된다.

그러므로, 도 1의 회로가, 필요한 워드선 신호를 발생하기 위해서 레벨 쉬프팅을 행하고 또 입력신호들을 디코딩할 수 있다는 것을 알 수 있다. 그렇지만, 저전압 영역에서 상기 신호A와 B( 및 선택사항으로 클록신호CK도)를 발생하기 때문에, 상술한 시나리오 동안에, NMOS트랜지스터들이 완전 도통되지 않고, 또한 NAND 게이트 내의 PMOS트랜지스터는 완전 차단되지 않을 것이라는 것을 주목해야 한다. 이에 따라서, 상기 저전압 영역과 상기 고전압 영역간의 전압차가 커질수록, NAND게이트의 연산의 지연시간이 길어지므로, 성능에 영향을 준다. 그 전압차가 보다 한층 더 커지면, 워드선 구동회로가 고장나게 됨에 따라서, 도 1의 회로는 저전압 영역과 고전압 영역간의 전압차가 상대적으로 작은 경우에만 사용될 수 있다.

도 1에는, 워드선 구동회로가 사용되지 않고 있는 기간동안에 상기 인버터를 통한 누설을 저감시키는데 사용될 수 있는, PMOS 제어용 헤더 트랜지스터(9)도 도시되어 있다. 특히, 본 예시에서는 상기 워드선에 접속된 SRAM 메모리의 일부가 활성화될 때 논리적 0의 레벨에서 칩 인에이블(CEN) 신호를 어서트하므로, 트랜지스터(9)를 도통하여 그 인버터를 상기 전원공급전압 VDDC에 접속한다고 가정하다. 이와 반대로, 논리적 1의 값에서 칩 인에이블 신호를 디어서트(de-assert)할 때, PMOS 트랜지스터(9)가 차단되므로, 상기 인버터를 통해 누설전류가 인출되지 않게 한다.

도 1의 워드선 구동회로는 상기 저전압 영역과 상기 고전압 영역간의 전압차가 상대적으로 작을 때 적절한 해결책을 제공하지만, 현대의 데이터 처리 시스템에서는 그 전압차가 점점 더 커지고 있다. 예를 들면, 상기 저전압 영역과 상기 고전압 영역간의 전압차는, 전력공급 허용오차와 IR 강하를 고려할 때 400mV만큼 클 수 있다. 이러한 2개의 전압영역간의 큰 차이에 의해, 도 1의 워드선 구동회로를 사용할 수 없다.

전체 내용이 참고로 포함된 공동 소유의 동시 계류중인 특허출원 US 2008/0157848 A1에는, 상기 저전압 영역과 상기 고전압 영역간의 전압차가 상대적으로 클 때에도 효율적으로 작동할 수 있는 전압영역 사이에서 사용하기 위한 레벨 쉬프팅 회로가 기재되어 있다. 이 때문에, 그 레벨 쉬프팅 회로에 제공된 입력신호는, 상당히 높은 전압영역으로 업(up)쉬프트될 수 있다. 이에 따라, 가능한 하나의 해결 방법은, 상기 저전압 영역에서 상기 워드선 구동회로를 전체적으로 작동시킨 후, 상기 특허출원에 기재된 것과 같은 레벨 쉬프팅 회로를 사용하여 출력신호를 상기 고전압 영역까지 밀어 올리는 방법일 것이다. 그러나, 이러한 해결 방법은, 성능에 상당한 영향을 주고, 또한 그 2개의 별도의 회로의 존재로 인해, 소비전력도 상대적으로 클 것이다.

따라서, 상술한 디코딩 연산 등의 조합연산을 행하고, 또한 전압 레벨 쉬프팅 범위를 보다 크게 수용할 수 있는 개선된 회로를 제공하는 것이 바람직할 것이다.

제1 국면에서 본 본 발명은, 제1 전압레벨과 공통 전압레벨을 공급하는 제1 전압공급으로 작동하는 제1 전압영역에서 복수의 입력신호를 수신하고, 제2 전압레벨과 상기 공통 전압레벨을 공급하는 제2 전압공급으로 작동하는 제2 전압영역에서 출력신호를 발생하기 위해 조합연산을 행하는, 적분레벨 쉬프팅 조합회로를 제공하고, 상기 적분레벨 쉬프팅 조합회로는 상기 복수의 입력신호를 수신하고 상기 조합연산을 행하도록 구성된 조합회로를 구비하고, 상기 조합회로는 상기 제1 전압영역에서 작동하는 제1 조합회로부와 상기 제2 전압영역에서 작동하는 제2 조합회로부를 구비하고, 상기 제2 조합회로부는 상기 출력신호의 값을 식별하는 전압 레벨을 갖는 출력노드를 갖고, 상기 제2 조합회로부는 레벨 쉬프팅 기능을 상기 제1 조합회로부에서 발생한 중간신호에 적용하도록 구성된 피드백회로를 구비하고; 상기 적분레벨 쉬프팅 조합회로는, 상기 제2 전압영역에서 작동하되, 상기 수신된 입력신호에 의거한 상기 조합회로의 상기 조합연산의 실행으로 상기 조합회로가 상기 출력노드의 전압을 상기 제2 전압레벨과 상기 공통 전압레벨 사이에서 천이시킬 때, 상기 피드백회로내 적어도 하나의 부품의 전압강하를 감소시킴으로써, 상기 조합회로를 상기 출력노드의 상기 전압을 천이할 때 지원하도록 구성된, 경쟁 완화회로를 더 구비한다.

본 발명에 따라, 상기 조합회로는, 제1 조합회로부가 상기 제1 전압영역에 설치되고, 레벨 쉬프팅 기능을 적용하도록 구성된 피드백회로를 갖는 제2 조합회로부가 상기 제2 전압영역에 설치되도록, 분할된다. 또한, 경쟁 완화회로는 상기 제2 전압영역에서 작동하도록 설치되고, 상기 경쟁 완화회로는, 상기 조합회로가 상기 출력노드의 전압을 전환하려고 하고 있는 경우에, 상기 피드백회로내 적어도 하나의 부품의 전압강하를 감소시킴으로써, 상기 조합회로를 상기 출력노드의 상기 전압의 전환시에 지원한다.

이러한 해결방법에 의해, 상기 레벨 쉬프팅 기능성은, 상기 조합회로내에 통합되고, 소비전력이 낮은 대범위 레벨 쉬프팅 기능을 제공할 수 있다. 특히, 상기 해결방법은, 종래의 조합회로를 설치하고나서 별도의 레벨 쉬프팅 회로를 설치할 경우보다 성능을 상당히 향상시킨다. 추가로, 본 발명의 적분레벨 쉬프팅 조합회로는, 공지된 종래의 기술(이를테면, 다양한 트랜지스터를 완전히 오프로 전환하지 않아서 소비전력 증가의 원인이 되는 도 1의 회로)과 비교할 때 정전회로 소비전력을 상당히 저감시킨다.

일 실시예에서, 상기 경쟁 완화회로는 상기 제2 조합회로부의 일부를 구비한다. 이것은, 상기 제2 조합회로부의 그 일부가 상기 조합연산의 실행과 상기 경쟁 완화회로의 경쟁 완화 기능성 양쪽에 기여하므로 특히 효율적인 실행 해결방법을 제공한다.

일 실시예에서, 상기 제2 전압레벨과 상기 공통 전압레벨간의 차이는, 상기 제1 전압레벨과 상기 공통 전압레벨간의 차이보다 높다. 특히, 상술한 실시예들의 기술은, 저전압 영역으로부터 고전압 영역으로 천이할 때 유익하게 적용된다.

상기 조합회로는, 다양한 상이한 조합연산을 행하도록 구성될 수 있다. 그러나, 일 실시예에서, 상기 조합회로는 디코딩 연산을 행한다. 구체적인 일 예시에서, 상기 적분레벨 쉬프팅 조합회로는, 워드선 구동회로로서 사용되어, 상기 출력신호가 메모리 어레이내의 일 행의 메모리 셀용 워드선 구동신호를 형성한다.

상기 복수의 입력신호는, 다양한 형태를 취할 수 있다. 그렇지만, 일 실시예에서, 상기 복수의 입력신호는, 상기 복수의 입력신호에서 나머지 입력신호를 제한하는데 사용된 클록신호를 포함하여, 상기 클록신호가 소정의 위상에 있을 때 상기 조합회로에 의한 상기 조합연산의 실행만으로 상기 출력신호를 어서트된 값으로 설정 가능하게 한다.

특정한 일 실시예에서, 상기 어서트된 값은 제2 전압레벨에 있는 상기 출력노드에 의해 나타내어지고, 상기 클록신호의 상기 소정의 위상은 상기 클록신호가 논리적 1의 레벨일 경우 생긴다.

상기 경쟁 완화회로는 다양한 방식으로 작동하도록 구성될 수 있다. 그러나, 일 실시예에서, 상기 제2 조합회로부는 상기 출력노드를 형성하는 출력을 갖는 인버터 회로를 구비하고, 상기 경쟁 완화회로는 상기 인버터 회로와, 상기 제2 전압레벨과 상기 공통 전압레벨 중 한쪽과의 사이에 위치된 트랜지스터 회로를 구비하며, 이때의 트랜지스터 회로는, 상기 제1 전압영역에서 상기 제1 조합회로부가 발생한 신호를 게이트 단자에서 수신한다. 특정한 일 실시예에서, 상술한 트랜지스터 회로는, 상기 인버터 회로와 상기 제2 전압레벨의 사이에 위치된 PMOS 트랜지스터 회로를 구비한다.

이러한 경쟁 완화회로의 구성으로, 상기 경쟁 완화회로는 상기 출력노드를 상기 제2 전압레벨로부터 상기 공통 전압레벨에 천이시에 지원할 수 있다. 특히, 상기 수신된 입력신호에 의거한 상기 조합연산의 상기 조합회로의 실행으로 상기 조합회로가 상기 출력노드의 전압을 상기 제2 전압레벨로부터 상기 공통 전압레벨에 천이시킬 때, 상기 경쟁 완화회로의 상기 PMOS 트랜지스터 회로는, 상기 PMOS트랜지스터 회로를 사용하여 상기 인버터 회로내에 풀업(pull-up) 부품의 상기 전압을 감소시키는 저항경로를 제공하는 상기 제1 전압영역으로부터 논리적 1의 신호에 의해 구동된다. 또한, 상기 인버터 회로내의 상기 풀업 부품은, 앞에서 설명한 피드백회로의 일부를 구성한다.

이러한 구성의 추가의 이점은, 도 1의 회로에서 동작의 비활성 모드에서 누설전류를 저감시키는데 필요했던 것과 같은 제어용 헤더를 더 이상 제공할 필요가 없고, 이 때문에 상기 경쟁 완화회로는, 이러한 경우에 상기 누설전류 저감 기능성을 본질적으로 제공할 것이다.

상기 제1 전압영역으로부터 논리적 1의 신호를 상술한 경쟁 완화회로의 PMOS 트랜지스터 회로에 제공하도록 발생할 수 있는 여러 가지 방식이 있다. 일 실시예에서, 상기 제1 조합회로부는, 상기 제1 전압영역으로부터 상기 논리적 1의 신호를 발생하도록 구성된 NAND 게이트 회로를 구비하고, 상기 NAND 게이트 회로는, 추가로 상기 인버터 회로내의 풀다운(pull-down) 부품에 상기 논리적 1의 신호를 제공하도록 구성된다.

앞서 설명한 것처럼, 상기 제2 조합회로부의 일 실시예 일부는 상기 경쟁 완화회로내에 구비된다. 특정한 일 실시예에서, 이러한 상기 제2 조합회로부의 일부는 병렬로 배치된 복수의 PMOS 트랜지스터 회로를 구비하고, 각 PMOS 트랜지스터 회로는 상기 제1 전압영역으로부터 상기 입력신호 중 연관된 신호를 수신한다.

이러한 경쟁 완화회로의 구성은, 상기 출력노드의 전압을 상기 공통 전압레벨로부터 상기 제2 전압레벨에 천이하는 것이 필요한 경우에, 상기 조합회로를 지원할 수 있다. 특히, 상기 수신된 입력신호에 의거한 상기 조합연산의 상기 조합회로의 실행으로 상기 조합회로가 상기 출력노드의 전압을 상기 공통 전압레벨로부터 상기 제2 전압레벨에 천이시킬 때, 상기 경쟁 완화회로의 상기 복수의 PMOS 트랜지스터 회로는, 상기 복수의 PMOS 트랜지스터 회로를 사용하여 상기 피드백 회로내에 풀업 부품의 전압을 감소시키는 저항경로를 제공하는 상기 제1 전압영역으로부터의 논리적 1의 신호에 의해 구동된다. 이것은 효율적인 해결방법을 제공하는데, 그 이유는, 경쟁 완화회로에서 지원한 출력의 천이뿐만 아니라, 상기 경쟁 완화회로가 필요한 상기 조합연산의 일부를 행하기도 하기 때문이다.

상기 제1 조합회로부는 다양한 형태를 취할 수 있다. 일 실시예에서, 상기 제1 조합회로부는 NMOS 트랜지스터 회로의 스택을 구비하고, 상기 스택에서 각 NMOS 트랜지스터는 상기 입력신호 중 연관된 신호를 수신하도록 구성된다.

제2 국면에서 본 본 발명은, 제1 전압레벨과 공통 전압레벨을 공급하는 제1 전압공급으로 작동하는 제1 전압영역에서 복수의 입력신호를 수신하고, 제2 전압레벨과 상기 공통 전압레벨을 공급하는 제2 전압공급으로 작동하는 제2 전압영역에서 출력신호를 발생하기 위해 조합연산을 행하는, 적분레벨 쉬프팅 조합회로의 작동방법을 제공하고, 상기 방법은, 조합회로를 이용하여, 상기 복수의 입력신호를 수신하고 상기 조합연산을 행하는 단계로서, 상기 조합회로는 상기 제1 전압영역에서 작동하는 제1 조합회로부와 상기 제2 전압영역에서 작동하는 제2 조합회로부를 구비하고, 상기 제2 조합회로부는 상기 출력신호의 값을 식별하는 전압 레벨을 갖는 출력노드를 갖는 상기 단계; 상기 제2 조합회로부내의 피드백회로를 이용하여, 레벨 쉬프팅 기능을 상기 제1 조합회로부에서 발생한 중간신호에 적용하는 단계; 및 상기 제2 전압영역에서 작동하는 경쟁 완화회로를 이용하여, 상기 수신된 입력신호에 의거한 상기 조합회로의 상기 조합연산의 실행으로 상기 조합회로가 상기 출력노드의 전압을 상기 제2 전압레벨과 상기 공통 전압레벨 사이에서 천이시킬 때, 상기 피드백회로내 적어도 하나의 부품의 전압강하를 감소시킴으로써, 상기 조합회로를 상기 출력노드의 상기 전압을 천이할 때 지원하는 단계를 포함한다.

제3 국면에서 본 본 발명은, 제1 전압레벨과 공통 전압레벨을 공급하는 제1 전압공급으로 작동하는 제1 전압영역에서 복수의 입력신호를 수신하고, 제2 전압레벨과 상기 공통 전압레벨을 공급하는 제2 전압공급으로 작동하는 제2 전압영역에서 출력신호를 발생하기 위해 조합연산을 행하는, 적분레벨 쉬프팅 조합회로를 제공하고, 상기 적분레벨 쉬프팅 조합회로는 상기 복수의 입력신호를 수신하고 상기 조합연산을 행하는 조합수단을 구비하고, 상기 조합수단은 상기 제1 전압영역에서 작동하는 제1 조합회로부 수단과 상기 제2 전압영역에서 작동하는 제2 조합회로부 수단을 구비하고, 상기 제2 조합회로부 수단은 상기 출력신호의 값을 식별하는 전압 레벨을 갖는 출력노드를 갖고, 상기 제2 조합회로부 수단은 레벨 쉬프팅 기능을 상기 제1 조합회로부 수단에서 발생한 중간신호에 적용하도록 구성된 피드백수단을 구비하고; 상기 적분레벨 쉬프팅 조합회로는, 상기 제2 전압영역에서 작동하되, 상기 수신된 입력신호에 의거한 상기 조합수단의 상기 조합연산의 실행으로 상기 조합수단이 상기 출력노드의 전압을 상기 제2 전압레벨과 상기 공통 전압레벨 사이에서 천이시킬 때, 상기 피드백수단내 적어도 하나의 부품의 전압강하를 감소시킴으로써, 상기 조합수단을 상기 출력노드의 상기 전압을 천이할 때 지원하는, 경쟁 완화수단을 더욱 구비한다.

제4 국면에서 본 본 발명은, 메모리 컴파일러 컴퓨터 프로그램과 연관되고 회로소자들의 정의와 그 회로소자들을 조합하기 위한 데이터 정의 규칙들을 특정하는 메모리 아키텍처로부터, 메모리 디바이스의 인스턴스(instance)를 발생시키도록, 컴퓨터를 제어하는, 상기 메모리 컴파일러 컴퓨터 프로그램을 기억하는 컴퓨터 프로그램 기억매체(예를 들면, 비일시적 기억매체)를 제공하여, 상기 발생된 인스턴스는 본 발명의 상기 제1 국면에 따라 하나 이상의 적분레벨 쉬프팅 조합회로를 내장하는 메모리 디바이스를 특정한다.

본 발명을 아래의 첨부도면에 나타낸 것과 같은 실시예들을 참조하여 예시로만 추가로 설명하겠다:
도 1은 종래의 워드선 구동회로를 나타내는 도면이고,
도 2는 상술한 실시예들의 기술을 사용하여 레벨업 쉬프팅 기능을 행하는데 사용할 수 있는 메모리 디바이스의 구성을 나타내고,
도 3은 일 실시예에 따라 적분레벨 쉬프팅 조합회로를 나타내고,
도 4a 및 4b는 일 실시예에 따라 도 3의 회로의 동작을 나타내고,
도 5는 상술한 실시예들의 하나 이상의 적분레벨 쉬프팅 조합회로를 구비하는 메모리 인스턴스를 발생하기 위한 상기 메모리 컴파일러의 동작을 개략적으로 나타내는 도면이고,
도 6은 상술한 실시예들에 따르는 메모리 인스턴스를 발생하도록 메모리 컴파일러 동작을 행할 수도 있는 컴퓨터 시스템의 도면이다.

2개의 전압영역 사이의 경계에서 조합연산을 행할 필요가 있는 다양한 경우에서 본 발명의 상기 적분레벨 쉬프팅 조합회로가 사용될 수 있지만, 아래의 설명상, 메모리 디바이스내에서 액세스 논리회로와 비트 셀의 연관 어레이와의 사이의 경계의 예시를 고려한다.

도 2는, 제1 전압레벨VDDP와 접지전압레벨(미도시됨)을 제공하는 제1 전압공급으로 작동하는 제1 전압영역에 메모리 디바이스(10)의 액세스 논리회로(20)가 설치되고, 또 제2 전압레벨VDDC와 상기 접지전압레벨을 제공하는 제2 전압공급으로 작동하는 제2 전압영역에 상기 비트 셀의 어레이(30)가 설치되는, 상기 메모리 디바이스(10)를 개략적으로 나타내는 블록도다. 제2 전압레벨VDDC는 상기 제1 전압레벨VDDP보다 높다. 이에 따라 상기 액세스 논리회로(20)가 소비전력을 감소시켜 작동할 수 있고, 상기 비트 셀 어레이(30)는 상태 유지를 보장하기에 충분한 전압레벨에서 작동된다.

액세스 논리회로(20)는, 경로(55) 상의 다수의 제어신호를 수신하고, 이들의 제어신호는 기록 트랜잭션, 판독 트랜잭션, 이들 트랜잭션의 어드레스 등을 식별한다. 또한, 상기 액세스 논리회로(20)는, 경로 60 상에서 상기 비트 셀의 어레이(30)내에서 행해질 기록 트랜잭션용 기록 데이터를 수신하고, 경로 75 상에서 상기 비트 셀의 어레이(30)내에서 행해진 판독 트랜잭션에 의해 생기는 판독 데이터를 출력한다. 당업자라면 알 수 있듯이, 상기 액세스 논리회로(20)는, 다수의 부품, 이를테면, 어드레스 래치와, 적합한 워드선 인에이블 신호를 발생하여 상기 비트 셀의 어레이(30)내에 어드레스 행을 활성화하기 위해서 상기 어드레스를 디코딩하는 다수의 단계의 워드선 디코딩회로와, 기록동작시 상기 비트 셀의 어레이내에 비트선상의 전압을 제어하는데 사용된 기록 데이터 경로 논리회로와, 판독동작에 응답하여 상기 비트 셀의 어레이로부터 판독된 데이터를 처리하는 다수의 판독 데이터 경로 논리회로를 구비한다. 이에 따라서, 기록동작을 위해서는, 상기 비트 셀의 어레이(30)에 발행하는 다수의 신호(이들 신호는 도 2에서 화살표 65로 개략적으로 나타냄)를 발생한다. 이들 신호는, 그들 신호의 전압을 저전압 영역으로부터 고전압 영역으로 변환하기 위해서 레벨 업(up) 쉬프팅 기능(40)이 이루어질 필요가 있다. 마찬가지로, 판독동작시의 경로(70) 상에서 상기 비트 셀의 어레이(30)로부터 판독된 어떠한 데이터도, 상기 전압레벨을 상기 고전압 영역으로부터 저전압 영역으로 변환하기 위해서 레벨 다운 쉬프팅 기능(50)이 이루어질 필요가 있고, 그 후, 이들 신호는 액세스 논리회로(20)에 의해 나중에 처리된다.

상기 레벨 업 쉬프팅 회로(40)의 구현은, 일반적으로 상기 레벨 다운 쉬프팅 회로(50)보다 더 문제가 있는데(실제로, 많은 경우에 특정 레벨 다운 쉬프팅 회로가 필요하지 않을 수도 있다), 그 이유는, 레벨 업 쉬프팅을 행할 때, 상당한 전력이 소비될 수 있고, 단락 전류 경로를 작성할 가능성도 있는 다수의 DC경로를 확립할 가능성이 있기 때문이다.

특히, 아래에 기재한 실시예들의 적분레벨 쉬프팅 조합회로는, 조합연산을 행하는 것과 조합하여 레벨 업 쉬프팅 기능성을 행하는데 적합하다. 그 조합연산의 형태는 다양할 수 있고, 워드선 구동회로에서 행한 디코딩 연산의 특정 예를 고려한다.

도 3은 일 실시예에 따라 워드선 구동회로에 적분레벨 쉬프팅 기능을 제공하는데 사용될 수 있는 일 실시예의 적분레벨 쉬프팅 조합회로를 나타낸다. 도 3의 회로는, 디코딩 연산을 행하는데 사용된 조합회로를 구비하고, 이 조합회로는, 상기 VDDP 저전압 영역인 도 3에서 참조한 제1 전압영역내에 설치된 제1 조합회로부와, VDDC 고전압 영역인 도 3에서 참조한 제2 전압영역내에 설치된 제2 조합회로부를 구비한다.

상기 제1 조합회로부는, 고전압 영역에서 사용된 제어신호를 발생하는데 사용된,NMOS 트랜지스터(110, 120, 130)의 스택과 소형의 NAND게이트(170)로 구성된다. 상기 제2 조합회로부는, 병렬로 배치된 복수의 PMOS 트랜지스터(140, 150, 160)와, 그 PMOS트랜지스터(200)와 NMOS트랜지스터(190)로 구성된 인버터 회로를 구비한다. 또한, 상기 제2 조합회로부는, 레벨 쉬프팅 기능을 행하는 역할을 하는 교차결합형 PMOS트랜지스터(180, 200)로 구성된 피드백 회로를 구비한다.

상기 VDDC 영역내에 병렬로 설치된 PMOS 트랜지스터(140, 150, 160)의 시퀀스는 VDDP영역에 설치된 NMOS 트랜지스터(110, 120, 130)의 스택과 함께 작동하여, NAND 연산을 행한다. 그렇지만, 도 3에 도시된 것처럼, 상기 병렬 PMOS 트랜지스터는, PMOS 트랜지스터(180)에 의해 상기 NMOS트랜지스터의 스택으로부터 분리된다.

앞서 설명한 것처럼, NMOS트랜지스터(190)와 조합하여 PMOS트랜지스터(200)는 인버터 메카니즘을 제공하긴 하지만, 주목해야 할 것은, PMOS트랜지스터(200)에의 입력이, 별도의 경로 상에서 상기 NMOS트랜지스터(190)에 제공된 입력에 제공된다는 것이다. 그럼에도 불구하고, 도 4a 및 4b를 참조하여 후술하는 것처럼, NAND게이트(170)에의 입력에 의해 NAND게이트가 논리적 1의 값을 출력하고 있을 때, 그 회로는 상기 노드(185)를 논리적 1의 레벨로 천이하도록 작동하고, 마찬가지로, NAND게이트(170)에의 입력에 의해 NAND게이트가 논리적 0의 값을 출력하고 있을 때는, NMOS 트랜지스터(110, 120, 130)의 스택은 상기 노드(185)를 논리적 0의 레벨로 천이하도록 작동하기 때문에, 상기 PMOS트랜지스터(200)와 NMOS트랜지스터(190)는 반전기능을 더 효율적으로 제공한다는 것을 알 것이다.

PMOS 트랜지스터(140, 150, 160)의 병렬 구성이 디코딩 기능성의 일부를 제공하고, 또한 이 트랜지스터들은, 도 4a 및 4b를 참조하여 보다 상세히 후술하는 것처럼, PMOS트랜지스터(210)와 조합하여 경쟁 완화회로를 구성한다. 이 경쟁 완화회로는, 상기 출력노드(220)상의 전압이 플리핑(논리적 1의 레벨에서 논리적 0의 레벨로, 또는, 논리적 0의 레벨에서 논리적 1의 레벨로)이 필요한 경우에 상기 피드백회로를 구성하는 PMOS트랜지스터(180, 200)의 관련된 트랜지스터에서의 전압강하를 감소시키도록 작동한다.

도 4a는, 초기에, 상기 출력노드(220)가, 워드선을 어서트하지만, 그 입력신호의 변화로 인해, 지금 논리적 0의 레벨로 천이할 필요가 있는 것을 가리키는 논리적 1의 레벨에 있는 경우의 일례를 나타낸다. 이러한 특별한 예에서는, 클록신호가 논리적 0의 위상에 들어가기 때문에 그 어서트된 워드선 펄스를 종료할 필요가 있다고 가정한다. 도 4a내의 원안에 있는 번호는, 클록신호를 논리적 0의 레벨로 설정한 결과로서 일어나는 전체적인 경과 순서를 나타낸다. 도 4a에서, 물음표 기호는 "무정의(don't care)" 상태를 나타내는데 사용된다.

도시된 것처럼, 클록신호가 논리적 0의 레벨이 되면, 상기 NMOS 트랜지스터(110)가 차단되므로, 신호 A와 B의 값에 상관없이, 노드(185)는 접지전위로부터 감결합된다. 이와 동시에, NAND 게이트(170)에 입력된 논리적 0의 클록에 의해, 논리적 1의 값이 NAND 게이트(170)로부터 출력되고, 이러한 논리적 1의 값은 NMOS트랜지스터(190)와 PMOS트랜지스터(210)에 입력으로서 제공된다. 또한, 상기 논리적 0의 클록신호는 PMOS트랜지스터(160)를 도통하므로, 상기 신호 A와 B의 값에 상관없이, 상기 노드(187)는 전원공급전압 VDDC에 접속된다.

NAND 게이트(170)로부터 출력된 논리적 1이 상기 저전압 영역에 있으므로, PMOS트랜지스터(210)가 완전히 차단되지 않고, 이에 따라서, 상기 트랜지스터(210)는 PMOS트랜지스터(200)의 유효 전압을 낮추는 저항경로를 제공하기 때문에, PMOS트랜지스터(200)의 동작을 약화시킨다. 따라서, NAND 게이트(170)로부터 출력된 논리적 1의 값에 의해 NMOS트랜지스터(190)가 도통되면(NMOS트랜지스터(190)가 저전압 영역에 있는 논리적 1의 값으로 인해 완전히 도통되지 않는다), 논리적 1의 레벨로부터 논리적 0의 레벨로 상기 노드(220)상의 전압을 방전하기 시작한다. 초기에 PMOS트랜지스터(200)가 논리적 0의 입력을 수신하고 있음에 따라서 도통되기 때문에, 노드(220)에서의 전압을 논리적 1의 레벨로 끌어올리려고 하고 있지만, 그것의 동작은, PMOS트랜지스터(210)에서 제공한 저항부하의 존재로 약화되는 것에 의해, NMOS트랜지스터(190)가 PMOS트랜지스터(200)의 작용을 극복하여 노드(220)에서의 전압을 논리적 0의 레벨로 끌어내릴 수 있다.

상기 노드 220이 논리적 0의 레벨에 천이하면, PMOS트랜지스터(180)가 도통되기 시작하고 나서, 이것은 상기 노드 185를 고전압 영역내의 논리적 1의 레벨로 끌어올린다. 노드 220이 논리적 0의 레벨에 도달하면, PMOS트랜지스터(180)가 완전히 도통되게 됨에 따라서, 노드 185가 VDDC영역에서 논리적 1의 레벨에 도달될 것이고, 이것은 PMOS트랜지스터(200)의 게이트에 제공되므로 이 트랜지스터가 완전히 차단된다. 이 시점에서, PMOS트랜지스터(210)의 저항에서 소비된 전력이 중단된다. 따라서, 이러한 메카니즘은, 워드선 전압을 고전압 영역의 논리적 1의 레벨로부터 논리적 0의 레벨로 천이하기 위한 빠르고 효율적인 메카니즘을 제공한다.

도 4b는 워드선 출력노드(220)가 원래 논리적 0의 레벨에 있지만, 입력신호의 변화는 그 논리적 0의 레벨을 VDDC 논리적 1의 레벨로 천이시킬 필요가 있는, 반대의 시나리오를 나타낸다. 특히, 이 시점에서, 입력신호 A와 B 양쪽은 논리적 1의 값에 있고, 클록신호가 고위상에 있다. 이 때문에, 상기 스택내의 NMOS 트랜지스터(110, 120, 130) 모두가 도통되어, 노드(185)를 논리적 0의 레벨로 방전하기 시작한다. NAND 게이트(170)는, 논리적 0의 값을 출력하므로, NMOS트랜지스터(190)가 차단된다. 또한, 그 NAND 게이트에서 출력한 논리적 0의 값은 PMOS트랜지스터(210)에 제공되므로, 이 PMOS트랜지스터가 완전히 도통되어서, PMOS트랜지스터(200)가 상기 전원공급전압 VDDC와 출력노드(220)를 접속시킨다. 상기 NMOS 스택이 노드 185를 접지를 향해 방전하기 시작하면, 초기에 노드 220의 논리적 0의 값에 의해 도통되는 PMOS트랜지스터(180)의 작용에 대항하여 싸워야 한다. 그러나, 이에 관하여 상기 경쟁 완화회로(이 때는 PMOS트랜지스터 140, 150, 160로 구성됨)가 다시 지원하는데, 그 이유는, 이들 PMOS트랜지스터 모두가 저전압 영역에서 발생되는 그들의 입력부에서 논리적 1의 값으로 인해 완전히 차단되지 않기 때문이다. 따라서, 그들은, 노드 187에서의 전압을 저하시키므로, PMOS트랜지스터(180)의 전압강하를 저하시켜서, PMOS트랜지스터(180)의 작용을 약화시킨다.

이에 따라, NMOS 트랜지스터(110, 120, 130)의 스택이 PMOS트랜지스터(180)의 작용을 극복하고, 그 노드(185)의 전압을 접지전위로 끌어당길 수 있다. 이것이 발생하면, PMOS트랜지스터(200)는 도통하기 시작하므로 노드(220)를 VDDC 논리적 1의 레벨로 끌어당긴다. 다음에, 이것은 PMOS트랜지스터(180)를 차단하기 시작한다. 이에 따라 궁극적으로는 PMOS트랜지스터(200)가 완전히 도통되고 PMOS트랜지스터(180)가 완전히 차단되고, 이 시점에서 출력노드(220)는 상기 필요한 VDDC 논리적 1의 레벨에 천이되어 있고, 그 트랜지스터(140, 150, 160)를 통해 인출된 전류는 중단된다.

도 4a 및 4b의 상기 설명으로부터 안 것은, 상기 회로가 어떠한 높은 직류경로도 전환동작시 확립되지 않게 하므로, 소비전력을 저감한다는 것이다. 상기 경쟁 완화회로의 사용은, 출력노드에서의 전압을 전환할 필요가 있는 경우 상기 피드백 회로내의 관련된 PMOS트랜지스터(180, 200)의 끌어올리는(pull up) 기능성을 약화시킬 때 지원함으로써, 상기 전환동작의 속도를 빠르게 하고 다시 소비전력을 저감시킨다. 그 회로는, VDDP 전압영역과 VDDC 전압영역간의 상대적으로 큰 전압차를 극복할 수 있다.

또한, 필요한 경우 차동연산을 더욱 부스트하기 위해서 고강도의 NMOS 스택(110, 120, 130)을 추가할 수 있다. 이것을 워드선 하강시간에 영향을 주지 않고 도 3의 설계에 따라 행하는 것이 가능한데, 그 이유는, 워드선 구동회로의 PMOS트랜지스터(200)와 NMOS 트랜지스터(190)에의 입력이 분리되기 때문이다.

추가로, 상기 회로는 도 1의 종래기술의 구성에서 필요로 한 제어 헤더용 트랜지스터(9) 등의 별도의 제어용 헤더를 제공할 필요가 없다. 이것은, 상기 경쟁 완화회로의 일부를 구성하는 PMOS 트랜지스터(210)는, 워드선 구동회로가 사용되지 않는 어떠한 기간동안에도 이 기능성을 자동으로 제공하기 때문이고, 특히 PMOS 트랜지스터(210)는 이러한 경우에 누설전류를 저감시키는 역할을 한다. 따라서, 상기 회로는 정지 기능모드와 정규 기능모드 양쪽에서 누설 보상을 제공한다. 상기 회로는, 상기 2개의 영역간의 전압차가 커질 때에도, 매우 낮은 지연 벌칙을 제공한다는 것을 발견하였다.

도 5는 상술한 실시예에 따라 하나 이상의 적분레벨 쉬프팅 조합회로를 구비한 메모리 인스턴스가 메모리 아키텍처(310)를 참조하여 메모리 컴파일러(300)로부터 작성될 수 있는 모양을 개략적으로 나타낸다. 상기 메모리 아키텍처(310)는, 메모리 인스턴스를 작성하기 위해서 회로소자들의 정의와 그 회로소자들을 조합하기 위한 데이터 정의 규칙들을 특정한다. 상기 메모리 인스턴스의 특별한 요구사항은, 그래픽 유저 인터페이스(GUI)를 거쳐 입력 파라미터로서 메모리 컴파일러(300)에 넣어져 있다. 당업자라면 알 수 있듯이, 이러한 입력 파라미터는, 원하는 메모리 인스턴스의 여러 가지의 특징, 예를 들면, 상기 메모리 어레이의 사이즈를 정의하는 것, 상기 메모리 어레이의 다중화 구성, 전력 게이팅 특징 등의 여러 가지의 선택적 특징의 선택, 지원되는 내장된 자체 테스트(BIST) 모드 등을 특정할 수 있다.

그 후, 메모리 컴파일러(300)는, 상기 입력 파라미터와 메모리 아키텍처(310)에 의거하여 상기 필요한 메모리 인스턴스를 발생한다. 일 실시예에 따라, 상기 메모리 컴파일러는, 상기 메모리 디바이스 내에 액세스 논리회로와 상기 비트 셀의 어레이의 사이에 하나 이상의 적분레벨 쉬프팅 조합회로를 구비하고, 각 적분레벨 쉬프팅 조합회로는 상기 도면들을 참조하여 설명한 형태를 갖는다.

도 6은 메모리 인스턴스를 발생하기 위해서 상술한 메모리 컴파일 연산을 구현하는데 사용될 수도 있는 타입의 범용 컴퓨터(400)를 개략적으로 나타낸다. 상기 범용 컴퓨터(400)는, 공통 버스(422)를 거쳐 모두 접속된, 중앙처리장치(402), 랜덤 액세스 메모리(404), 판독전용 메모리(406), 네트워크 인터페이스 카드(408), 하드 디스크 드라이브(410), 표시 드라이버(412) 및 모니터(414), 및 키보드(418)와 마우스(420)를 갖는 유저 입/출력 회로(416)를 구비한다. 동작상 상기 중앙처리장치(402)는 랜덤 액세스 메모리(404), 판독전용 메모리(406) 및 하드 디스크 드라이브(410) 중 하나 이상에 저장되어도 되거나, 동적으로 상기 네트워크 인터페이스 카드(408)를 거쳐 다운로드되어도 되는, 컴퓨터 프로그램 명령어를 실행한다. 행해진 처리의 결과는, 유저에게 표시 드라이버(412)와 모니터(414)를 거쳐 표시되어도 된다. 범용 컴퓨터(400)의 동작을 제어하는 유저 입력은, 키보드(418)나 마우스(420)로부터 유저 입/출력회로(416)를 통해 수신되어도 된다(이에 따라서, 예를 들면 상기 필요한 메모리 인스턴스의 특정 특성을 결정하는데 사용된 입력 파라미터는 이 메카니즘을 거쳐 입력될 수 있다). 컴퓨터 프로그램은 다양한 서로 다른 컴퓨터 언어로 기록될 수 있다는 것을 알 것이다. 상기 컴퓨터 프로그램은, 기록매체에 저장되어 분배되어도 되거나, 상기 범용 컴퓨터(400)에 동적으로 다운로드되어도 된다. 적합한 컴퓨터 프로그램의 제어하에 작동할 때, 상기 범용 컴퓨터(400)는, 상술한 메모리 컴파일러 연산을 행할 수 있고, 상술한 메모리 컴파일러 연산을 행하는 장치를 구성하는 것이라고 생각될 수 있다. 상기 범용 컴퓨터(400)의 아키텍처는 상당히 달라질 수 있고, 도 6은 일례일 뿐이다.

여기서는 특별한 실시예들을 설명하였지만, 본 발명은 이것에 한정되지 않고, 본 발명의 범위내에서 많은 변형 및 추가를 하여도 된다는 것을 알 것이다. 예를 들면, 본 발명의 범위로부터 벗어나지 않고 독립항의 특징과 후속하는 종속항의 특징을 여러 가지로 조합할 수 있다.

Claims

제1 전압레벨과 공통 전압레벨을 공급하는 제1 전압공급(voltage supply)으로 작동하는 제1 전압영역에서 복수의 입력신호를 수신하고, 제2 전압레벨과 상기 공통 전압레벨을 공급하는 제2 전압공급(voltage supply)으로 작동하는 제2 전압영역에서 출력신호를 발생하기 위해 조합연산을 행하는, 적분레벨 쉬프팅 조합회로로서, 상기 적분레벨 쉬프팅 조합회로는,
상기 복수의 입력신호를 수신하고 상기 조합연산을 행하도록 구성된 조합회로를 구비하고, 상기 조합회로는 상기 제1 전압영역에서 작동하는 제1 조합회로부와 상기 제2 전압영역에서 작동하는 제2 조합회로부를 구비하고, 상기 제2 조합회로부는 상기 출력신호의 값을 식별하는 전압 레벨을 갖는 출력노드를 갖고;
상기 제2 조합회로부는 레벨 쉬프팅 기능을 상기 제1 조합회로부에서 발생한 중간신호에 적용하도록 구성된 피드백회로를 구비하고;
상기 적분레벨 쉬프팅 조합회로는, 상기 제2 전압영역에서 작동하되, 상기 수신된 입력신호에 의거한 상기 조합회로의 상기 조합연산의 실행으로 상기 조합회로가 상기 출력노드의 전압을 상기 제2 전압레벨과 상기 공통 전압레벨 사이에서 천이시킬 때, 상기 피드백회로내 적어도 하나의 부품의 전압강하를 감소시킴으로써, 상기 조합회로를 상기 출력노드의 상기 전압을 천이할 때 지원하도록 구성된, 경쟁 완화회로를 더 구비하고, 상기 경쟁 완화회로는 상기 제2 조합회로부의 일부를 구비하고, 상기 경쟁 완화회로내에 구비된 상기 제2 조합회로부의 상기 일부는, 병렬로 배치된 복수의 PMOS 트랜지스터 회로를 구비하고, 각 PMOS 트랜지스터 회로는 상기 제1 전압영역으로부터 상기 입력신호 중 연관된 신호를 수신하는, 적분레벨 쉬프팅 조합회로.
제 1 항에 있어서,
상기 제2 전압레벨과 상기 공통 전압레벨간의 차이는 상기 제1 전압레벨과 상기 공통 전압레벨간의 차이보다 높은, 적분레벨 쉬프팅 조합회로.
제 1 항에 있어서,
상기 조합회로는 디코딩 연산을 행하는, 적분레벨 쉬프팅 조합회로.
제 3 항에 있어서,
상기 출력신호가 메모리 어레이내의 일 행의 메모리 셀용 워드선 구동신호를 형성하는, 적분레벨 쉬프팅 조합회로.
제 1 항에 있어서,
상기 복수의 입력신호는, 상기 복수의 입력신호에서 나머지 입력신호를 제한하는데 사용된 클록신호를 포함하여, 상기 클록신호가 소정의 위상에 있을 때 상기 조합회로에 의한 상기 조합연산의 실행만으로 상기 출력신호를 상기 제2 전압레벨에 있는 상기 출력노드에 의해 나타내어지는 어서트된 값으로 설정 가능하게 하는, 적분레벨 쉬프팅 조합회로.
제 5 항에 있어서,
상기 클록신호의 상기 소정의 위상은 상기 클록신호가 논리적 1의 레벨일 경우 생기는, 적분레벨 쉬프팅 조합회로.
제 1 항에 있어서,
상기 제2 조합회로부는 상기 출력노드를 형성하는 출력을 갖는 인버터 회로를 구비하고, 상기 경쟁 완화회로는, 상기 인버터 회로와, 상기 제2 전압레벨과 상기 공통 전압레벨 중 한쪽과의 사이에 위치된 트랜지스터 회로를 더 구비하며, 이때의 트랜지스터 회로는, 상기 제1 전압영역에서 상기 제1 조합회로부가 발생한 신호를 게이트 단자에서 수신하는, 적분레벨 쉬프팅 조합회로.
제 7 항에 있어서,
상기 트랜지스터 회로는, 상기 인버터 회로와 상기 제2 전압레벨의 사이에 위치된 추가 PMOS 트랜지스터 회로를 구비한, 적분레벨 쉬프팅 조합회로.
제 8 항에 있어서,
상기 수신된 입력신호에 의거한 상기 조합회로의 상기 조합연산의 실행으로 상기 조합회로가 상기 출력노드의 전압을 상기 제2 전압레벨로부터 상기 공통 전압레벨에 천이시킬 때, 상기 경쟁 완화회로의 상기 추가 PMOS 트랜지스터 회로는, 상기 제1 전압영역에서 상기 제1 조합회로부에 의해 생성된, 상기 제1 전압레벨에서 논리적 1의 신호에 의해 구동되고, 상기 논리적 1의 신호는, 상기 추가 PMOS 트랜지스터 회로가 상기 인버터 회로내에 풀업 부품의 전압강하를 감소시키는 저항경로를 제공하도록 하는, 상기 추가 PMOS트랜지스터 회로의 게이트에 적용되는, 적분레벨 쉬프팅 조합회로.
제 9 항에 있어서,
상기 제1 조합회로부는, 상기 제1 전압영역으로부터 상기 논리적 1의 신호를 발생하도록 구성된 NAND 게이트 회로를 구비하고, 상기 NAND 게이트 회로는, 추가로 상기 인버터 회로내의 풀다운 부품에 상기 논리적 1의 신호를 제공하도록 구성된, 적분레벨 쉬프팅 조합회로.
제 1 항에 있어서,
상기 수신된 입력신호에 의거한 상기 조합회로의 상기 조합연산의 실행으로 상기 조합회로가 상기 출력노드의 전압을 상기 공통 전압레벨로부터 상기 제2 전압레벨에 천이시킬 때, 상기 경쟁 완화회로의 상기 복수의 PMOS 트랜지스터 회로는, 상기 제1 전압영역에서 수신된 입력 신호에 근거하여 상기 제1 전압레벨에서 논리적 1의 신호에 의해 구동되고, 상기 논리적 1의 신호는, 상기 복수의 PMOS 트랜지스터 회로가 상기 피드백 회로내에 풀업 부품의 전압강하를 감소시키는 저항경로를 제공하도록 하는, 상기 복수의 PMOS 트랜지스터 회로의 게이트들에 적용되는, 적분레벨 쉬프팅 조합회로.
제 1 항에 있어서,
상기 제1 조합회로부는 NMOS 트랜지스터 회로의 스택을 구비하고, 상기 스택에서 각 NMOS 트랜지스터가 상기 입력신호 중 연관된 신호를 수신하도록 구성되는, 적분레벨 쉬프팅 조합회로.
제1 전압레벨과 공통 전압레벨을 공급하는 제1 전압공급(voltage supply)으로 작동하는 제1 전압영역에서 복수의 입력신호를 수신하고, 제2 전압레벨과 상기 공통 전압레벨을 공급하는 제2 전압공급(voltage supply)으로 작동하는 제2 전압영역에서 출력신호를 발생하기 위해 조합연산을 행하는, 적분레벨 쉬프팅 조합회로의 작동방법으로서, 상기 작동방법은,
조합회로를 이용하여, 상기 복수의 입력신호를 수신하고 상기 조합연산을 행하는 단계로서, 상기 조합회로는 상기 제1 전압영역에서 작동하는 제1 조합회로부와 상기 제2 전압영역에서 작동하는 제2 조합회로부를 구비하고, 상기 제2 조합회로부는 상기 출력신호의 값을 식별하는 전압 레벨을 갖는 출력노드를 갖는 상기 단계;
상기 제2 조합회로부내의 피드백회로를 이용하여, 레벨 쉬프팅 기능을 상기 제1 조합회로부에서 발생한 중간신호에 적용하는 단계; 및
상기 제2 전압영역에서 작동하는 경쟁 완화회로를 이용하여, 상기 수신된 입력신호에 의거한 상기 조합회로의 상기 조합연산의 실행으로 상기 조합회로가 상기 출력노드의 전압을 상기 제2 전압레벨과 상기 공통 전압레벨 사이에서 천이시킬 때, 상기 피드백회로내 적어도 하나의 부품의 전압강하를 감소시킴으로써, 상기 조합회로를 상기 출력노드의 상기 전압을 천이할 때 지원하는 단계를 포함하고, 상기 경쟁 완화회로는 상기 제2 조합회로부의 일부를 구비하고, 상기 경쟁 완화회로내에 구비된 상기 제2 조합회로부의 상기 일부는, 병렬로 배치된 복수의 PMOS 트랜지스터 회로를 구비하고, 각 PMOS 트랜지스터 회로는 상기 제1 전압영역으로부터 상기 입력신호 중 연관된 신호를 수신하는, 적분레벨 쉬프팅 조합회로의 작동방법.
제1 전압레벨과 공통 전압레벨을 공급하는 제1 전압공급(voltage supply)으로 작동하는 제1 전압영역에서 복수의 입력신호를 수신하고, 제2 전압레벨과 상기 공통 전압레벨을 공급하는 제2 전압공급(voltage supply)으로 작동하는 제2 전압영역에서 출력신호를 발생하기 위해 조합연산을 행하는, 적분레벨 쉬프팅 조합회로로서, 상기 적분레벨 쉬프팅 조합회로는,
상기 복수의 입력신호를 수신하고 상기 조합연산을 행하는 조합수단을 구비하고, 상기 조합수단은 상기 제1 전압영역에서 작동하는 제1 조합회로부 수단과 상기 제2 전압영역에서 작동하는 제2 조합회로부 수단을 구비하고, 상기 제2 조합회로부 수단은 상기 출력신호의 값을 식별하는 전압 레벨을 갖는 출력노드를 갖고;
상기 제2 조합회로부 수단은 레벨 쉬프팅 기능을 상기 제1 조합회로부 수단에서 발생한 중간신호에 적용하도록 구성된 피드백수단을 구비하고;
상기 적분레벨 쉬프팅 조합회로는, 상기 제2 전압영역에서 작동하되, 상기 수신된 입력신호에 의거한 상기 조합수단의 상기 조합연산의 실행으로 상기 조합수단이 상기 출력노드의 전압을 상기 제2 전압레벨과 상기 공통 전압레벨 사이에서 천이시킬 때, 상기 피드백수단내 적어도 하나의 부품의 전압강하를 감소시킴으로써, 상기 조합수단을 상기 출력노드의 상기 전압을 천이할 때 지원하는, 경쟁 완화수단을 더 구비하고, 상기 경쟁 완화수단은 상기 제2 조합회로부 수단의 일부를 구비하고, 상기 경쟁 완화수단내에 구비된 상기 제2 조합회로부 수단의 상기 일부는, 병렬로 배치된 복수의 PMOS 트랜지스터 회로를 구비하고, 각 PMOS 트랜지스터 회로는 상기 제1 전압영역으로부터 상기 입력신호 중 연관된 신호를 수신하는, 적분레벨 쉬프팅 조합회로.
컴퓨터를 청구항 1에 기재된 적분레벨 쉬프팅 조합회로로 기능시키기 위한 프로그램을 기억한 컴퓨터 판독가능한 기억매체.
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