TW201431774A

TW201431774A - 振動元件之製造方法

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Publication number: TW201431774A
Application number: TW102144245A
Authority: TW
Inventors: Takahiko Yoshizawa
Original assignee: Seiko Epson Corp
Priority date: 2012-12-07
Filing date: 2013-12-03
Publication date: 2014-08-16
Also published as: CN103864004B; CN103864004A; US8951821B2; US20140162391A1; JP2014116707A

Abstract

本發明之振動元件之製造方法包括：步驟(a)，其於基板上形成第1層；步驟(b)，其於上述第1層之第1區域離子注入第1雜質；步驟(c)，其將上述第1層圖案化而形成側面部具有錐形面之第1電極；步驟(d)，其於上述第1電極上及上述第1電極之錐形面上形成犧牲層；步驟(e)，其於上述基板及上述犧牲層上以使上述第1電極上表面部及上述第1電極之錐形面之至少一部分對向配置之方式形成第2電極；及步驟(f)，其去除上述犧牲層；且上述步驟(b)係以上述第1雜質之濃度於較距離上述第1電極之上表面10nm更深之位置上，自上表面側朝向下表面側單調遞減之方式進行。

Description

振動元件之製造方法

本發明係關於一種振動元件之製造方法。

於加速度感測器、影像器件等領域中，盛行與MEMS(Micro Electro Mechanical System，微機電系統)關聯之技術之開發。MEMS係指使用半導體製造技術而製作之微小之功能元件，以先前之半導體製造中之微細加工技術為基礎而製造。作為所要製造之功能元件，可列舉例如微振動元件、微感測器、微致動器等，微小之構造體藉由振動、變形、其他動作而表現各種功能(例如，參照專利文獻1)。

[先前技術文獻] [專利文獻]

[專利文獻1]日本專利特開2007-160495號公報

於使微小之構造體振動、變形而檢測各種物理量之功能元件之情形時，該構造體可能會因該振動、變形而本質性地破損。尤其，於振動元件等中之彎曲部位或撓曲部位會反覆產生應力，故而較理想為以使此種應力儘量不集中於特定部位之方式進行設計。又，由彎曲或撓曲引起之應力集中於例如構造體中有槽、孔、缺陷等之情形時，容易特別顯著地集中於該部位。

於利用半導體製造中之先前之微細加工技術形成此種振動元件等之情形時，有在半導體製造中並非問題之加工後之形狀成為問題之情形。例如，於在基板上形成電極之情形時，若利用先前之微細加工技術而形成電極，則有於電極之端部附近產生微細之稜角之情況。此種稜角於不具有彎曲部位或撓曲部位之半導體裝置中並非大問題。然而，於製造包含固定電極、及與固定電極對向地配置之可動電極之振動元件等之情形時，例如存在如下情形：若於固定電極形成有微細之稜角，則於隨後所形成之可動電極中，會形成由固定電極之稜角而導致之不恰當之槽。於此情形時，有如下之虞：應力集中易產生於相當於振動元件之彎曲部位或撓曲部位之可動電極之該槽中，振動元件之可靠性降低。又，有固定電極之稜角與可動電極接觸而導致短路(short)之虞。

本發明係鑒於如上所述之課題而完成者，其若干態樣之目的之一在於提供一種應力集中部位被削減而可靠性良好、且電極間短路得到抑制之振動元件之製造方法。

本發明係為了解決上述課題之至少一部分而完成者，且可作為以下之態樣或應用例而實現。

[應用例1]本發明之振動元件之製造方法之一態樣之特徵在於包括：步驟(a)，其於基板上形成第1層；步驟(b)，其於上述第1層之第1區域離子注入第1雜質；步驟(c)，其將上述第1層圖案化而形成側面部具有錐形面之第1電極；步驟(d)，其於上述第1電極上及上述第1電極之錐形面上形成犧牲層；步驟(e)，其於上述基板及上述犧牲層上以使上述第1電極上表面部及上述第1電極之錐形面之至少一部分對向配置之方式形成第2電極；及步驟(f)，其去除上述犧牲層；且上述步驟(b)係以上述第1雜質之濃度於較距離上述第1電極之上表面10nm更深之位置上，自上表面側朝向下表面側單調遞減之方式進行。

根據本應用例之振動元件之製造方法，可製造可靠性高之振動元件，該振動元件不易於振動元件之第1電極形成稜角，不易於第2電極之與第1電極對向之面上形成未預料到之成為應力集中點之槽，因與第1電極間之靜電力而變形之第2電極之破損得到抑制，且電極間短路得到抑制。

[應用例2]於應用例1中，於上述步驟(a)與上述步驟(b)之間、或上述步驟(b)與(c)之間，進而包括於上述第1層之第2區域離子注入第2雜質之步驟(g)，上述步驟(g)亦可以如下方式進行：上述第2區域位於較上述第1區域更靠基板側，上述第2區域之至少一部分與上述第1區域重疊，且將上述第1雜質之濃度與上述第2雜質之濃度合計而得之濃度，於較距離上述第1電極之上表面10nm更深之位置上，自上表面側朝向下表面側單調遞減。

根據本應用例之製造方法，可製造電極之破損及電極間之短路得到抑制之振動元件，進而，可容易地進行第1電極之電阻控制。

[應用例3]於應用例1或應用例2中，於上述步驟(a)與上述步驟(b)之間、或上述步驟(b)與(c)之間，進而包括於上述第1層之第2區域離子注入第2雜質之步驟(g)、及將上述第1層加熱之步驟(h)，上述步驟(g)係以上述第2區域位於較上述第1區域更靠基板側之方式進行，上述步驟(h)係以上述第2雜質之至少一部分擴散至上述第1區域之方式進行，上述步驟(g)及上述步驟(h)亦可以如下方式進行：將上述第1雜質之濃度與上述第2雜質之濃度合計而得之濃度，於較距離上述第1電極之上表面10nm更深之位置上，自上表面側朝向下表面側單調遞減。

根據本應用例之振動元件之製造方法，可製造電極之破損及電極間之短路得到抑制之振動元件，進而，可容易地進行第1電極之電阻控制及雜質之活化。

[應用例4]於應用例1至應用例3中之任一例中，上述第1雜質及上述第2雜質之導電型亦可相同。

[應用例5]於應用例1至應用例4中之任一例中，上述第1層亦可由半導體層構成，形成上述犧牲層之步驟亦可將上述半導體層熱氧化而形成。

根據本應用例之振動元件之製造方法，可製造電極之破損及電極間之短路得到抑制之振動元件，進而，可使第1電極及第2電極之間之距離固定，故而可製造電極間之短路進而得到抑制之振動元件。

[應用例6]於應用例5中，上述第1層亦可由多晶矽層構成。

[應用例7]於應用例1至應用例6中之任一例中，將上述第1層圖案化之步驟包括於上述第1層上形成抗蝕圖案之步驟、及以上述抗蝕圖案為掩膜而蝕刻上述第1層之步驟，上述蝕刻步驟亦可於抗蝕圖案之下表面側進行蝕刻。

根據本應用例之振動元件之製造方法，可製造錐形形狀之控制性良好且更不易破損之振動元件。

1‧‧‧空腔

10‧‧‧基板

11‧‧‧矽基板

12‧‧‧基底層

20‧‧‧第1電極

20a‧‧‧第1層

21‧‧‧第1面

22‧‧‧第2面

23‧‧‧錐形面

25‧‧‧犧牲層

30‧‧‧第2電極

31‧‧‧對向面

42、44‧‧‧配線

50‧‧‧蓋體

52‧‧‧貫通孔

54‧‧‧第1密封層

56‧‧‧第2密封層

62、64‧‧‧通孔

72、74‧‧‧配線

80‧‧‧層間絕緣層

100‧‧‧振動元件

200‧‧‧電子裝置

M1‧‧‧掩膜

圖1係模式性地表示實施形態之振動元件之剖面之圖。

圖2係模式性地表示實施形態之振動元件之俯視圖。

圖3係模式性地表示實施形態之振動元件之製造方法之一步驟之剖面的圖。

圖4係模式性地表示實施形態之振動元件之製造方法之一步驟之剖面的圖。

圖5係模式性地表示實施形態之振動元件之製造方法之一步驟之剖面的圖。

圖6係模式性地表示實施形態之振動元件之製造方法之一步驟之剖面的圖。

圖7係模式性地表示實施形態之振動元件之製造方法之一步驟之剖面的圖。

圖8係模式性地表示實施形態之振動元件之製造方法之一步驟之剖面的圖。

圖9係模式性地表示實施形態之電子裝置之剖面之圖。

圖10係模式性地表示實施形態之電子裝置之製造方法之一步驟之剖面的圖。

圖11係模式性地表示實施形態之電子裝置之製造方法之一步驟之剖面的圖。

圖12係模式性地表示實施形態之電子裝置之製造方法之一步驟之剖面的圖。

圖13係模式性地表示實施形態之電子裝置之製造方法之一步驟之剖面的圖。

圖14係表示實驗例之SIMS測定之結果之曲線圖。

圖15係表示實驗例之SEM觀察之結果之圖。

以下對本發明之若干實施形態進行說明。以下所說明之實施形態係對本發明之例進行說明者，本發明不受以下實施形態之任何限定，亦包含在不變更本發明之主旨之範圍內所實施之各種變化形態。再者，以下所說明之構成並非均為本發明之必要構成要素。

1.振動元件

本實施形態之振動元件100包含：基板10；第1電極20，其形成於基板10上，且包含摻雜有雜質之多晶矽；及第2電極30，其於第1電極20上與第1電極20相隔地配置，並因與第1電極20之間之靜電力而變形；第1電極20之雜質之濃度係於較距離第1電極20之上表面10nm更深之位置上，自上表面側朝向下表面側單調遞減。

圖1係模式性地表示本實施形態之振動元件100之剖面之圖。圖2係模式性地表示本實施形態之振動元件100之俯視圖。圖2之I-I線之剖面相當於圖1。

1.1.基板

基板10可使用單晶半導體基板，例如矽(Si)、鎵砷(GaAs)等基板。又，作為基板10，亦可使用陶瓷基板、玻璃基板、藍寶石基板、合成樹脂基板等各種基板。基板10較佳為單晶矽基板。基板10之厚度為例如100μm~400μm。

基板10亦可具有如圖所示之絕緣性基底層12。於圖示之例中，成為於矽基板11之表面形成有基底層12之基板10。作為基底層12之材質，可列舉例如氮化矽(Si₃N₄)。又，於形成收容振動元件100之空腔之情形時，基底層12亦可用作蝕刻終止層。又，於基板10中，亦可於基底層12下進而形成有未圖示之溝槽絕緣層、LOCOS(Local Oxidation of Silicon，矽局部氧化)絕緣層、半凹陷(semi-recess)LOCOS絕緣層等。

1.2.第1電極

第1電極20係形成於基板10上。第1電極20之形狀並無特別限定，根據振動元件100之功能或感度之要求而適當設計。於圖2所示之例中，第1電極20於俯視下形成為矩形形狀，並電性連接於與其一體形成之配線42。

第1電極20具有平行於基板10且規定厚度之第1面21及第2面22。第1面21係與基板10對向之平面、即下表面，第2面22係相對於基板10位於相反側之平面、即上表面。而且，第1面21之俯視下之輪廓至少於第1電極20與第2電極30對向之位置上，較第2面22之俯視下之輪廓更成為外側。

第1電極20具有連接第1面21及第2面22之錐形面23。錐形面23係以如下方式規定之面：至少於第1電極20與第2電極30對向之位置，使第1電極20之厚度朝向基板10而變薄。錐形面23於圖中係描繪成平面，但可為平面可為曲面，亦可為其等之組合。錐形面23亦可為於俯視下於第1電極20之全周連續之面。

此處，第1面21、第2面22及錐形面23表現為平面，該表現並非指第1面21、第2面22及錐形面23毫無凹凸而較平坦(平滑)。例如，有於第1面21、第2面22及錐形面23存在由構成第1電極20之原子引起之凹凸、或由構成第1電極20之物質之二級結構(粒子、粒塊、晶界等)引起之凹凸等的情形，有微觀上看稱不上嚴格之平面之情形。然而，即便於此種情形時，若以更宏觀之視角觀察，則存在該等凹凸變得不明顯，而以可將第1面21、第2面22及錐形面23稱為平面之程度被觀測到之條件。因此，於本說明書中，若以此種更宏觀之視角觀察時可認作平面，則將其稱為平面。具體而言，例如，於利用解析度為5nm左右之通用之掃描式電子顯微鏡觀察第1面21、第2面22及錐形面23之剖面之情形時，若未確認到明顯之凹凸則稱為平面。

第1電極20之第1面21與第2面22之間之距離(由第1面21及第2面22所規定之厚度)可設為100nm以上且10μm以下。而且，第1電極20之由第1面21及錐形面23所規定之部分之厚度亦可沿著朝向第2電極30之方向而逐漸變薄。

作為本實施形態之振動元件100中之第1電極20之功能，可列舉與第2電極30成對而構成電容器之一者之電極。

於本實施形態中，第1電極20包含摻雜有雜質之多晶矽。第1電極亦可為非晶矽、單晶矽等半導體材料。作為雜質，可列舉例如砷(As)、磷(P)、硼(B)等。雜質可藉由例如離子注入而導入。又，雜質亦可藉由熱處理而予以活化。

第1電極20中之雜質之濃度於較距離第1電極20之上表面(第2面22)10nm更深之位置上，自上表面(第2面22)側朝向下表面(第1面21)側(於厚度方向上朝向基板10)單調遞減。可藉由離子注入時之能量等條件而使雜質之濃度於第1電極20之厚度方向上變化。

此處，雜質之濃度除可根據離子注入時之條件或退火之條件估算以外，亦可藉由二次離子質譜分析法(Secondary Ion Mass Spectrometry：SIMS)等進行測定。SIMS可藉由例如自第1電極20之第2面22側照射5keV之Cs作為一次離子之條件進行測定。藉此，可獲得自第1電極20之上表面側朝向下表面側之濃度分佈。

所謂雜質之濃度單調遞減係指於自上表面側朝向下表面側之雜質之濃度分佈中，濃度無極大點或極小點地減少。再者，忽略因SIMS等之測定上之雜訊或解析度而顯現於分佈中之濃度之極大或極小。

第1電極20中之雜質之濃度如上所述，於較距離第1電極20之上表面10nm更深之位置上，自上表面側朝向下表面側單調遞減，但亦可於較距離第1電極20之上表面10nm更淺之位置上具有最大值或極大值。

第1電極20例如係藉由如下方式而形成：於基板10之整面藉由CVD(Chemical Vapor Deposition，化學氣相沈積)法、濺鍍法等成膜多晶矽之層後，藉由光微影技術及蝕刻技術進行圖案化。作為此時之蝕刻，可列舉濕式蝕刻、乾式蝕刻等，但於使用乾式蝕刻之情形時，抑制第1電極20之稜角之效果顯著。關於稜角於「3.實驗例」中詳細敍述。

於本實施形態中，設為雜質濃度高者蝕刻速率高，雜質濃度低者蝕刻速率低。而且，使上表面側之雜質濃度高於下表面側，從而上表面側之蝕刻速率高於下表面側。藉此，有效率地形成錐形形狀。蝕刻較佳為各向同性蝕刻。其原因之一在於：由雜質之濃度差引起之橫向之蝕刻速率差變顯著，故而可更有效率地形成錐形形狀。又，為了提高蝕刻速率，亦可將雜質之導電型設為N型。

1.2.第2電極

第2電極30係與第1電極20相隔地配置於第1電極20上。又，第2電極30可因與第1電極20之間之靜電力而變形。

第2電極30亦可具有形成於基板10上之部分。第2電極30之形狀並無特別限定，根據振動元件100之功能或感度之要求而適當設計。於圖2所示之例中，第2電極30以於俯視下與第1電極20重疊之方式形成為矩形形狀，並電性連接於與其一體形成之配線44。

第2電極30具有與第1電極20相隔地對向之對向面31。對向面31係相對於第1電極20之第2面22及錐形面23相隔地對向。

第2電極30之厚度可設為例如100nm以上且10μm以下。作為振動元件100中之第2電極30之功能，可列舉成為與第1電極20成對而構成電容器之一電極之情況。

作為第2電極30之材質，只要具有導電性，則無特別限定，可列舉例如選自由Cu、Au、Pt、Co及Ni所組成之群中之1種或2種以上之合金、或摻雜有雜質之多晶矽。於為多晶矽之情形時，作為雜質，可列舉例如砷(As)、磷(P)、硼(B)等。雜質可藉由例如離子注入而導入。又，雜質亦可藉由熱處理而得以活化。

第2電極30例如可藉由如下方式形成：於第1電極20上形成犧牲層，於該犧牲層上藉由CVD法、濺鍍法等成膜所需材質之層後，藉由光微影技術及蝕刻技術而圖案化，並於其後藉由蝕刻而去除犧牲層。又，作為此種犧牲層，可列舉氧化矽等，於此情形時，犧牲層亦可為將第1電極20之多晶矽熱氧化而形成。於藉由多晶矽之熱氧化而形成犧牲層之情形時，第1電極20之第2面22及錐形面23形狀容易追隨性更好地被轉印至第2電極30之對向面31，故而本實施形態之抑制於第2電極30之對向面31形成槽之效果變得更顯著。

1.3.作用效果

關於本實施形態之振動元件100，於第2電極30之與第1電極20對向之面上，成為應力集中點之槽減少。即，第1電極20之雜質之濃度於較距離第1電極20之表面10nm更深之位置上，自表面側朝向深度方向單調遞減，藉此於形成第1電極20時，不易於第1電極20產生稜角。因此，於與第1電極20對向地形成之第2電極30中，不易形成對應於第1電極20之稜角之槽之形狀。藉此，本實施形態之振動元件100於第2電極30因與第1電極20之間之靜電力而變形之情形時，可減少第2電極30中之應力集中點，第2電極30不易破損而具有較高之可靠性。又，於與第1電極20對向地形成之第2電極30中，不易形成對應於第1電極20之稜角之槽之形狀，故而第1電極20與第2電極30不易接觸，抑制兩電極間之短路(short)之效果較高。

1.4.振動元件之製造方法

圖3至圖8係模式性地表示本實施形態之振動元件之製造方法之各步驟中之剖面的圖。本實施形態之振動元件之製造方法包括：步驟(a)，其於基板10上形成第1層20a；步驟(b)，其向第1層20a之第1區域離子注入第1雜質；步驟(c)，其將第1層20a圖案化而形成於側面部具有錐形面23之第1電極20；步驟(d)，其於第1電極20上及第1電極20之錐形面23上形成犧牲層25；步驟(e)，其於基板10及犧牲層25上以使第1電極20上表面部及第1電極20之錐形面23之至少一部分對向配置之方式形成第2電極30；及步驟(f)，其去除犧牲層25。而且，步驟(b)係以如下方式進行：第1雜質之濃度於較距離第1電極20之上表面10nm更深之位置上，自上表面側朝向下表面側單調遞減。

以下，依照步驟順序對本實施形態之振動元件之製造方法進行說明。

首先，於矽基板11上形成基底層12，將其準備成基板10。基底層12例如為氮化矽，可藉由CVD法、濺鍍法而成膜。又，基底層12亦可視需要被圖案化。

繼而，如圖3所示般成膜成為第1電極20之第1層20a(於本實施形態中係設為多晶矽膜)。第1層20a可藉由例如CVD法或濺鍍法等而成膜。

繼而如圖4所示，向第1層20a之第1區域離子注入第1雜質(圖中箭頭係概念性地表示離子注入)。本步驟可藉由通用之離子注入法而進行。第1層20a之第1區域只要係設定於包含獲得所需之蝕刻速率之部分之範圍內，則於俯視下可為第1層20a之整體亦可為一部分。於圖示之例中，第1區域係設定於第1層20a之整面。又，作為第1雜質，可使用砷(As)、磷(P)、硼(B)等。藉由本步驟，可對第1層20a(多晶矽)賦予導電性、及形成第1層20a中之厚度方向之第1雜質之濃度的分佈。本步驟之離子注入亦可進行複數次。又，複數次進行之離子注入所使用之雜質之導電型可相同亦可不同。進而，第1雜質之導電型亦可為N型。

於本步驟中，以第1雜質之濃度於較距離第1層20a之上表面10nm更深之位置上，自上表面側朝向下表面側單調遞減之方式進行離子注入。於進行複數次離子注入之情形(例如注入第1雜質及第2雜質之情形)時，亦以將第1雜質之濃度與第2雜質合計而得之濃度於較距離第1層20a之上表面10nm更深之位置上，自上表面側朝向下表面側單調遞減之方式進行。於本步驟之後至將第1層20a圖案化而形成第1電極20之步驟之前，亦可視需要包括熱處理步驟，於此情形時，亦能以於經過熱處理步驟後，雜質之濃度於較距離第1層20a之上表面10nm更深之位置上，自上表面側朝向下表面側單調遞減之方式，調整本步驟之離子注入之條件及熱處理條件。於進行複數次離子注入之情形(例如離子注入第1雜質及第2雜質之情形)時，熱處理步驟亦可處於離子注入第1雜質子之步驟與離子注入第2雜質之步驟之間。於此情形時，亦能以於離子注入第2雜質後，將第1雜質之濃度與第2雜質濃度合計而得之濃度於較距離第1層20a之上表面10nm更深之位置上，自上表面側朝向下表面側單調遞減之方式，調整本步驟之離子注入之條件及熱處理步驟。

繼而，如圖5、圖6所示，將第1層20a圖案化而形成第1電極20。即，如圖5所示，藉由光微影技術而形成掩膜M1(例如抗蝕圖案)，並如圖6所示，以掩膜M1作為掩膜而蝕刻第1層20a，從而形成第1電極20。蝕刻亦可於掩膜M1之下表面側進行。於圖示之例中，於本步驟中同時形成配線42。藉由該蝕刻形成第1電極20之錐形面23。

本步驟中之蝕刻可藉由乾式蝕刻及濕式蝕刻之至少一種而進行。於本步驟中，由於第1雜質之濃度於較距離第1層20a之上表面10nm更深之位置上，自上表面側朝向下表面側單調遞減，故而於第1電極20之錐形面23、以及第1電極20之錐形面23及第2面22之連接部附近不易形成稜角。此種特徵尤其於在本步驟中採用乾式蝕刻之情形時變顯著。關於該稜角，於「3.實驗例」之項中詳細敍述。

接下來如圖7所示，於第1電極20上形成犧牲層25。於本實施形態中，犧牲層25係將第1電極20之多晶矽熱氧化而形成。熱氧化處理能以例如800℃以上且1100℃以下之溫度進行。

接下來，如圖8所示，於基板10及犧牲層25上形成第2電極30。第2電極30可於藉由例如CVD法、濺鍍法等而成膜所需材質之層後，藉由光微影技術及蝕刻技術進行圖案化而形成。於圖示之例中，於本步驟中同時形成配線44。

繼而去除犧牲層25。犧牲層25可藉由例如使用氫氟酸或緩衝氫氟酸(氫氟酸與氟化銨之混合液)等之濕式蝕刻、使用氟化氫系之氣體等之乾式蝕刻等而進行。

以如上所述之方式，可製造圖1所示之振動元件100。

根據本實施形態之振動元件之製造方法，不易於第1電極20形成稜角，且不易於第2電極30之與第1電極20對向之對向面31形成槽。因此，可製造因與第1電極20之間之靜電力而變形之第2電極30之破損得到抑制，且電極間短路得到抑制之可靠性高之振動元件。又，根據本實施形態之振動元件之製造方法，即便於第1電極20之形狀經由犧牲層25而被反映至第2電極30之形狀之情形時，亦可製造可靠性高之振動元件。

2.電子裝置 2.1.電子裝置

本發明之電子裝置包含上述振動元件。以下，對基板10、及於形成於基板10上之空腔1內收容有上述振動元件100之電子裝置200進行說明。

圖9係模式性地表示電子裝置200之剖面之圖。電子裝置200所具有之振動元件100與上述振動元件100同樣，故而同樣之構件係標註同樣之符號並省略其詳細說明。

電子裝置200如圖9所示般包含基板10、形成於基板10上之空腔1、覆蓋空腔1之蓋體50、及配置於空腔1內之振動元件100。

基板10具有如圖示之基底層12，作為形成空腔1時之蝕刻終止層發揮功能。亦可於基底層12與基板10之間形成未圖示之溝槽絕緣層、LOCOS(Local Oxidation of Silicon)絕緣層、半凹陷LOCOS絕緣層等。

蓋體50係以覆蓋空腔1之方式形成。蓋體50可由一個構件構成，亦可由具有貫通孔之構件、及密封該具有貫通孔之構件之貫通孔之構件構成。於蓋體50由一個構件構成之情形時，電子裝置200亦可具有用以藉由例如蝕刻而形成空腔1之孔或密封構件等其他構成。於圖示之例中，蓋體50包含具有貫通孔52之第1密封層54、及積層於第1密封層54而密封貫通孔52之第2密封層56。

第1密封層54具有貫通孔52。貫通孔52之數量無限定。第1密封層54可設為單層構造，但亦可包含例如3層以上之積層構造，將上述積層構造之最上層設為包含TiN、Ti、W、Au、Pt中之至少一種或該等之合金之層，將上述積層構造之最下層設為包含TiN、Ti、W、Au、Pt中之至少一種或該等之合金之層，並將上述積層構造之至少一層形成為Al-Cu合金層。

第2密封層56係形成於第1密封層54上。第2密封層56可堵塞第1密封層54之貫通孔52。第2密封層56包含含有選自由例如Al、W及Cu所組成之群中之1種或2種以上之合金之層。第1密封層54及第2密封層56可自上方覆蓋空腔1而發揮作為密封空腔1之蓋體50發揮功能。

空腔1係用以收容振動元件100之空間。空腔1於圖示之例中係由基底層12、層間絕緣層80及蓋體50所劃分而成。空腔1內可設為例如減壓狀態，藉此可實現振動元件100之動作精度之提昇。

振動元件100係配置於空腔1內。第1電極20及第2電極30分別與配線42及配線44連接，進而，經由形成於層間絕緣層80之通孔62及通孔64而連接於配線72及配線74。

再者，雖未圖示，但電子裝置200亦可包含含有電晶體等之電路部、外部連接用之端子、墊、鈍化層等絕緣層等。又，電子裝置200亦可為WCSP(Wafer Level Chip Scale Package，晶圓級晶片尺寸封裝)構造。

2.2.電子裝置之製造方法

本實施形態之電子裝置例如能以如下方式而製造。

本實施形態之電子裝置200之製造方法包含上述振動元件100之製造方法。因此，關於重複之製造步驟，省略詳細說明。圖10~圖14係模式性地表示電子裝置200之製造步驟之一步驟之剖面圖。

本實施形態之電子裝置200之製造方法包括以下步驟：形成覆蓋振動元件100之層間絕緣層80；形成覆蓋振動元件100及層間絕緣層80之蓋體50；於蓋體50形成貫通孔52；及通過貫通孔52對覆蓋振動元件100之層間絕緣層80、及犧牲層25進行蝕刻而將其等去除，從而形成收容有振動元件100之空腔1。

首先，以與上述振動元件100之製造方法同樣之方式形成第1電極20、犧牲層25及第2電極30(參照圖8)。於此時間點，振動元件100並未完成，但於本製造方法之說明中，有將圖8之構造體稱為振動元件100之情況。

繼而，如圖10所示，形成覆蓋犧牲層25及第2電極30之層間絕緣層80。層間絕緣層80係藉由例如CVD法或塗佈(旋轉塗佈)法等而形成。於形成層間絕緣層80後，亦可進行使層間絕緣層80之表面平坦化之處理。

其次，如圖11所示，於配線42及配線44上分別形成通孔62及通孔64，並形成連接於其等之配線72及配線74。通孔62及通孔64例如可藉由嵌入W、Al等而形成。又，配線72及配線74例如可藉由濺鍍Al、Cu、W等並進行圖案化而形成。又，亦可進而以與上述同樣之步驟形成層間絕緣層80。此時，亦可視需要進而形成通孔或配線。於形成層間絕緣層80後，亦可進行使層間絕緣層80之表面平坦化之處理。

其次，如圖12所示，形成蓋體50之第1密封層54。第1密封層54例如可藉由利用CVD法或濺鍍法等氣相沈積法而成膜，並進行圖案化而形成。又，藉由該圖案化，如圖12所示般形成連通至空腔1之貫通孔52。

繼而，如圖13所示，使蝕刻液或蝕刻氣體通過貫通孔52而去除存在於成為空腔1之區域之層間絕緣層80及犧牲層25，形成空腔1及振動元件100(於本說明書中，有時將該步驟稱為釋放步驟)。釋放步驟例如可藉由使用氫氟酸或緩衝氫氟酸(氫氟酸與氟化銨之混合液)等之濕式蝕刻、使用氟化氫系之氣體等之乾式蝕刻等而進行。於釋放步驟中，亦可利用規定空腔1之側面之側壁，於此情形時，例如亦可於形成上述通孔62等之步驟中，同時形成側壁並加以使用。

其後，視需要洗淨空腔1。洗淨例如可藉由異丙醇(IPA)或水而進行。

繼而，如圖9所示，於第1密封層54上形成第2密封層56。第2密封層56例如可藉由濺鍍法、CVD法等氣相沈積法而成膜，並密封貫通孔52。又，藉由利用氣相沈積法而形成第2密封層56，亦可保持減壓狀態而密封空腔1內。蓋體50亦可視需要進行圖案化。

藉由以上所例示之步驟，可製造電子裝置200。

根據本實施形態之電子裝置之製造方法，不易於振動元件100之第1電極20形成稜角，不易於第2電極30之與第1電極20對向之面形成槽。因此，可製造具有因與第1電極20之間之靜電力而變形之第2電極30之破損得到抑制，且電極間短路得到抑制之可靠性高之振動元件100的電子裝置200。

3.實驗例

以下說明實驗例，進而詳細地說明本發明，但本發明不受以下實驗例之任何限定。

3.1.實驗方法

準備複數個於形成有基底層(Si₃N₄)之矽基板上藉由CVD法而形成有多晶矽膜之試樣。此時之多晶矽膜之厚度均設為280nm。

將磷(P)作為雜質注入至多晶矽膜整面。離子注入及熱處理之條件係以對每種試樣不同之以下5種條件進行。

(實驗例1)離子注入(加速電壓35keV、劑量6E15atoms/cm²)

(實驗例2)離子注入(加速電壓35keV、劑量6E15atoms/cm²)，繼而離子注入(加速電壓5keV、劑量6E15atoms/cm²)

(實驗例3)離子注入(加速電壓5keV、劑量6E15atoms/cm²)

(實驗例4)離子注入(加速電壓35keV、劑量6E15atoms/cm²)，繼而熱處理(650℃、20分鐘/氮氣環境下)

(實驗例5)離子注入(加速電壓35keV、劑量6E15atoms/cm²)，繼而熱處理(650℃、20分鐘/氮氣環境下)，進而，離子注入(加速電壓5keV、劑量6E15atoms/cm²)。

藉由SIMS測定各試樣之表面而測定磷之深度方向之濃度分佈，並將其結果示於圖14。SIMS之測定係於照射5keV之Cs作為一次離子之條件下進行。

其後，對各個試樣形成掩膜圖案並進行乾式蝕刻。繼而，去除掩膜，於多晶矽膜上形成剖面觀察用之保護膜而獲得各實驗例之試樣。

將所獲得之試樣分別割斷，並將利用掃描式電子顯微鏡對割斷面進行觀察而得之結果示於圖15。

3.2.實驗結果

觀察圖14及圖15可知，SIMS之濃度分佈與SEM觀察結果中之多晶矽膜之邊緣之形狀顯示出非常好之關聯。圖15中之SEM照片係以右側成為基板側之方式顯示。

於圖14之SIMS之濃度分佈中，實驗例1、2、4之試樣於自表面起40nm~50nm之位置有極大點。於與此對應之圖15之SEM照片中，實驗例1、2、4之試樣確認到向試樣之表面側突出之稜角形狀。與此相對，實驗例3、5之試樣於SIMS之濃度分佈中，於較距離表面10nm更深之位置上不具有極大值而單調遞減，於對應之SEM照片中，未確認到明顯之稜角形狀。又，雖未圖示，但於實驗例2、3、5之試樣之SIMS之濃度分佈中，於自表面起5nm左右之深度確認到峰值。

根據該等結果判明，於雜質濃度於較距離多晶矽膜之上表面10nm更深之位置上，自上表面側朝向下表面側單調遞減之情形時，即便於較距離上表面10nm更淺之位置上具有最大值或極大值，亦不會確認到稜角形狀。

藉此，可理解為於實驗例3、5之在多晶矽膜上積層其他層之情形時，於該其他層之與多晶矽膜對向之面上，不易形成槽(凹處)形狀。

再者，於本發明中，所謂於特定之構件A上(或下)配置(或形成)特定之構件B時，並不限定於在構件A上(或下)直接配置(或形成)構件B之態樣，包含於不損害本發明之作用效果之範圍內，在構件A上(或下)介隔其他構件而配置(或形成)構件B之態樣。

本發明並不限定於上述實施形態，可進而進行各種變化。例如，本發明包含與實施形態中所說明之構成實質上相同之構成(例如，功能、方法及結果相同之構成、或目的及效果相同之構成)。又，本發明包含將實施形態中所說明之構成之非本質部分進行替換後之構成。又，本發明包含可發揮與實施形態中所說明之構成相同之作用效果之構成或達成相同目的之構成。又，本發明包含對實施形態中說明之構成添加公知技術而成之構成。