TWI533438B - 半導體設備、半導體結構、以及半導體結構之形成方法 - Google Patents

半導體設備、半導體結構、以及半導體結構之形成方法 Download PDF

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鄧伊筌
蔡宏佳
朱家驊
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Description

半導體設備、半導體結構、以及半導體結構之形成方法
本發明是有關於一種具有微機電及互補式金氧半導體的半導體結構，特別是有關於一種具有真空密封微腔室之微機電及互補式金氧半導體的半導體結構。
在半導體製程中，積體電路製造於半導體晶圓上。半導體晶圓可以是堆疊式(stacked)或是接合於每一晶圓之頂端以形成所謂的3D積體電路。有些半導體晶圓中包括微機電系統(micro-electro-mechanical systems,MEMS)。微機電系統包括形成微米尺度的微結構之技術。典型的微機電裝置設置於矽晶圓之上並且以材料薄膜製成。
微機電系統之應用包括慣性感應器之應用，例如動態感測器(motion sensors)、加速度計(accelerometers)以及陀螺儀(gyroscopes)。其他微機電系統之應用包括光學應用例如可移動鏡(movable mirrors)、射頻(radio frequency,RF)應用例如射頻開關(RF switches)以及共振器(resonators)。微機電裝置將其特殊需求引進整合製程中。而微機電裝置的 機電裝置將其特殊需求引進整合製程中。而微機電裝置的電性連結則成為一具有獨特挑戰的領域。
有鑑於此，本發明之一態樣為一半導體設備，包括一覆蓋晶圓，其具有一表面，其中，此表面具有複數個第一凹穴；一第一裝置具有一第一表面，其中，此第一表面具有複數個第二凹穴；一密封墊設置於此覆蓋晶圓之表面與第一裝置之第一表面之間，其中密封墊於覆蓋晶圓與第一裝置之間形成了複數個微腔室；以及一第二裝置具有一第一表面，第二裝置之第一表面與第一裝置之一第二表面接合，第二裝置包括一或多個導電貫孔，其將第一裝置與第二裝置之一第二表面電性連結，以及複數個導電凸塊，其形成於第二裝置之第二表面之上，其中，一或多個導電凸塊與一或多個導電貫孔相連，且此些導電凸塊與第二裝置相連。
本發明之另一態樣為一半導體結構，包括一微機電裝置，微機電裝置包含一陀螺儀或一加速度計，且包含有摻雜的多晶矽導體；一覆蓋晶圓，其接合於微積電裝置之一第一表面上；複數個密封微腔室，此些微腔室位於覆蓋晶圓與微機電裝置之間，且陀螺儀或加速度計暴露於此些微腔室之中，以及此些微腔室之內部壓力皆小於1巴；以及一互補式金氧半導體(CMOS)裝置具有一第一表面接合於微積電裝置之一第二表面，CMOS裝置包含一或多個導 電貫孔連接該微機電裝置與CMOS裝置之一第二表面；以及複數個導電凸塊位於CMOS裝置之第二表面上。
本發明之另一態樣為一半導體結構之形成方法，包括形成一微機電裝置於一微機電基板上。沉積一氧化層於微機電基板上。蝕刻複數個導孔於一互補式金氧半導體(CMOS)基板上之一互補式金氧半導體(CMOS)裝置層中。接合氧化層於CMOS基板上。薄化此微機電基板以形成一薄化微機電基板。沉積一第一接合金屬層於薄化微機電基板上。形成一懸浮基板結構於薄化微機電基板中。接合一覆蓋晶圓於薄化微機電基板上。薄化CMOS基板。從CMOS基板之一背側蝕刻複數個貫孔以暴露此些CMOS裝置層中之該些導孔。沉積一氧化物於此些貫孔中。沉積並圖案化一導電材料於此些貫孔及部分之薄化CMOS基材上。以及形成複數個導電凸塊於圖案化導電材料之上。
100‧‧‧半導體結構
110、901‧‧‧覆蓋晶圓
111‧‧‧凹穴
120‧‧‧第一裝置
121‧‧‧溝槽
122‧‧‧穿透溝槽壁開口
123‧‧‧內部連接結構
130‧‧‧第二裝置
131‧‧‧基板
132‧‧‧導電貫孔
133‧‧‧導電凸塊
134‧‧‧金屬線
135、503‧‧‧裝置層
136‧‧‧導電通孔
140、904‧‧‧微腔室
142‧‧‧密封墊
143‧‧‧接合層
200‧‧‧方法
202、204、205、206、208、210‧‧‧步驟
212、214、216、218、220、222、224‧‧‧步驟
300、400、500、600、700、800、900‧‧‧工作件
1000、1100、1200、1300、1400、1500‧‧‧工作件
301‧‧‧微機電裝置
303‧‧‧圖案化之第一氧化矽層
304‧‧‧第一多晶矽層
305‧‧‧氣相蝕刻停止層
306‧‧‧圖案化之第二氧化層
307‧‧‧第二多晶矽層
308‧‧‧氣體擴散阻擋層
309‧‧‧第三多晶矽層
401、1201‧‧‧氧化層
501‧‧‧CMOS裝置
502‧‧‧導孔
504‧‧‧半導體裝置
506‧‧‧介電材料
507、1001‧‧‧CMOS基板
601‧‧‧薄化微機電基板
701‧‧‧第一接合金屬
801‧‧‧溝槽
802‧‧‧懸浮基板結構
803‧‧‧錨區
902‧‧‧第二接合金屬
1101‧‧‧貫孔
1103‧‧‧通孔
1301、1307‧‧‧導電貫孔
1303‧‧‧導體
1305‧‧‧導電通孔
1401‧‧‧凸塊隔絕層
1402‧‧‧開口
1501‧‧‧導電凸塊結構
1503‧‧‧凸塊下金屬層
1505‧‧‧導電凸塊
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖繪示根據本發明之部分實施方式之半導體結構之剖面圖；第2圖繪示根據本發明之部分實施方式之製備半導體結構之方法之流程圖；以及第3-15圖繪示根據本發明之部分實施方式之製備 半導體結構之不同階段之剖面圖。
以下將以圖式揭露本發明之複數實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，熟悉本領域之技術人員應當瞭解到，在本發明部分實施方式中，這些實務上的細節並非必要的，因此不應用以限制本發明。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。
在詳細敘述每個圖中所繪示之實施方式之前，先對許多實施方式及其特徵之優點進行概述。例如在部分實施方式中，晶圓級接合或是晶圓級封裝實施於至少兩片晶圓或兩個裝置上，其中一裝置可為微機電(MEMS)裝置，以及另一裝置可為一覆蓋晶圓或是一互補式金氧半導體(CMOS)裝置。此些裝置可被接合在一起以形成一封裝裝置，其中在兩接合裝置之間之微腔室或微凹穴中具有一密封真空環境。在此封裝裝置之不同的應用方式中，此封裝裝置中微腔室之真空度範圍可從10-5毫巴至數百毫巴，此結果可來自於裝置的高熱預算。裝置間之氣體外洩或是週遭之氣體進入微腔室中時，會造成微腔室中之壓力改變。此氣體外洩可能影響封裝裝置之真空度。而且，若氣體是從另一裝置外洩，例如從CMOS裝置外洩至微機電裝置之微腔室中，則此外洩氣體可能含有CMOS裝置在製程中所使用之材料，因此改變了微機電裝置之操作環境，並對微機電裝 置之操作產生有害的影響。
第1圖繪示根據本發明之部分實施方式之半導體結構100之剖面圖。半導體結構100包括一覆蓋晶圓110，一第一裝置120以及一第二裝置130。覆蓋晶圓110可為一矽晶圓或其他能被蝕刻、具有足夠機械強度、及材料組成不會使氣體洩漏至真空環境中之半導體製程常用之基板。覆蓋晶圓110包括一些凹穴111形成於或被蝕刻於覆蓋晶圓110的一側。
第一裝置120從一半導體晶圓中形成，半導體晶圓例如矽晶圓。第一裝置120上具有溝槽121於第一裝置120之一側，並具有許多內部連接結構於另一側。部分溝槽121之溝槽壁的底部並未與第一裝置120之其他部分連接，如第1圖中元件122所繪示。換句話說，部分溝槽壁僅靠著與第一裝置120之基板橫向連結懸浮於第一裝置120的其他部份之上。這些第一裝置120中之穿透溝槽壁開口122形成部分之微腔室140。在部分實施方式中，懸浮溝槽壁為震動體，彈簧或彈性線圈，此些部分可以在感應器、陀螺儀、加速計、射頻裝置、或光學裝置中產生作用。在部分實施方式中，溝槽壁的底部直接與剩餘的基板相連接。第一裝置120可為一微機電裝置或其他具有真空微腔室的裝置。微機電裝置可包括半導體裝置例如電晶體、電容、電感或電阻。內部連接結構123包括導體及介於導體中或環繞導體之介電材料。內部連接結構123中之導體需在內部連結形成後還能承受高溫製程。在部分實施方式中，導體 為生長或沉積於第一裝置120之基板之上的摻雜矽。在部分實施方式中，導體為具有極高熔點、能承受高於攝氏500或600度而不產生形變或材料位移的金屬或合金，合適的金屬例如鋁和銅。
一密封墊142設置於第一裝置120與覆蓋晶圓110之間以形成微腔室140。且密封墊142接合第一裝置120與覆蓋晶圓110。密封墊142可包括不同層。在部分實施方式中，密封墊142包括一由兩層以上接合金屬層形成之共晶層。接合金屬層可包括鋁銅、鋁鍺、銦、金、錫、銅、鉻、鋇、鈦、鋁或其合金。在部分實施方式中，共晶層中只有一接合金屬層，例如使用鋁或金與矽接合。
一第二裝置130包括一基板131，基板131之一側具有一裝置層135，以及導電凸塊133位於基板131的另一側。第二裝置130亦可包括導電貫孔132，導電貫孔132中至少有部分具有金屬填充於其中，並連接第一裝置120中之內部連接結構123與導電凸塊133。導電凸塊133可直接設置於導電貫孔132之末端，或是偏移於導電貫孔132之末端，藉由金屬線134將兩者連接。第二裝置亦可包括導電通孔136，導電通孔136可連接裝置層135與導電凸塊133，且導電通孔136不會穿透裝置層135。
第二裝置130可為一積體電路，包括互補式金氧半導體裝置設置而成的特定應用積體電路(ASIC)，亦可為主動或被動半導體裝置。一接合層143設置於第一裝置120與第二裝置130之間。導電貫孔132延伸入部分接合層143 之中。接合層可包括例如一氧化矽層。
半導體結構100只能經由在半導體結構100一側之導電凸塊133形成外部連接。因為覆蓋晶圓110、第一裝置120以及第二裝置130可被製備成相同大小，故將外部連接只設置在一側將可以進行晶圓堆疊晶圓封裝製程(wafer-on-wafer packaging process)。在晶圓堆疊晶圓封裝製程中，一片具有許多裝置的晶圓將與另一片具有許多裝置的同大小的晶圓一起封裝。因可將多片晶圓一起封裝，使得此封裝製程可更有效率。而最後的切割製程則將半導體封裝自晶圓封裝中獨立出來。其他封裝方式可包括從不只一側形成外部連接，但此晶片堆疊晶圓(chip on wafer)之方式具有較高之生產成本。
第一圖中之半導體結構100的另一個特徵在於微腔室140的完整性。微腔室140與其他設計相比，較不容易受氣體外洩或受其他裝置產生之外洩氣體的影響而影響真空度。覆蓋晶圓110及密封墊142的使用達成了完全的共晶接合，因此提供了機械性質優良的微腔室140。此外，微腔室140的內表面主要為有參雜及無參雜的矽，並不容易產生氣體外洩。
接下來將以將以第2圖中所繪示之流程圖中所示之方法200以及第3-15圖中之不同製程階段之工作件結構剖面圖來描述半導體結構100之製程。工作件所代表為已部分完成之半導體結構，包括一或多個基板或裝置。工作件中所包括之裝置可為部分完成或完全完成之裝置。
請參閱第2圖，在步驟202中，一微機電裝置形成於一微積電基板上。此微機電裝置可為第1圖中所繪示之第1裝置。微機電裝置可包括陀螺儀、加速計、其他感應器、射頻裝置、或光學裝置。微機電基板為一半導體基板，且可為一矽晶圓、一絕緣層覆矽(SOI)晶圓或是任何其他常用之半導體基板，包括具有鎵、鍺或砷之複合基板。
形成微機電裝置的方法包括複數個步驟包括沉積氧化矽層、多晶矽層、氮化矽層以及氣體擴散阻擋層。這些層經過沉積及圖案化後形成許多導電結構或形成部分的微機電結構。多晶矽層可在沉積過程中一併進行摻雜，或在另外的步驟中進行摻雜以形成導電結構。氧化矽層設置於導電結構之間作為介電及絕緣材料使用。低應力的氮化矽層可在一系列的蝕刻步驟中作為氣相蝕刻停止層。氣體擴散阻擋層沉積於接近微積電裝置的上方，以防止其他裝置所洩漏之氣體擴散至微機電裝置之微腔室中。這些層使用一般半導體製程常用之沉積與圖案化之技術。沉積方式包含但不僅限於化學氣相沉積(CVD)、物理氣相沉積(PVD)或離子束沉積(ion beam deposition)。化學氣相沉積可為電漿輔助化學氣相沉積(PECVD)、常壓化學氣相沉積(APCVD)以及旋轉塗佈玻璃(SOG)製程。在化學氣相沉積的過程中，可使用磷化氫或砷化氫以提供多晶矽之導電性。在部分實施方式中，摻雜物為乙硼烷。物理氣相沉積可包括濺鍍。圖案化製程包括顯影及蝕刻，一光阻經過沉積、曝光、顯影後可作為蝕刻光罩以移除其下之部分材料，再將剩下之 光阻移除。一般蝕刻製程包括乾蝕刻與濕蝕刻。
第3圖繪示一工作件300之剖面圖，工作件300包括一微機電裝置301，此微機電裝置301可經由步驟202形成。微機電裝置301包括一基板302，基板302具有多層結構形成於其上。一圖案化之第一氧化矽層303及第一多晶矽層304可緊連於基板302上。圖案化之第一氧化矽層303將於後續之步驟中被移除。一氣相蝕刻停止層305沉積於圖案化之第一氧化矽層303及第一多晶矽層304之上。部分之第一多晶矽層304可嵌入氣相蝕刻停止層305中。一圖案化之第二氧化層306以及第二多晶矽層307沉積於氣相蝕刻停止層305上。一氣體擴散阻擋層308沉積於圖案化之第二氧化層306以及第二多晶矽層307之上。氣體擴散阻擋層308為保護材料，用於防止其上或其下之粒子互相擴散。氣體擴散阻擋層308可包括氮化矽、低應力之氮化矽、氧化鋁、氧化鈦、氧化鉭、氧化鉿、矽酸鉿、氧化鋯或矽酸鋯。一第三多晶矽層309沉積於氣體擴散阻擋層308之上。
請參照第2圖，步驟204為沉積一氧化矽層於微機電裝置上。氧化層可以化學氣相沉積方式形成，並以化學機械研磨(CMP)進行平坦化處理，以利於熔合接合(fusion bonding)。第4圖繪示一工作件400之剖面圖，工作件400包括微機電裝置301及一位於微積電裝置301之上之氧化層401。
請繼續參照第2圖，步驟205為蝕刻複數個導孔於 一互補式金氧半導體(CMOS)基板上之一互補式金氧半導體(CMOS)裝置層中。CMOS基板為一半導體基板，包括矽基板，SOI基板或其他常用之半導體基板。CMOS裝置層可部分形成於CMOS基板中及CMOS基板上。CMOS裝置層可包括半導體裝置例如電晶體、電感、電容及電阻。一嵌入於一介電材料之內部連接結構形成於半導體裝置之上。在裝置層中蝕刻出導孔並穿透介電材料以暴露出下層之CMOS基板，且導孔並不與裝置層中之內部連接結構相連接。CMOS裝置即包括CMOS裝置層與CMOS基板，請參照第一圖中半導體結構100中之第二裝置130。
第5圖繪示一工作件500之剖面圖，工作件500包括一CMOS裝置501，CMOS裝置501具有一CMOS基板507、一裝置層503及在裝置層503中蝕刻出之導孔502。裝置層503包括半導體裝置504以及在介電材料506之中及之下的內部連接結構505。CMOS裝置以習知之CMOS製程製備而成。CMOS製程包括上述提及與微機電裝置相關之沉積及蝕刻製程，其亦可包括離子植入、磊晶以及其他常用之半導體製程。一些導孔502，例如10到20個，形成於每個半導體產品中，這些導孔將於後續步驟中形成貫孔。介電材料506進行平坦化處理以與第4圖之微機電裝置進行熔合接合。
請參閱第2圖，在步驟206中，微機電裝置與CMOS裝置接合。接合步驟可為微機電裝置中之氧化層與CMOS裝置中之介電材料熔合接合，在接合之前，被接合之表面 須先潔淨及平坦化。在部分實施方式中，裝置被水分子覆蓋，例如暴露在蒸氣中。微機電裝置與CMOS裝置對準後互相連接，越過介面之矽醇鍵高分子化形成氧化物-氧化物鍵結(oxide to oxide bond)。裝置可進行退火以增加接合強度並移除在介面中擴散之水分子。接合完成後，在步驟208中，微機電基板被薄化。薄化基板之步驟包括研磨及拋光微機電基板，使其成為一厚度約為數10微米，例如小於100微米之薄層。
第6圖繪示一工作件600之剖面圖。工作件600包括互相接合之一CMOS裝置501及一薄化之微機電裝置301，其中，兩裝置表面的氧化層熔融為一體。當氧化層的材料相同且表面經過適當的處理後，兩氧化層的接合面將不容易被分辨出來。在步驟205中形成之導孔502設置在兩裝置501、301之間。導孔502之側壁皆被介電材料506圍繞，且導孔502之一端為CMOS基板507，另一端面對於微機電裝置301之方向為氧化層401。第三多晶矽層309在靠微機電裝置之側鄰接氧化層401。薄化微機電基板601之厚度可為約10至100微米，例如50微米。
請參閱第2圖，在步驟210中，第一接合金屬層沉積並圖案化於薄化微機電基板上。依照接合金屬層的金屬種類，第一接合金屬層可先沉積再圖案化及蝕刻；或是先沉積並圖案化一介電層或遮罩層，再沉積第一接合金屬層於介電層及基板表面上，再將介電層與介電層上之第一接合金屬層一併移除。移除方式可依介電層之材料選擇，可 為化學機械研磨、蝕刻、或灰化製程。第7圖繪示工作件700之剖面圖，工作件700具有形成於薄化微機電基板601上之一第一接合金屬701。工作件700為倒置之第6圖中之工作件600。
請參閱第2圖，在步驟212中，一懸浮基板結構形成於薄化微機電基板之中。藉由蝕刻圖案穿過薄化微機電基板601至底下的氧化層，再利用氣相蝕刻等方式移除氧化層可形成懸浮基板結構，微機電基板可以乾蝕刻製程圖案化及蝕刻。在部分實施方式中，微機電基板以深矽蝕刻(deep silicon etching)並使用含氟氣體以形成溝槽並暴露底下氧化層。再以氣相蝕刻劑，例如氣相氫氟酸蝕刻劑移除氧化層。在部分實施方式中，氧化層利用濕蝕刻方式移除，圍繞在氧化層周圍的多晶矽層及氣相蝕刻停止層並不會被一併移除。
請參閱第8圖，第8圖繪示一工作件800。工作件800包括懸浮基板結構802、溝槽801，其中溝槽801位於懸浮基板結構802之圖案與一錨區803之間。懸浮基板結構802藉由至少一個錨區803與剩下的微機電基板601側向連接，且可藉由微機電裝置之設計形成不同圖案。在部分實施方式中，懸浮基板結構802是一捲狀或網格結構。錨區803連接第一多晶矽層304，且此第一多晶矽層304不會被氣相蝕刻移除。微機電基板601中之懸浮基板結構802可為微機電裝置層。
請參閱第2圖，在步驟214中，一覆蓋晶圓接合於 薄化微機電基板上。覆蓋晶圓可為一半導體晶圓、一玻璃基板、一石英基板或其他適合的材料。覆蓋晶圓可包括一第二接合金屬層以及形成在覆蓋晶圓一側的凹穴或溝槽。覆蓋晶圓可藉由兩金屬之共晶接合與微機電裝置接合。兩種與基板相連接之金屬共晶接合將具有強的機械強度，並能密封微機電裝置與覆蓋晶圓間的孔穴。合適的共晶金屬包括包括鋁銅、鋁鍺、銦、金、錫、銅、鉻、鋇、鈦、鋁或其合金。第一與第二接合金屬可為上述之一或多種金屬。覆蓋晶圓上之接合金屬及微機電基板之接合金屬對準放置後，再進行加熱與加壓使得接合金屬形成共晶複合物，且依照金屬材料不同而選用不同的溫度與壓力。形成共晶接合所需要的溫度遠小於個別金屬的熔點。並且因為共晶複合物的形成，兩接合金屬間不會產生明顯的交介面。接合製程是在真空環境下執行。當完全密封形成後，被密封墊環繞的內部孔穴在工作件移出真空環境後仍保持真空。根據部分實施方式，真空環境之指氣壓小於數百毫巴，例如約0.1毫巴或數十毫巴。
第9圖為一工作件900之剖面圖。工作件900包括一覆蓋晶圓901，一微機電裝置301以及一CMOS裝置501。一密封墊，其包括第一接合金屬701及一第二接合金屬902，於覆蓋晶圓901及微機電裝置301之間環繞並密封一微腔室904。並可使用額外的接合金屬於覆蓋晶圓901及微機電裝置301之間，但此些接合金屬並不用於密封墊中。例如工作件900包括接合金屬設置於覆蓋晶圓901及 微機電裝置301之間，且此接合金屬不用於密封微腔室904。微腔室904包括在覆蓋晶圓901中之凹穴、在第2圖中之步驟212中形成的溝槽801以及位於懸浮基板結構802之溝槽壁下方的穿透溝槽壁開口。
請參閱第2圖，步驟216為薄化CMOS基板。薄化製程包括研磨及拋光CMOS基板至約數百微米厚，舉例來說為約100至約200微米之間。第10圖為一工作件1000之剖面圖，工作件1000包括覆蓋晶圓901、微機電裝置301以及CMOS裝置501。CMOS裝置501中之CMOS基板1001已被薄化。
請參閱第2圖，於步驟218中，從CMOS基板之背側蝕刻複數個貫孔以暴露CMOS裝置層中之導孔。貫孔可以一或多種習知之半導體技術例如濕蝕刻、乾蝕刻或能量束(雷射、離子束等)蝕刻而成。在熔合接合前於微機電裝置上沉積之氧化層可在同一步驟或在另外之步驟中被移除。氧化層被移除後暴露出微機電裝置之內部連接結構，例如第三多晶矽層。穿透蝕刻可使用蝕刻遮罩來實行，例如從CMOS基板之背側圖案化工作件；亦可在特定位置以選擇性能量束實行。在部分實施方式中，在CMOS基板之前側可包括一或多個可由機器在CMOS基板背側辨識出之位置標記，以利於能量束操作。
第11圖為工作件1100經過步驟218中之貫孔蝕刻及氧化層移除後之剖面圖。第11圖中包括覆蓋晶圓901、微機電裝置301以及CMOS裝置501。貫孔1101在CMOS 基板1001中被蝕刻出，以連接在步驟205中形成之導孔502。一或多個通孔1103可在基板1001中形成，以連接CMOS裝置中之金屬層。貫孔1101與通孔1103因為移除了相同量的基板1001，所以可使用相同的方法蝕刻。貫孔1101與通孔1103可為數十微米寬，例如15微米。貫孔1101暴露出微機電裝置301中之導電層，例如第3圖中之第三多晶矽層309。
請參閱第2圖，於步驟220中，氧化物沉積於貫孔之中並回蝕刻以暴露出導電結構。氧化物從工作件之背側沉積，以將貫孔及導孔之側壁絕緣。沉積方式可為化學氣相沉積。在部分實施方式中，化學氣相沉積為低溫製程，以最小化所消耗的熱預算。氧化物需沉積足夠的厚度以確保側壁被完整覆蓋，並防止任何電流從貫孔中的導體流入基板之中。氧化層被回蝕刻以暴露微機電裝置及CMOS裝置中之導電結構。回蝕刻製程使用偏壓以引導蝕刻劑，例如電漿中之離子朝向貫孔1101之底部(微機電裝置)及通孔1103之底部(CMOS內部連接結構)蝕刻。第12圖為一工作件1200在步驟220之剖面圖。工作件1200包括位於貫孔1101及通孔1103內之氧化層1201。貫孔1101與通孔1103之底部為暴露出之導體結構。
請參照第2圖，在步驟222中，一導電材料沉積並圖案化於貫孔中及部分之薄化CMOS基板上。導電材料可為銅使用晶種層(化學氣相沉積)及銅金屬(電鍍)沉積而成。在部分實施方式中，導電材料可完全填滿貫孔及通孔。 在部分實施方式中，只有部分的貫孔及通孔被填入導電材料，例如只覆蓋底部及側壁。導電材料亦可使用其他材料例如鋁、銅鋁合金、鎢、鎳以及其他半導體常用之導體材料。在導電材料沉積完後，便進行圖案化及蝕刻。圖案化製程可根據電路輸出設計以分隔導電材料。例如，導電材料可與一貫孔及一導電凸塊相連。
第13圖為工作件1300在第2圖中之步驟222後之剖面圖。工作件1300包括導電貫孔1301、1307。導電貫孔1301、1307利用導體1303電性連接微機電裝置301與CMOS裝置501之背側。如圖中所示，導體1303不完全填滿貫孔。在導電貫孔1301的底部，導體1303直接與微機電裝置301之內部連接結構相連接。工作件1300亦包括導電通孔1305，導電通孔1305與CMOS裝置501之內部連接結構與CMOS裝置501之背側電性連接。如圖中所示，在導電通孔1305中之導體1303亦與微機電裝置301之內部連接結構電性連接。因此，導體1303不僅作為連結至導電凸塊的外部電極，亦可在CMOS裝置501與微機電裝置301之間傳遞訊號而不需經過導電凸塊。在部分實施方式中，在CMOS裝置501與微機電裝置301之間傳送信號的導體1303不與外部導電凸塊連接。
請參閱第2圖，在步驟224中，導電凸塊形成於圖案化導電材料上，圖案化導電材料例如第13圖之導體。導電凸塊形成方法包括塗佈一凸塊隔絕層於導電材料之上，圖案化凸塊隔絕層以形成開口並暴露出導電材料，沉積導 電襯墊於開口中，再沉積導電凸塊材料填滿並從開口中突起。導電凸塊在工作件背面形成了一球柵陣列結構(BGA)。第14圖為工作件1400形成並圖案化一凸塊隔絕層1401後之剖面圖。凸塊隔絕層1401可使用任何常用於導電凸塊週遭之材料構成，例如不同種類的環氧樹脂。環氧樹脂可使用例如BT樹脂(bismaleimide-triazine resin)、聚醯亞胺、其他熱塑性高分子或上述之組合。工作件1400包括在凸塊隔絕層1401中暴露導體1303的開口1402。第15圖為具有完整的導電凸塊結構1501的工作件1500之剖面圖。一凸塊下金屬層1503連接導體1303並設置於導電凸塊1505及導體1303之間。如圖所示，導電凸塊1505形成於凸塊下金屬層1503之上並填滿第14圖中所繪示之開口1402且凸起於開口1402之上。導電凸塊可依照凸塊下金屬層1503之材料種類及幾何形狀不同而形成不同形狀。在部分實施方式中，導電凸塊為半球、半橢球或圓柱體。導電凸塊可以使用任何典型的凸塊材料。導電凸塊1505形成之後，工作件1500可被獨立裁切並整合至產品中。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧半導體結構
110‧‧‧覆蓋晶圓
111‧‧‧凹穴
120‧‧‧第一裝置
121‧‧‧溝槽
122‧‧‧穿透溝槽壁開口
123‧‧‧內部連接結構
130‧‧‧第二裝置
131‧‧‧基板
132‧‧‧導電貫孔
133‧‧‧導電凸塊
134‧‧‧金屬線
135‧‧‧裝置層
136‧‧‧導電通孔
140‧‧‧微腔室
142‧‧‧密封墊
143‧‧‧接合層

Claims (9)

  1. 一種半導體結構，包含：一覆蓋晶圓，其具有一表面，其中，該表面具有複數個第一凹穴；一第一裝置具有一第一表面，其中，該第一表面具有第二複數個第二凹穴；一密封墊設置於該覆蓋晶圓之該表面與該第一裝置之該第一表面之間，其中該密封墊於該覆蓋晶圓與該第一裝置之間形成複數個微腔室，且其中該密封墊包含共晶合金材料；以及一第二裝置具有一第一表面，該第二裝置之該第一表面與該第一裝置之一第二表面接合，該第二裝置包含：一或多個導電貫孔，其將該第一裝置與該第二裝置之一第二表面電性連結；以及複數個導電凸塊，其形成於該第二裝置之該第二表面之上，其中，該一或多個導電凸塊與該一或多個導電貫孔相連，且該些導電凸塊與該第二裝置相連。
  2. 如請求項1所述之半導體結構，其中該些微腔室之內部壓力小於100毫巴。
  3. 如請求項1所述之半導體結構，其中該第一裝置包含一陀螺儀或一加速度計暴露於該些微腔室之一中。
  4. 如請求項1所述之半導體結構，其中該第一裝置包含一有摻雜的多晶矽導體。
  5. 如請求項1所述之半導體結構，其中該些微腔室中具有一懸浮基板結構。
  6. 如請求項1所述之半導體結構，其中該第一裝置更包含一氣體擴散阻擋層。
  7. 一種半導體設備，包含：一微機電裝置，該微機電裝置包含一陀螺儀或一加速度計，且包含有摻雜的多晶矽導體；一覆蓋晶圓，其接合於該微積電裝置之一第一表面上；一密封墊於該覆蓋晶圓與該微機電裝置之間形成複數個密封微腔室，且該陀螺儀或該加速度計暴露於該些微腔室之中，其中該密封墊包含共晶合金材料以及該些微腔室之內部壓力皆小於1巴；以及一互補式金氧半導體(CMOS)裝置，具有一第一表面接合於該微積電裝置之一第二表面，該CMOS裝置包含：一或多個導電貫孔連接該微機電裝置與該CMOS裝置之一第二表面；以及複數個導電凸塊位於該CMOS裝置之該第二表面上。
  8. 一種半導體結構之形成方法，包含： 形成一微機電裝置於一微機電基板上；沉積一氧化層於該微機電基板上；蝕刻複數個導孔於一互補式金氧半導體(CMOS)基板上之一互補式金氧半導體(CMOS)裝置層中；接合該氧化層於該CMOS基板上；薄化該微機電基板以形成一薄化微機電基板；沉積一第一接合金屬層於該薄化微機電基板上；形成一懸浮基板結構於該薄化微機電基板中；接合一覆蓋晶圓於該薄化微機電基板上；薄化該CMOS基板；從該CMOS基板之一背側蝕刻複數個貫孔以暴露該些CMOS裝置層中之該些導孔；沉積一氧化物於該些貫孔中；沉積並圖案化一導電材料於該些貫孔及部分之該薄化CMOS基材上；以及形成複數個導電凸塊於該圖案化導電材料之上。
  9. 如請求項8所述之方法，其中，該薄化微機電基板之厚度介於約10至100微米。
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