TW201411744A - 四方平面無導腳半導體封裝件及其製法 - Google Patents

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Abstract

一種四方平面無導腳半導體封裝件，係包括：封裝膠體、構形為上寬下窄且嵌設於該封裝膠體下表面之金屬層、埋於該封裝膠體中且結合於該金屬層上之複數電性連接墊、以及埋於該封裝膠體中並電性連接該些電性連接墊之半導體晶片，藉由該金屬層具有上寬下窄之構形，使得該電性連接墊不易自該封裝膠體中脫落，而能提升信賴性。

Description

四方平面無導腳半導體封裝件及其製法
本發明係有關一種半導體封裝件及其製法，尤指一種四方平面無導腳半導體封裝件及其製法。
隨著電子產業的逢勃發展，許多高階電子產品都逐漸朝往輕、薄、短、小等高集積度方向發展，半導體封裝結構也發展出許多種不同的電路模組，其中，無導腳半導體封裝件是一種特殊電路模組，特徵是銲球皆外露於半導體封裝件底部，其結合係採用表面耦接方式。表面耦接係在半導體與印刷電路板作接合過程中，將封裝單元直接銲結至印刷電路板上，使得無導腳半導體封裝件的接腳與電路板能夠緊密接合。
舉例而言，如第2A至2D圖所示之習知四方平面無導腳半導體封裝件2之製法。
如第2A及2A’圖所示，提供一載體21，其材質為銅，在該載體21上形成晶片座41a及複數個環設於該晶片座41a周圍之電性連接墊41b，且如第2A’圖所示，至少部份該電性連接墊41b延伸有導電跡線42b。
如第2B圖所示，於該晶片座41a頂面上接置半導體晶片51，接著以銲線61電性連接該半導體晶片51與各該電性連接墊41b，之後再於該載體21上形成封裝膠體71，以包覆該晶片座41a、電性連接墊41b、半導體晶片51及銲線61。
如第2C圖所示，移除該載體21，以令晶片座41a及電性連接墊41b之底面外露出該封裝膠體71之底面。
如第2D圖所示，於該封裝膠體71、晶片座41a及電性連接墊41b之底面形成防銲層81，且該防銲層81具有複數外露晶片座41a及電性連接墊41b之部分底面之防銲層開口811，接著於該防銲層開口811中形成銲球91。
然而，該半導體封裝件2之晶片座41a及電性連接墊41b的側面大致上呈現平面，容易自該封裝膠體71中脫落，影響產品信賴性。
因此，如何提供一種四方平面無導腳半導體封裝件及製法，俾能確保產品的可靠度，實為一重要課題。
鑒於上述習知技術之缺失，本發明提供一種四方平面無導腳半導體封裝件，係包括：封裝膠體，係具有相對之第一表面及第二表面；金屬層，係為上寬下窄之構形，且嵌設於該封裝膠體之第二表面上；複數電性連接墊，係埋於該封裝膠體中且結合於該金屬層之上寬構形上；以及半導體晶片，係埋於該封裝膠體中並電性連接該些電性連接墊。
前述之半導體封裝件及其製法中，該金屬層係為金屬鍍層。
本發明復提供一種四方平面無導腳半導體封裝件之製法，係包括：形成複數電性連接墊於一載體上之金屬層上；移除未被該電性連接墊覆蓋之金屬層，以外露出部份 該載體，且令該電性連接墊下方之金屬層具有上寬下窄之構形；接置半導體晶片於該載體上方，並使該半導體晶片電性連接該些電性連接墊；於該載體上形成封裝膠體，以包覆該半導體晶片與該電性連接墊及其下方之金屬層，且該封裝膠體具有相對之第一表面和第二表面，而該封裝膠體之第二表面係與該載體接觸；以及移除該載體，以顯露該封裝膠體之第二表面與該電性連接墊下方之金屬層。
前述之製法中，形成該電性連接墊之製程係包括：形成具有複數阻層開口之阻層於該載體之金屬層上，以外露出部分該金屬層；電鍍形成該電性連接墊於該阻層開口中；以及移除該阻層。
前述之製法中，該載體係為鐵合金載體。
前述之製法中，該載體之金屬層係經表面處理而得，且該表面處理之方式係為物理氣相沉積、電鍍、無電鍍或濺鍍。
前述之製法中，係以蝕刻方式移除未被該電性連接墊覆蓋之金屬層，以令該電性連接墊下方之金屬層具有上寬下窄之構形。
前述之半導體封裝件及其製法中，形成該金屬層之材質係為銅。
前述之半導體封裝件及其製法中，形成該電性連接墊之材質係為Au/Pd/Ni/Pd、Au/Ni/Cu/Ni/Ag、Au/Ni/Cu/Ag、Pd/Ni/Pd、Au/Ni/Au或Pd/Ni/Au。
前述之半導體封裝件及其製法中，該載體之金屬層上 復具有至少一置晶墊，以設置該半導體晶片，且該些電性連接墊係位於該置晶墊周圍。
前述之半導體封裝件及其製法中，復包括形成防銲層於該封裝膠體之第二表面上，且該防銲層具有複數外露出該金屬層之防銲層開口。又包括形成導電元件於該防銲層開口中。
前述之半導體封裝件及其製法中，該半導體晶片係以導電凸塊或銲線電性連接該些電性連接墊。
由上可知，本發明係以鐵合金載體取代銅合金載體，可降低使用成本。再者，使用銅作為鐵合金載體表面之金屬鍍層可提升導電電性，有利於形成置晶墊和電性連接墊。
此外，根據本發明之製法，因預先形成金屬層於該載體上，故封裝製程無需於形成防銲層之前再形成保護層，另一方面，當該封裝膠體包覆住金屬層時，該金屬層上寬下窄之構形會形成錨狀嵌卡，避免該置晶墊和電性連接墊自封裝膠體中脫落，進一步提升信賴性。
以下係藉由特定的具體實例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點與功效。本發明亦可藉由其他不同的具體實例加以施行或應用，本說明書中的各項細節亦可基於不同觀點與應用，在不悖離本發明之精神下進行各種修飾與變更。
須知，本說明書所附圖式所繪示之結構、比例、大小 等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本創作可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本創作所能產生之功效及所能達成之目的下，均應仍落在本創作所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「第一」、「第二」、「第三」及「上」等之用語，亦僅為便於敘述之明瞭，而非用以限定本創作可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本創作可實施之範疇。
第1A至1J圖係顯示本發明四方平面無導腳半導體封裝件1之製法之剖面示意圖。
如第1A圖所示，提供於一表面上具有材質如銅之金屬層10之載體20。
在本實施例中，該載體20之頂面和底面皆具有金屬層10，惟亦可僅在頂面或底面形成一金屬層10。該載體20可為鐵合金載體，且預先表面處理該載體20而得金屬層10，而該金屬層10係為金屬鍍層，如銅。
又，該載體20為鐵合金時，其可選自低碳鋼、中碳鋼、高碳鋼、灰鑄鐵、白鑄鐵及任何摻雜入其它雜質原子的鐵碳二元合金。另外，該表面處理方法包括：物理氣相沉積、電鍍、無電鍍或濺鍍。
如第1B圖所示，利用圖案化技術，形成具有複數阻層開口301之阻層30於該載體20頂面之金屬層10上，以 外露出部分該金屬層10。
如第1C圖所示，以例如電鍍之方式形成複數置晶墊40a和電性連接墊40b於該阻層開口301中。在本實施例中，係形成複數置晶墊40a，且該些電性連接墊40b係位於用以接置半導體晶片之複數置晶墊40a整體周圍；於另一實施例中，可僅形成複數電性連接墊40b而不形成該置晶墊40a。該置晶墊40a和電性連接墊40b之材質係為Au/Pd/Ni/Pd(金/鈀/鎳/鈀)、Au/Ni/Cu/Ni/Ag(金/鎳/銅/鎳/銀)、Au/Ni/Cu/Ag(金/鎳/銅/銀)、Pd/Ni/Pd(鈀/鎳/鈀)、Au/Ni/Au(金/鎳/金)或Pd/Ni/Au(鈀/鎳/金)，依序自該金屬層10堆疊而成。
如第1D至1E圖所示，移除該阻層30，然後以例如蝕刻之方式移除未被該置晶墊40a和電性連接墊40b覆蓋之金屬層10，以外露出部份該載體20。如第1E’圖所示，由於該金屬層10產生側蝕現象，各該置晶墊40a和電性連接墊40b下方之金屬層10具有上寬下窄之構形。
此外，於本實施例中，如第1E’圖所示，復顯示該置晶墊40a和電性連接墊40b係為包含例如Au/Pd/Ni/Pd四種材質者。
如第1F圖所示，於該置晶墊40a上接置至少一半導體晶片50，並以複數銲線60電性連接該半導體晶片50和該電性連接墊40b，其中，本實施例係以該半導體晶片50之作動面朝上之方式與複數銲線60進行電性連接。接著，於該載體20上形成封裝膠體70，以包覆該半導體晶片50、 銲線60、置晶墊40a、電性連接墊40b、置晶墊40a與其下方之金屬層10、及該電性連接墊40b與其下方之金屬層10，其中，該封裝膠體70具有相對之第一表面70a和第二表面70b，且該第二表面70b係與該載體20接觸。
如第1G圖所示，移除該載體20，以顯露該封裝膠體70之第二表面70b和該置晶墊40a和電性連接墊40b下方之金屬層10。接著，於該封裝膠體70之第二表面70b上形成一防銲層80，且該防銲層80具有複數外露出該置晶墊40a和電性連接墊40b下方之部份金屬層10之防銲層開口801。
如第1H圖所示，形成如銲球之導電元件90於該防銲層開口801中。由於當形成該置晶墊40a和電性連接墊40b之前，該載體20上已預先形成該金屬層10，故形成防銲層80之前不需形成如化學鍍銅之保護層。
第1H’與1H”係為第1H圖之其它實施例。
如第1H’圖所示，其與第1H圖之製法之差異在於未製作置晶墊40a，故於第1F圖之製程中，該半導體晶片50係可選擇性地藉由黏著材料500接置於該載體20。當移除該載體20後，係外露該半導體晶片50之底側(或黏著材料500)，使該防銲層80復形成於該半導體晶片50之底側(或黏著材料500)上。
如第1H”圖所示，其與第1H圖之製法之差異在於置晶方式，故於第1F圖之製程中，該半導體晶片50係藉由導電凸塊62覆晶結合於該電性連接墊40b上。當移除該載體 20後，係外露該金屬層10。
根據前述之製法，本發明提供一種四方平面無導腳半導體封裝件1,1’,1”，係包括：具有相對之第一表面70a及第二表面70b之封裝膠體70；一金屬層10，係由複數墊形或片形金屬片段所構成，且各該墊形或片形金屬片段係為上寬下窄之構形，且嵌設於該封裝膠體70之第二表面70b上；複數電性連接墊40b，係埋於該封裝膠體70中且結合於該金屬層10之上寬構形上；以及埋於該封裝膠體70中並電性連接該些電性連接墊40b之一半導體晶片50。
本發明之四方平面無導腳半導體封裝件1,1’,1”復可包括至少一埋於該封裝膠體70中之置晶墊40a，且結合於該金屬層10之上寬構形上，用以設置該半導體晶片50。
本發明之四方平面無導腳半導體封裝件1,1’,1”復可包括形成於該封裝膠體70之第二表面70b上之一防銲層80，且該防銲層80具有複數外露出該置晶墊40a和電性連接墊40b下方之部份金屬層10之複數防銲層開口801。
本發明之四方平面無導腳半導體封裝件1,1’,1”復可包括導電元件90，係形成於該防銲層開口801中。
上述實施例僅例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修飾與改變。因此，本發明之權利保護範圍，應如後述之申請專利範圍所列。
1,1’,1",2‧‧‧半導體封裝件
10‧‧‧金屬層
20、21‧‧‧載體
30‧‧‧阻層
301‧‧‧阻層開口
40a‧‧‧置晶墊
41a‧‧‧晶片座
40b、41b‧‧‧電性連接墊
42b‧‧‧導電跡線
50、51‧‧‧半導體晶片
500‧‧‧黏著材料
60、61‧‧‧銲線
62‧‧‧導電凸塊
70、71‧‧‧封裝膠體
70a‧‧‧第一表面
70b‧‧‧第二表面
80、81‧‧‧防銲層
801、811‧‧‧防銲層開口
90‧‧‧導電元件
91‧‧‧銲球
第1A至1J圖係顯示本發明四方平面無導腳半導體封裝件之製法示意圖，其中，第1E’圖係顯示電性連接墊之剖視放大示意圖，第1H’及1H"係為第1H圖之其它實施例；以及第2A至2D圖係顯示習知之四方平面無導腳半導體封裝件之製法示意圖，其中，第2A’圖係為第2A圖之上視示意圖。
1‧‧‧半導體封裝件
10‧‧‧金屬層
40a‧‧‧置晶墊
40b‧‧‧電性連接墊
50‧‧‧半導體晶片
60‧‧‧銲線
70‧‧‧封裝膠體
70a‧‧‧第一表面
70b‧‧‧第二表面
80‧‧‧防銲層
801‧‧‧防銲層開口
90‧‧‧導電元件

Claims (21)

  1. 一種四方平面無導腳半導體封裝件之製法，係包括：形成複數電性連接墊於一載體上之金屬層上；移除未被該電性連接墊覆蓋之金屬層，以外露出部份該載體，且令該電性連接墊下方之金屬層具有上寬下窄之構形；接置半導體晶片於該載體之上，並使該半導體晶片電性連接該些電性連接墊；於該載體上形成封裝膠體，以包覆該半導體晶片、該電性連接墊及其下方之金屬層，且該封裝膠體具有相對之第一表面和第二表面，而該封裝膠體之第二表面係與該載體接觸；以及移除該載體，以顯露該封裝膠體之第二表面與該電性連接墊下方之金屬層。
  2. 如申請專利範圍第1項所述之四方平面無導腳半導體封裝件之製法，其中，形成該電性連接墊之製程係包括：形成具有複數阻層開口之阻層於該金屬層上，以外露出部分該金屬層；電鍍形成該電性連接墊於該阻層開口中；以及移除該阻層。
  3. 如申請專利範圍第1項所述之四方平面無導腳半導體封裝件之製法，其中，該載體為鐵合金載體。
  4. 如申請專利範圍第1項所述之四方平面無導腳半導體 封裝件之製法，其中，該金屬層係經表面處理而得，且該表面處理之方式係為物理氣相沉積、電鍍、無電鍍或濺鍍。
  5. 如申請專利範圍第1項所述之四方平面無導腳半導體封裝件之製法，其中，形成該金屬層之材質係為銅。
  6. 如申請專利範圍第1項所述之四方平面無導腳半導體封裝件之製法，其中，係以蝕刻方式移除未被該電性連接墊覆蓋之金屬層，以令該電性連接墊下方之金屬層具有上寬下窄之構形。
  7. 如申請專利範圍第1項所述之四方平面無導腳半導體封裝件之製法，其中，形成該電性連接墊之材質係為Au/Pd/Ni/Pd、Au/Ni/Cu/Ni/Ag、Au/Ni/Cu/Ag、Pd/Ni/Pd、Au/Ni/Au或Pd/Ni/Au。
  8. 如申請專利範圍第1項所述之四方平面無導腳半導體封裝件之製法，其中，該金屬層上復具有至少一置晶墊，以設置該半導體晶片。
  9. 如申請專利範圍第8項所述之四方平面無導腳半導體封裝件之製法，其中，該些電性連接墊係位於該置晶墊周圍。
  10. 如申請專利範圍第1項所述之四方平面無導腳半導體封裝件之製法，復包括形成防銲層於該封裝膠體之第二表面上，且該防銲層具有複數外露出該金屬層之防銲層開口。
  11. 如申請專利範圍第10項所述之四方平面無導腳半導體 封裝件之製法，復包括形成導電元件於該防銲層開口中。
  12. 如申請專利範圍第1項所述之四方平面無導腳半導體封裝件之製法，其中，該半導體晶片係以導電凸塊或銲線電性連接該些電性連接墊。
  13. 一種四方平面無導腳半導體封裝件，係包括：封裝膠體，係具有相對之第一表面及第二表面；金屬層，係為上寬下窄之構形，且嵌設於該封裝膠體之第二表面上；複數電性連接墊，係埋於該封裝膠體中且結合於該金屬層之上寬構形上；以及半導體晶片，係埋於該封裝膠體中並電性連接該些電性連接墊。
  14. 如申請專利範圍第13項所述之四方平面無導腳半導體封裝件，其中，形成該電性連接墊之材質係為Au/Pd/Ni/Pd、Au/Ni/Cu/Ni/Ag、Au/Ni/Cu/Ag、Pd/Ni/Pd、Au/Ni/Au或Pd/Ni/Au。
  15. 如申請專利範圍第13項所述之四方平面無導腳半導體封裝件，其中，該金屬層係為金屬鍍層。
  16. 如申請專利範圍第13項所述之四方平面無導腳半導體封裝件，其中，該金屬層之材質係為銅。
  17. 如申請專利範圍第13項所述之四方平面無導腳半導體封裝件，復包括至少一置晶墊，係埋於該封裝膠體中，以設置該半導體晶片。
  18. 如申請專利範圍第17項所述之四方平面無導腳半導體封裝件，其中，該些電性連接墊係位於該置晶墊周圍。
  19. 如申請專利範圍第13項所述之四方平面無導腳半導體封裝件，復包括防銲層，係形成於該封裝膠體之第二表面上，且該防銲層具有複數外露出該金屬層之防銲層開口。
  20. 如申請專利範圍第19項所述之四方平面無導腳半導體封裝件，復包括導電元件，係形成於該防銲層開口中。
  21. 如申請專利範圍第13項所述之四方平面無導腳半導體封裝件，其中，該半導體晶片係以導電凸塊或銲線電性連接該些電性連接墊。
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