TW201409658A - 半導體堆疊單元、半導體封裝件及其製法 - Google Patents

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邱承浩
陳光欣
盧俊宏
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Abstract

一種半導體堆疊單元、半導體封裝件及其製法，該半導體堆疊單元係包括半導體基板、第一膠層、複數第一導電元件及複數第二導電元件，該半導體基板係具有相對之第一表面與第二表面及複數貫穿該第一表面與第二表面之導電通孔，該第一膠層係形成於該半導體基板之第一表面上，該第一導電元件係嵌埋於該第一膠層中，並外露於該第一膠層之表面，且電性連接各該導電通孔，該第二導電元件係形成於該第二表面上，且電性連接各該導電通孔。本發明能有效避免黏膠殘留，進而可增進良率。

Description

半導體堆疊單元、半導體封裝件及其製法
本發明係有關於一種半導體堆疊單元、半導體封裝件及其製法，尤指一種具有嵌埋的導電元件之半導體堆疊單元、半導體封裝件及其製法。
隨著時代的進步，現今電子產品均朝向微型化、多功能、高電性及高速運作的方向發展，為了配合此一發展趨勢，半導體業者莫不積極研發體積微小、高性能、高功能、與高速度化的半導體封裝件，藉以符合電子產品之要求。
半導體封裝件為了達到更積集化及更高的效能表現，因而發展出所謂的穿矽中介板(through silicon interposer，TSI)，其係形成複數貫穿矽基材之上下表面的通孔，並填充導電材料於該等通孔內以成為複數導電穿孔，亦可於該矽基材之上下表面形成線路層，而構成一穿矽中介板。
第1A與1B圖所示者，係習知之穿矽中介板及其製法之剖視圖。
如第1A圖所示，其係先提供一具有相對之第一表面10a與第二表面10b及複數貫穿該第一表面10a與第二表面10b之導電通孔101之半導體基板10，並於該第一表面10a上設置複數電性連接該導電通孔101的第一導電凸塊11a，且使該半導體基板10之第一表面10a與第一導電凸塊11a藉由暫時性黏著層12暫時地固定於承載板13上的 剝離層14上，接著，於該半導體基板10之第二表面10b上設置電性連接該導電通孔101的第二導電凸塊11b。
如第1B圖所示，於該半導體基板10之第二表面10b上貼上切割用膠膜15，並移除該第一表面10a上之承載板13、剝離層14與暫時性黏著層12，最後再進行切單步驟(未圖示)。
惟，於移除該暫時性黏著層12時，經常會有移除不完全的情況，而容易發生於該第一表面10a上殘留有該暫時性黏著層12的情況，導致最終的良率下降。
因此，如何避免上述習知技術中之種種問題，實已成為目前亟欲解決的課題。
有鑒於上述習知技術之缺失，本發明提供一種半導體堆疊單元，係包括：半導體基板，係具有相對之第一表面與第二表面及複數貫穿該第一表面與第二表面之導電通孔；第一膠層，係形成於該半導體基板之第一表面上；複數第一導電元件，係嵌埋於該第一膠層中，並外露於該第一膠層之表面，且電性連接各該導電通孔；以及複數第二導電元件，係形成於該第二表面上，且電性連接各該導電通孔。
本發明復提供一種半導體堆疊單元之製法，係包括：提供一具有相對之第一表面與第二表面及複數貫穿該第一表面與第二表面之導電通孔之半導體基板；於該第一表面上形成複數電性連接各該導電通孔的第一導電元件；使該 半導體基板接置於一承載件上的膠層上，且該膠層係包覆該第一表面與第一導電元件；於該第二表面上形成複數電性連接各該導電通孔的第二導電元件，並移除該承載件；使該半導體基板藉其第二導電元件接置於一承載片上；從該膠層之側研磨移除部分該膠層，以外露該第一導電元件；進行切單步驟；以及移除該承載片。
本發明提供另一種半導體堆疊單元之製法，係包括：提供一具有相對之第一表面與第二表面及複數貫穿該第一表面與第二表面之導電通孔之半導體基板；於該第一表面上形成複數電性連接各該導電通孔的第一導電元件；使該半導體基板接置於一承載件上的第一膠層上，且該第一膠層係包覆該第一表面與第一導電元件；於該第二表面上形成複數電性連接各該導電通孔的第二導電元件；於該第二表面上形成第二膠層，且該第二膠層包覆該第二導電元件；從該第二膠層之側研磨移除部分該第二膠層，以外露該第二導電元件；移除該承載件，並使該半導體基板藉其第二導電元件與第二膠層接置於一承載片上；從該第一膠層之側研磨移除部分該第一膠層，以外露該第一導電元件；進行切單步驟；以及移除該承載片。
本發明又提供一種半導體封裝件，係包括：第一半導體堆疊單元，係包括：半導體基板，係具有相對之第一表面與第二表面及複數貫穿該第一表面與第二表面之導電通孔；第一膠層，係形成於該半導體基板之第一表面上；複數第一導電元件，係嵌埋於該第一膠層中，並外露於該第 一膠層之表面，且電性連接各該導電通孔；以及複數第二導電元件，係形成於該第二表面上，且電性連接各該導電通孔；封裝基板，係具有相對之第三表面與第四表面，該第一半導體堆疊單元係藉其第二導電元件接置於該第三表面上；以及半導體晶片，係接置於該第一半導體堆疊單元上。
本發明再提供一種半導體封裝件之製法，係包括：提供一第一半導體堆疊單元，係包括：半導體基板，係具有相對之第一表面與第二表面及複數貫穿該第一表面與第二表面之導電通孔；第一膠層，係形成於該半導體基板之第一表面上；複數第一導電元件，係嵌埋於該第一膠層中，並外露於該第一膠層之表面，且電性連接各該導電通孔；以及複數第二導電元件，係形成於該第二表面上，且電性連接各該導電通孔；以及使該第一半導體堆疊單元藉其第二導電元件接置於一具有相對之第三表面與第四表面的封裝基板之第三表面上，並於該第一半導體堆疊單元上接置半導體晶片。
由上可知，因為本發明係於半導體基板上形成包覆導電元件的永久鍵結的膠材，例如封裝膠體或底膠，然後再研磨該膠材與導電元件，以外露該導電元件，而不需如習知技術般使用暫時性黏著層及移除該暫時性黏著層之步驟，因此不會有黏膠殘留於該半導體基板上的問題，故可有效提高良率。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「側」、「齊平」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第一實施例
第2A至2F圖所示者，係本發明之半導體堆疊單元、半導體封裝件及其製法之第一實施例的示意圖，其中，第2D’圖係第2D圖之另一實施態樣。
如第2A圖所示，提供一具有相對之第一表面20a與第二表面20b及複數貫穿該第一表面20a與第二表面20b之導電通孔201之半導體基板20，該半導體基板20係包括至少一晶片或中介層，並於該第一表面20a上形成複數電性連接各該導電通孔201的第一導電元件21a，該第一導電元件21a例如為導電凸塊，接著，使該半導體基板20 藉其第一導電元件21a接置於一承載件22上的膠層23上，該膠層23之材質可例如為底膠(underfill)或封裝膠體，且該膠層23係包覆該第一表面20a與第一導電元件21a，該承載件22係包括一承載板221及其上之剝離層(release layer)222，且該膠層23係形成於該剝離層222上，再於該第二表面20b上形成複數電性連接各該導電通孔201的第二導電元件21b，該第二導電元件21b例如為導電凸塊。
如第2B圖所示，移除該承載件22，並使該半導體基板20藉其第二導電元件21b接置於一例如為膠膜的承載片24上。
如第2C圖所示，從該膠層23之側研磨移除部分該膠層23與第一導電元件21a，以外露該第一導電元件21a。
如第2D圖所示，進行切單步驟，並移除該承載片24，至此即完成本發明之半導體堆疊單元2；其中，該第一導電元件21a與第二導電元件21b亦可為銅材質之金屬柱，如第2D’圖所示之半導體堆疊單元2’。
如第2E圖所示，使該半導體堆疊單元2藉其第二導電元件21b接置於一具有相對之第三表面25a與第四表面25b的封裝基板25之第三表面25a上，並於該半導體堆疊單元2與封裝基板25之間形成底膠26，且於該封裝基板25之第四表面25b上設置複數銲球27。
如第2F圖所示，於該第一導電元件21a上接置半導體晶片28，並於該封裝基板25之第三表面25a上形成封 裝膠體29，以包覆該半導體堆疊單元2與半導體晶片28，至此即完成本發明之半導體封裝件。
第二實施例
第3A至3E圖所示者，係本發明之半導體堆疊單元及其製法之第二實施例的示意圖，其中，第3D’圖係第3D圖之另一實施態樣，第3E圖係第3D圖之應用例。本實施例之作法係大致相同於前一實施例，主要不同之處僅在於本實施例係使半導體堆疊單元上下對稱以減少翹曲(warpage)現象，故在此僅進行簡單的說明。
如第3A圖所示，提供一具有相對之第一表面20a與第二表面20b及複數貫穿該第一表面20a與第二表面20b之導電通孔201之半導體基板20，該半導體基板20係包括至少一晶片或中介層，於該第一表面20a上形成複數電性連接各該導電通孔201的第一導電元件21a，該第一導電元件21a例如為導電凸塊，並使該半導體基板20藉其第一導電元件21a接置於一承載件22上的第一膠層23a上，該第一膠層23a之材質可例如為底膠或封裝膠體，且該第一膠層23a係包覆該第一表面20a與第一導電元件21a，該承載件22係包括一承載板221及其上之剝離層222，且該第一膠層23a係形成於該剝離層222上，再於該第二表面20b上形成複數電性連接各該導電通孔201的第二導電元件21b，該第二導電元件21b例如為導電凸塊。
如第3B圖所示，於該第二表面20b上形成例如為底膠或封裝膠體的第二膠層23b，且該第二膠層23b包覆該 第二導電元件21b，並從該第二膠層23b之側研磨移除部分該第二膠層23b與第二導電元件21b，以外露該第二導電元件21b。
如第3C圖所示，移除該承載件22，並使該半導體基板20藉其第二導電元件21b與第二膠層23b接置於一例如為膠膜的承載片24上。
如第3D圖所示，從該第一膠層23a之側研磨移除部分該第一膠層23a與第一導電元件21a，以外露該第一導電元件21a，並進行切單步驟，且移除該承載片24，至此即完成本發明之半導體堆疊單元3；其中，該第一導電元件21a與第二導電元件21b亦可為銅材質之金屬柱，如第3D’圖所示之半導體堆疊單元3’。
如第3E圖所示，將第3D圖之半導體堆疊單元3(第二半導體堆疊單元)設於第2F圖之半導體堆疊單元2(第一半導體堆疊單元)與半導體晶片28之間，而構成另一種半導體封裝件，要注意的是，除了該半導體堆疊單元3(第二半導體堆疊單元)之外，該半導體堆疊單元2(第一半導體堆疊單元)與半導體晶片28之間亦可設置具有矽貫孔(TSV)之晶片或中介板(interposer)。
本發明復提供一種半導體堆疊單元，係包括：半導體基板20，係具有相對之第一表面20a與第二表面20b及複數貫穿該第一表面20a與第二表面20b之導電通孔201；第一膠層23a，係形成於該半導體基板20之第一表面20a上；複數第一導電元件21a，係嵌埋於該第一膠層23a中， 並外露於該第一膠層23a之表面，且電性連接各該導電通孔201；以及複數第二導電元件21b，係形成於該第二表面20b上，且電性連接各該導電通孔201。
於本發明之半導體堆疊單元中，該第一導電元件21a係齊平於該第一膠層23a之表面，該半導體基板20係包括至少一晶片或中介層，該第一膠層23a係為底膠或封裝膠體，該第一導電元件21a係為導電凸塊或金屬柱，且該第二導電元件21b係為導電凸塊或金屬柱。
所述之半導體堆疊單元中，復包括第二膠層23b，係形成於該半導體基板20之第二表面20b上，並包覆該第二導電元件21b，且該第二導電元件21b係外露於該第二膠層23b之表面，該第二膠層23b係為底膠或封裝膠體，該第二導電元件21b係齊平於該第二膠層23b之表面。
本發明復提供一種半導體封裝件，係包括：半導體堆疊單元，係包括：半導體基板20，係具有相對之第一表面20a與第二表面20b及複數貫穿該第一表面20a與第二表面20b之導電通孔201；第一膠層23a，係形成於該半導體基板20之第一表面20a上；複數第一導電元件21a，係嵌埋於該第一膠層23a中，並外露於該第一膠層23a之表面，且電性連接各該導電通孔201；以及複數第二導電元件21b，係形成於該第二表面20b上，且電性連接各該導電通孔201；封裝基板25，係具有相對之第三表面25a與第四表面25b，該半導體堆疊單元係藉其第二導電元件21b接置於該第三表面25a上；半導體晶片28，係接置於該第一 導電元件21a上；以及封裝膠體29，係形成於該封裝基板25上，以包覆該半導體堆疊單元與半導體晶片28。
於所述之半導體封裝件中，該第一導電元件21a係齊平於該第一膠層23a之表面，並復包括底膠26，係形成於該半導體堆疊單元與封裝基板25之間，且復包括複數銲球27，係設置於該封裝基板25之第四表面25b上。
綜上所述，相較於習知技術，由於本發明係於半導體基板上形成包覆導電元件的永久鍵結的膠層，例如封裝膠體或底膠，然後再研磨該膠層與導電元件，以外露該導電元件，而不需如習知技術般使用暫時性黏著層及移除該暫時性黏著層之步驟，因此不會有黏膠殘留於該半導體基板上的問題，故可有效提高良率。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
10,20‧‧‧半導體基板
10a,20a‧‧‧第一表面
10b,20b‧‧‧第二表面
101,201‧‧‧導電通孔
11a‧‧‧第一導電凸塊
11b‧‧‧第二導電凸塊
12‧‧‧暫時性黏著層
13,221‧‧‧承載板
14,222‧‧‧剝離層
15‧‧‧切割用膠膜
2,2’,3,3’‧‧‧半導體堆疊單元
21a‧‧‧第一導電元件
21b‧‧‧第二導電元件
22‧‧‧承載件
23‧‧‧膠層
23a‧‧‧第一膠層
23b‧‧‧第二膠層
24‧‧‧承載片
25‧‧‧封裝基板
25a‧‧‧第三表面
25b‧‧‧第四表面
26‧‧‧底膠
27‧‧‧銲球
28‧‧‧半導體晶片
29‧‧‧封裝膠體
第1A與1B圖所示者係習知之穿矽中介板及其製法之剖視圖；第2A至2F圖所示者係本發明之半導體堆疊單元、半導體封裝件及其製法之第一實施例的示意圖，其中，第2D’圖係第2D圖之另一實施態樣；以及第3A至3E圖所示者係本發明之半導體堆疊單元及其 製法之第二實施例的示意圖，其中，第3D’圖係第3D圖之另一實施態樣，第3E圖係第3D圖之應用例。
2‧‧‧半導體堆疊單元
20‧‧‧半導體基板
20a‧‧‧第一表面
20b‧‧‧第二表面
201‧‧‧導電通孔
21a‧‧‧第一導電元件
21b‧‧‧第二導電元件
23‧‧‧膠層

Claims (35)

  1. 一種半導體堆疊單元，係包括：半導體基板，係具有相對之第一表面與第二表面及複數貫穿該第一表面與第二表面之導電通孔；第一膠層，係形成於該半導體基板之第一表面上；複數第一導電元件，係嵌埋於該第一膠層中，並外露於該第一膠層之表面，且電性連接各該導電通孔；以及複數第二導電元件，係形成於該第二表面上，且電性連接各該導電通孔。
  2. 如申請專利範圍第1項所述之半導體堆疊單元，其中，該第一導電元件係齊平於該第一膠層之表面。
  3. 如申請專利範圍第1項所述之半導體堆疊單元，其中，該半導體基板係包括至少一晶片或中介層。
  4. 如申請專利範圍第1項所述之半導體堆疊單元，其中，該第一膠層係為底膠或封裝膠體。
  5. 如申請專利範圍第1項所述之半導體堆疊單元，其中，該第一導電元件係為導電凸塊或金屬柱，且該第二導電元件係為導電凸塊或金屬柱。
  6. 如申請專利範圍第1項所述之半導體堆疊單元，復包括第二膠層，係形成於該半導體基板之第二表面上，並包覆該第二導電元件，且該第二導電元件係外露於該第二膠層之表面。
  7. 如申請專利範圍第6項所述之半導體堆疊單元，其中， 該第二導電元件係齊平於該第二膠層之表面。
  8. 如申請專利範圍第6項所述之半導體堆疊單元，其中，該第二膠層係為底膠或封裝膠體。
  9. 一種半導體堆疊單元之製法，係包括：提供一具有相對之第一表面與第二表面及複數貫穿該第一表面與第二表面之導電通孔之半導體基板；於該第一表面上形成複數電性連接各該導電通孔的第一導電元件；使該半導體基板接置於一承載件上的膠層上，且該膠層係包覆該第一表面與第一導電元件；於該第二表面上形成複數電性連接各該導電通孔的第二導電元件，並移除該承載件；使該半導體基板藉其第二導電元件接置於一承載片上；從該膠層之側研磨移除部分該膠層，以外露該第一導電元件；進行切單步驟；以及移除該承載片。
  10. 如申請專利範圍第9項所述之半導體堆疊單元之製法，其中，該承載件係包括一承載板及其上之剝離層，且該膠層係形成於該剝離層上。
  11. 如申請專利範圍第9項所述之半導體堆疊單元之製法，其中，該半導體基板係包括至少一晶片或中介層。
  12. 如申請專利範圍第9項所述之半導體堆疊單元之製 法，其中，該膠層係為底膠或封裝膠體。
  13. 如申請專利範圍第9項所述之半導體堆疊單元之製法，其中，該第一導電元件係為導電凸塊或金屬柱，且該第二導電元件係為導電凸塊或金屬柱。
  14. 如申請專利範圍第9項所述之半導體堆疊單元之製法，其中，該承載片係為膠膜。
  15. 如申請專利範圍第9項所述之半導體堆疊單元之製法，其中，研磨移除部分該膠層復包括研磨移除部分該第一導電元件。
  16. 一種半導體堆疊單元之製法，係包括：提供一具有相對之第一表面與第二表面及複數貫穿該第一表面與第二表面之導電通孔之半導體基板；於該第一表面上形成複數電性連接各該導電通孔的第一導電元件；使該半導體基板接置於一承載件上的第一膠層上，且該第一膠層係包覆該第一表面與第一導電元件；於該第二表面上形成複數電性連接各該導電通孔的第二導電元件；於該第二表面上形成第二膠層，且該第二膠層包覆該第二導電元件；從該第二膠層之側研磨移除部分該第二膠層，以外露該第二導電元件；移除該承載件，並使該半導體基板藉其第二導電元件與第二膠層接置於一承載片上； 從該第一膠層之側研磨移除部分該第一膠層，以外露該第一導電元件；進行切單步驟；以及移除該承載片。
  17. 如申請專利範圍第16項所述之半導體堆疊單元之製法，其中，研磨移除部分該第二膠層復包括研磨移除部分該第二導電元件。
  18. 如申請專利範圍第16項所述之半導體堆疊單元之製法，其中，研磨移除部分該第一膠層復包括研磨移除部分該第一導電元件。
  19. 如申請專利範圍第16項所述之半導體堆疊單元之製法，其中，該承載件係包括一承載板及其上之剝離層，且該第一膠層係形成於該剝離層上。
  20. 如申請專利範圍第16項所述之半導體堆疊單元之製法，其中，該半導體基板係包括至少一晶片或中介層。
  21. 如申請專利範圍第16項所述之半導體堆疊單元之製法，其中，該第一膠層係為底膠或封裝膠體，且該第二膠層係為底膠或封裝膠體。
  22. 如申請專利範圍第16項所述之半導體堆疊單元之製法，其中，該第一導電元件係為導電凸塊或金屬柱，且該第二導電元件係為導電凸塊或金屬柱。
  23. 如申請專利範圍第16項所述之半導體堆疊單元之製法，其中，該承載片係為膠膜。
  24. 一種半導體封裝件，係包括： 第一半導體堆疊單元，係包括：半導體基板，係具有相對之第一表面與第二表面及複數貫穿該第一表面與第二表面之導電通孔；第一膠層，係形成於該半導體基板之第一表面上；複數第一導電元件，係嵌埋於該第一膠層中，並外露於該第一膠層之表面，且電性連接各該導電通孔；以及複數第二導電元件，係形成於該第二表面上，且電性連接各該導電通孔；封裝基板，係具有相對之第三表面與第四表面，該第一半導體堆疊單元係藉其第二導電元件接置於該第三表面上；以及半導體晶片，係接置於該第一半導體堆疊單元上。
  25. 如申請專利範圍第24項所述之半導體封裝件，其中，該第一導電元件係齊平於該第一膠層之表面。
  26. 如申請專利範圍第24項所述之半導體封裝件，復包括封裝膠體，係形成於該封裝基板上，以包覆該第一半導體堆疊單元與半導體晶片。
  27. 如申請專利範圍第24項所述之半導體封裝件，復包括底膠，係形成於該第一半導體堆疊單元與封裝基板之間。
  28. 如申請專利範圍第24項所述之半導體封裝件，復包括 複數銲球，係設置於該封裝基板之第四表面上。
  29. 如申請專利範圍第24項所述之半導體封裝件，復包括具有矽貫孔之晶片、中介板或第二半導體堆疊單元，係設於該第一半導體堆疊單元與半導體晶片之間。
  30. 一種半導體封裝件之製法，係包括：提供一第一半導體堆疊單元，係包括：半導體基板，係具有相對之第一表面與第二表面及複數貫穿該第一表面與第二表面之導電通孔；第一膠層，係形成於該半導體基板之第一表面上；複數第一導電元件，係嵌埋於該第一膠層中，並外露於該第一膠層之表面，且電性連接各該導電通孔；以及複數第二導電元件，係形成於該第二表面上，且電性連接各該導電通孔；以及使該第一半導體堆疊單元藉其第二導電元件接置於一具有相對之第三表面與第四表面的封裝基板之第三表面上，並於該第一半導體堆疊單元上接置半導體晶片。
  31. 如申請專利範圍第30項所述之半導體封裝件之製法，其中，該第一導電元件係齊平於該第一膠層之表面。
  32. 如申請專利範圍第30項所述之半導體封裝件之製法，復包括於該封裝基板上形成封裝膠體，以包覆該第一 半導體堆疊單元與半導體晶片。
  33. 如申請專利範圍第30項所述之半導體封裝件之製法，復包括於該第一半導體堆疊單元與封裝基板之間形成底膠。
  34. 如申請專利範圍第30項所述之半導體封裝件之製法，復包括於該第一半導體堆疊單元與半導體晶片之間設置具有矽貫孔之晶片、中介板或第二半導體堆疊單元。
  35. 如申請專利範圍第30項所述之半導體封裝件之製法，復包括於該封裝基板之第四表面上設置複數銲球。
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