TW201403809A - 功率半導體元件及其製作方法 - Google Patents

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Abstract

一種功率半導體元件，包含有一基底，具有一第一導電型；一半導體層，設於該基底上，該半導體層具有該第一導電型；複數個交替排列之第一導電型摻雜溝槽及第二導電型摻雜溝槽；一第一導電型擴散區，位於各該第一導電型摻雜溝槽周圍之該半導體層中；以及一第二導電型擴散區，位於各該第二導電型摻雜溝槽周圍之該半導體層中，其中該第一導電型擴散區及該第二導電型擴散區之間構成一PN接面，且該PN接面與該第一導電型摻雜溝槽之距離等於該PN接面與該第二導電型摻雜溝槽之距離。

Description

功率半導體元件及其製作方法
本發明係有關一種功率半導體元件，特別是有關於一種超級接面(super junction)功率半導體元件及其製作方法。
功率半導體元件常應用於電源管理，例如，切換式電源供應器、電腦中心或周邊電源管理IC、背光板電源供應器或馬達控制等等用途，其種類包含有絕緣閘雙雙載子電晶體(insulated-gate bipolar transistor,IGBT)、金氧半場效電晶體(metal-oxide-semiconductor field-effect transistor,MOSFET)與雙載子接面電晶體(bipolar junction transistor,BJT)等元件。其中，又以MOSFET較節省電能且可提供較快的元件切換速度。
在傳統MOSFET功率元件中，為了高耐壓因而增加飄移層(drift layer)的厚度以及降低其摻雜濃度來提升功率元件之耐壓，但飄移層同時也是電晶體導通時之電流路徑，因此，降低飄移層之摻雜濃度以及增加厚度雖然可以提升元件耐壓特性，且也導致導通電阻(Rds,on)上升。因此，發展出超級接面(super junction)之結構，即交互的N型與P型結構，作為功率元件之飄移層，以兼顧元件的耐壓及導通 電阻特性。
然而，習知超級接面功率元件仍有諸多缺點需要改進，例如，N型與P型的濃度分佈不對稱，導致電荷失衡問題。於是，該技術領域仍需要一種改良之超級接面功率半導體元件，在不影響其耐壓特性下，能形成對稱的N型與P型的濃度梯度分佈，俾解決電荷失衡問題，並進一步降低導通電阻。
本發明之主要目的在提供一種改良的超級接面功率半導體元件，以解決先前技藝之不足與缺點。
根據本發明之實施例，本發明提供一種功率半導體元件，包含有一基底，具有一第一導電型；一半導體層，設於該基底上，該半導體層具有該第一導電型；複數個交替排列之第一導電型摻雜溝槽及第二導電型摻雜溝槽；一第一導電型擴散區，位於各該第一導電型摻雜溝槽周圍之該半導體層中；以及一第二導電型擴散區，位於各該第二導電型摻雜溝槽周圍之該半導體層中，其中該第一導電型擴散區及該第二導電型擴散區之間構成一PN接面，且該PN接面與該第一導電型摻雜溝槽之距離等於該PN接面與該第二導電型摻雜溝槽之距離。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。
在下文的細節描述中，將參照附圖說明本發明實施例，故該些附圖中之內容亦構成說明書細節描述的一部份，並且以可實行本發明實施例之特例描述方式來繪示。下文實施例已描述足夠的細節俾使該領域之一般技藝人士得以具以實施。閱者須瞭解到本發明中亦可採行其他的實施例，或是在不悖離文中所述實施例的前提下作出任何結構性、邏輯性、步驟順序上及電性上的改變。因此，下文中之細節描述將不被視為是一種限定，反之，其中所包含的實施例將由隨附的申請專利範圍來加以界定。
特定言之，本發明係有關於一種雙摻雜式溝渠型超級接面功率半導體元件及其製作方法，其中，製作方法部分係採分別實施N、P離子佈植，再蝕刻形成柱狀摻雜區為例說明。當然，本發明不限於此種實施方式，其它方法，諸如，斜角度離子佈植法、反覆垂直離子佈植及蝕刻法或擴散摻雜法亦可以實施。以下，將藉由圖式說明本發明之一具體實施例，其中，圖式中所繪示者主要係針對溝渠閘極式MOS結構例示說明，熟習該項技藝者應能理解本發明亦能應用在溝渠閘極式MOS結構以外種類之半導體功率元件的製作，例如， 平面閘極式MOS結構。
請參閱第1圖至第14圖，其為依據本發明一實施例所繪示的超級接面功率半導體元件的製作方法的示意圖。如第1圖所示，首先提供一具有一第一導電型之基底或半導體基底10，例如，N+矽基底，再於半導體基底10的主表面10a上形成一半導體層11，例如，P型磊晶矽層或N型磊晶矽層。根據本發明實施例，半導體層11為一N型磊晶矽層11，其厚度t約為5微米(μm)至100微米之間，例如，45微米左右，但不限於此。根據本發明實施例，半導體層11較佳為輕摻雜磊晶層，其摻雜濃度小於1E14原子/立方公分(atoms/cm3)。
如第2圖所示，隨後，於半導體層11的表面上形成一硬遮罩圖案12，包括開口112，顯露出部分的半導體層11的表面11a，其中，開口112係用以定義出後續欲蝕刻至半導體層11的深溝渠的位置。根據本發明實施例，硬遮罩圖案12可以是矽氧層、矽氮層等單一層或複合層結構，但不限於此。硬遮罩的圖案化可以利用光阻層14，並利用微影及蝕刻製程形成，細節不另贅述。此時，在硬遮罩圖案12中形成的開口112可再區分為複數個第二導電型摻雜開口及第一導電型摻雜開口，例如P型摻雜開口及N型摻雜開口，彼此交替排列。
如第3圖所示，接著進行一非等向性乾蝕刻製程，經由開口112蝕刻部分之半導體層11，形成複數個第一溝槽114。同樣的，第一溝 槽114可區分為P型摻雜溝槽及N型摻雜溝槽，彼此交替排列。之後去除光阻層14。
如第4圖所示，接著，於半導體層11上全面性形成一光阻層16，使其填入各個第一溝槽114，並且覆蓋硬遮罩圖案12，再以微影製程於光阻層16中形成開口116，使開口116僅顯露出複數個第一溝槽114中的P型摻雜溝槽。此時，圖案化之後的光阻層16仍遮蓋住複數個第一溝槽114中的N型摻雜溝槽。接著，進行複數次的離子佈植製程，例如，利用不同能量的離子佈植，經由顯露出來的複數個第一溝槽114中的P型摻雜溝槽，於半導體層11中形成複數個相對應之P型摻雜區20。隨後，將光阻層16去除。
接著，如第5圖所示，於半導體層11上全面性形成另一光阻層18，使其填入各個第一溝槽114，並且覆蓋硬遮罩圖案12，再以微影製程於光阻層18中形成開口118，使開口118僅顯露出複數個第一溝槽114中的N型摻雜溝槽。此時，圖案化之後的光阻層18仍遮蓋住複數個第一溝槽114中的P型摻雜溝槽。接著，進行複數次的離子佈植製程，例如，利用不同能量的離子佈植，經由顯露出來的複數個第一溝槽114中的N型摻雜溝槽，於半導體層11中形成複數個相對應之N型摻雜區22。隨後，將光阻層18去除。當然，第4圖及第5圖中的步驟順序可以互換，且P型摻雜區20及N型摻雜區22係彼此交替排列。
如第6圖所示，在依序完成P型摻雜區20及N型摻雜區22之後，隨即進行第二次的非等向性乾蝕刻製程，例如以硬遮罩圖案12作為蝕刻抵擋層，經由複數個第一溝槽114繼續蝕刻半導體層11，形成複數個深度直達半導體基底10的第二溝槽114’。根據此實施例，各第二溝槽114’係分別貫穿相對應之P型摻雜區20及相對應之N型摻雜區22。在其它實施例中，亦可不貫穿P型摻雜區20及N型摻雜區22。
如第7圖所示，在完成第二溝槽114’的製作後，接著於各第二溝槽114’的底部以及垂直側壁上分別形成一襯墊層120，例如，矽氧層。根據本發明之較佳實施例，襯墊層120可以是介電層，並以熱氧化方式形成者，但不限於此。繼之，進行一化學氣相沈積製程，全面沈積一溝渠填充介電層130，例如，矽氧層，使其填滿深溝渠114’，並毯覆在硬遮罩圖案12上。接著進行一化學機械研磨製程，先研磨掉部分的溝渠填充介電層130，再去除硬遮罩圖案12。
如第8圖所示，隨後，繼續進行一熱驅入製程，使各P型摻雜區20及各N型摻雜區22擴散，分別形成相對應之P型擴散區220及相對應之N型擴散區222，並且在相鄰的P型擴散區220及N型擴散區222之間構成一PN接面200。根據本發明實施例，PN接面200距離相鄰之第二溝槽114’之中心線230的距離分別為d1及d2，其中，d1約略等於d2，但亦可不相等。其濃度分佈為往PN接面200處越低而約略呈現一對稱的梯度分佈。
如第9圖所示，利用一光阻層(圖未示)覆蓋住半導體層11，再以微影製程於光阻層中形成開口(圖未示)，僅僅顯露出複數個第二溝槽114’中的N型摻雜溝槽，接著，進行一蝕刻製程，例如濕蝕刻製程，去除部分顯露出來的溝渠填充介電層130，形成複數個閘極凹陷溝槽340，且於一垂直方向上，閘極凹陷溝槽340的底部約略切齊於N型擴散區222的頂部。隨後，去除光阻層。
如第10圖所示，接著，進行一熱氧化製程，在顯露出來的半導體層11的表面上，包括半導體層11的表面11a以及各閘極凹陷溝槽340表面，形成閘極氧化層360，然後，進行一化學氣相沈積(chemical vapor deposition,CVD)製程，於半導體層11上全面沈積一導體層，例如一多晶矽層380，並使多晶矽層380填滿各閘極凹陷溝槽340。
如第11圖所示，接下來，可以進行一研磨製程或者蝕刻製程，將多晶矽層380平坦化，並顯露出半導體層11的表面11a上的各閘極氧化層360，如此便可使導體層於閘極凹陷溝槽340自動對準形成功率元件的溝渠閘極400。接著，進行P型井摻雜製程，於半導體層11的表面11a形成P型井420。
如第12圖所示，完成P型井420摻雜後，接著再以一光阻層(圖未示)定義出源極摻雜區域，並進行N+摻雜製程，於溝渠閘極400兩側的P型井420中形成N+源極500。隨後，去除光阻層，繼之，可 進行一熱驅入製程，以活化摻質。
如第13圖所示，最後進行接觸元件的作法。首先，全面沈積一介電層610，再以微影製程及蝕刻製程於介電層610中形成複數個接觸開口610a，顯露出部分的P型井420以及部分的N+源極500。可另外進行一離子佈植製程，經由接觸開口610a於P型井420中植入預定濃度的摻質616，以降低接觸電阻。接著，全面沈積一阻障層620，例如，鈦/氮化鈦金屬層，接著，沈積一接觸金屬層630，使其填滿接觸開口610a。在第13圖中，特別以虛線標示出功率元件單元胞700。
請參閱第14圖至第18圖，其為依據本發明另一實施例所繪示的超級接面功率半導體元件的製作方法的示意圖，其中，第14圖接續第3圖之步驟。如第14圖所示，形成複數個第一溝槽114之後，於各第一溝槽114的側壁上分別形成一側護壁150。根據本發明實施例，側護壁150可以是由氮化矽或氧化矽所構成。
接著，如第15圖所示，步驟類似第4圖，於半導體層11上形成一光阻層16，使其填入複數個第一溝槽114，並且覆蓋硬遮罩圖案12，再以微影製程於光阻層16中形成開口116，使開口116僅顯露出複數個第一溝槽114中的P型摻雜溝槽。此時，圖案化之後的光阻層16仍遮蓋住複數個第一溝槽114中的N型摻雜溝槽。接著，進行複數次的離子佈植製程，例如，利用不同能量的離子佈植，經由顯露 出來的複數個第一溝槽114中的P型摻雜溝槽，於半導體層11中形成複數個相對應之P型摻雜區20。隨後，將光阻層16去除。
如第16圖所示，步驟類似第5圖，於半導體層11上形成一光阻層18，使其填入複數個第一溝槽114，並且覆蓋硬遮罩圖案12，再以微影製程於光阻層18中形成開口118，使開口118僅顯露出複數個第一溝槽114中的N型摻雜溝槽。此時，圖案化之後的光阻層18仍遮蓋住複數個第一溝槽114中的P型摻雜溝槽。接著，進行複數次的離子佈植製程，例如，利用不同能量的離子佈植，經由顯露出來的複數個第一溝槽114中的N型摻雜溝槽，於半導體層11中形成複數個相對應之N型摻雜區22。隨後，將光阻層18去除。第15圖及第16圖中的步驟順序可以互換，且P型摻雜區20及N型摻雜區22係彼此交替排列。
如第17圖所示，在依序完成P型摻雜區20及N型摻雜區22之後，隨即進行第二次的非等向性乾蝕刻製程，例如以各硬遮罩圖案12與各側護壁150作為蝕刻抵擋層，經由複數個第一溝槽114繼續蝕刻半導體層11，形成複數個深度直達半導體基底10的第二溝槽114’。
接著，如第18圖所示，在完成第二溝槽114’的製作後，接著去除各側護壁150，再於各第二溝槽114’的底部以及垂直側壁上分別形成一襯墊層120，例如，矽氧層。根據本發明之較佳實施例，襯墊層 120可以是介電層，並以熱氧化方式形成者，但不限於此。繼之，進行一化學氣相沈積製程，全面沈積一溝渠填充介電層130，例如，矽氧層，使其填滿各深溝渠114’，並毯覆在硬遮罩圖案12上。接著進行一化學機械研磨製程，先研磨掉部分的溝渠填充介電層130，再去除硬遮罩圖案12。後續步驟則類似第8圖至第13圖，不另贅述。
綜上所述，本發明雙摻雜式溝渠型超級接面功率半導體元件其特徵在於利用形成在N型摻雜溝槽之間的P型摻雜溝槽，並經由N型摻雜溝槽及P型摻雜溝槽分別進行離子佈植製程，形成超級接面，其中，P型擴散區220及N型擴散區222之濃度分佈呈現一對稱的梯度分佈。此外，結構上的特徵包括：P型擴散區220及N型擴散區222之間構成一PN接面200，PN接面200距離相鄰之第二溝槽114’的距離約略相等。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧半導體基底
10a‧‧‧主表面
11‧‧‧半導體層
11a‧‧‧表面
12‧‧‧硬遮罩層
14‧‧‧光阻層
16‧‧‧光阻層
18‧‧‧光阻層
20‧‧‧P型摻雜區
22‧‧‧N型摻雜區
112‧‧‧開口
114‧‧‧第一溝槽
114’‧‧‧第二溝槽
116‧‧‧開口
118‧‧‧開口
120‧‧‧襯墊層
130‧‧‧溝渠填充介電層
150‧‧‧側護壁
200‧‧‧PN接面
220‧‧‧P型擴散區
222‧‧‧N型擴散區
230‧‧‧中心線
340‧‧‧閘極凹陷溝槽
360‧‧‧閘極氧化層
380‧‧‧多晶矽層
400‧‧‧溝渠閘極
420‧‧‧P型井
500‧‧‧N+源極
610‧‧‧介電層
610a‧‧‧接觸開口
616‧‧‧摻質
620‧‧‧阻障層
630‧‧‧接觸金屬層
700‧‧‧功率元件單元胞
第1圖至第13圖為依據本發明一實施例所繪示的超級接面功率半導體元件的製作方法的示意圖。
第14圖至第18圖為依據本發明另一實施例所繪示的超級接面功率半導體元件的製作方法的示意圖。
10‧‧‧半導體基底
10a‧‧‧主表面
11‧‧‧半導體層
11a‧‧‧表面
120‧‧‧襯墊層
130‧‧‧溝渠填充介電層
200‧‧‧PN接面
220‧‧‧P型擴散區
222‧‧‧N型擴散區
360‧‧‧閘極氧化層
400‧‧‧溝渠閘極
420‧‧‧P型井
500‧‧‧N+源極
610‧‧‧介電層
610a‧‧‧接觸開口
616‧‧‧摻質
620‧‧‧阻障層
630‧‧‧接觸金屬層
700‧‧‧功率元件單元胞

Claims (8)

  1. 一種功率半導體元件，包含有：一基底，具有一第一導電型；一半導體層，設於該基底上，該半導體層具有該第一導電型；複數個交替排列之第一導電型摻雜溝槽及第二導電型摻雜溝槽；一第一導電型擴散區，位於各該第一導電型摻雜溝槽周圍之該半導體層中；以及一第二導電型擴散區，位於各該第二導電型摻雜溝槽周圍之該半導體層中，其中該第一導電型擴散區及該第二導電型擴散區之間構成一PN接面，且該PN接面與該第一導電型摻雜溝槽之距離等於該PN接面與該第二導電型摻雜溝槽之距離。
  2. 如申請專利範圍第1項所述之功率半導體元件，其中另包含一溝渠閘極，位於該第一導電型摻雜溝槽內。
  3. 如申請專利範圍第1項所述之功率半導體元件，其中另包含一第一導電型源極，設於該第一導電型摻雜溝槽周圍之該半導體層。
  4. 如申請專利範圍第1項所述之功率半導體元件，其中該第一導電型為N型，該第二導電型為P型。
  5. 如申請專利範圍第1項所述之功率半導體元件，其中該基底為一 N+矽基底。
  6. 如申請專利範圍第1項所述之功率半導體元件，其中該半導體層為N型磊晶矽層。
  7. 如申請專利範圍第1項所述之功率半導體元件，其中該半導體層輕摻雜磊晶層，其摻雜濃度小於1E14 atoms/cm3。
  8. 如申請專利範圍第1項所述之功率半導體元件，其中該第一導電型擴散區及該第二導電型擴散區呈現一對稱的梯度分佈。
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