TW201346296A

TW201346296A - 測試晶片外驅動器之阻抗的電路與方法

Info

Publication number: TW201346296A
Application number: TW101125530A
Authority: TW
Inventors: Bret Roberts Dale; Oliver Kiehl
Original assignee: Nanya Technology Corp
Priority date: 2012-05-04
Filing date: 2012-07-16
Publication date: 2013-11-16
Also published as: CN103383416B; CN103383416A; US8368422B1; TWI465744B

Abstract

一種用以驗證晶片外驅動器之阻抗的測試電路，包含：複數個晶片外驅動器，每一晶片外驅動器包含一矽通孔；IREF測試墊，用以驅動電流至複數個晶片外驅動器；複數個前驅動器，每一前驅動器個別耦接至一晶片外驅動器，其中前驅動器被設定來開啟晶片外驅動器；VREF測試墊，用以輸入參考電壓至測試電路；複數個輸入緩衝器，用以輸出複數個比較結果，每一輸入緩衝器用以依據矽通孔節點處之電壓與參考電壓，來輸出比較結果；以及測試墊，耦接至該複數個輸入緩衝器，用以接收該複數個比較結果以判定每一晶片外驅動器之阻抗是否在所需範圍內。

Description

測試晶片外驅動器之阻抗的電路與方法

本發明是有關於晶片外驅動器，尤指一種用以測試使用矽通孔之晶片外驅動器之阻抗的系統與方法。

半導體裝置是要在特定之操作電壓下運作，由於技術轉向次微米(sub-micron)大小以及越來越多的操作是在「低功率」範圍中，操作電壓之準確度對晶片設計者來說會變的特別重要。晶片外驅動器(off-chip driver，OCD)一般是用來產生前述之操作電壓給半導體裝置(或更一般的說法，晶片)。一般來說，晶片外的互相連接可透過連接於晶片上之連接墊(bond pad)的連接線(bond wire)來達成。隨著覆晶(flip-chip)技術與晶圓堆疊(wafer stacking)的發展以及其它原因，驅動器晶片介面已變的更複雜，因而需要更複雜之連接技術。近期來看，設計者們面臨一個更大的挑戰，就是用矽通孔(through-silicon via，TSV)來替代標準連接墊，矽通孔常被用來讓特別著重阻抗與電容之考量的低功率操作得以容易實現。

第1圖為依據先前技術之習知晶片外驅動器(off-chip driver，OCD)電路100的示意圖。如圖所示，晶片外驅動器電路100包含一拉升驅動器(pull-up driver，PU)103(其是由耦接至VCC之P型場效電晶體(PFET)所組成)以及一拉降驅動器(pull-down driver， PD)105(其是由串接於拉升驅動器103以及接地端之間的N型場效電晶體(NFET)所組成)。PFET 103與NFET 105間之節點會輸出一輸出電壓，並且該輸出電壓會耦接至同樣耦接於輸入緩衝器(input buffer，IB)128的矽通孔118。

於第1圖中所示之電路100中，輸入緩衝器128與矽通孔118的耦接節點處之電容值通常是相當低的：例如，大約為0.5pF。製造商通常會探測一既定電路(例如電路100)之晶片外驅動器，以測試各式各樣的特性(例如阻抗)，然而，因為矽通孔直徑減小以及孔徑(pitch)變窄，使得偵測矽通孔118變的更困難。此外，藉由將一測試墊直接連至矽通孔118來測試晶片外驅動器會造成一些問題，例如，測試墊可對晶片外驅動器電路(也就是電路100)帶來相當大的金屬電容。

本發明揭露了用來測試具有矽通孔之至少一晶片外驅動器之阻抗的方法與裝置，其中該方法與裝置較佳地不會帶給系統很大的電容值。

依據本發明之實施例，一測試電路包含複數個晶片外驅動器，每一晶片外驅動器包含耦接至電源供應之拉升驅動器；耦接於拉升驅動器與接地端之間的拉降驅動器；以及耦接於拉升驅動器與拉降驅動器之間之矽通孔。該測試電路也包含複數個前驅動器，每一個別的前驅動器耦接至該複數個晶片外驅動器其中之一；耦接至該複數個前驅動器之IREF測試墊；複數個輸入緩衝器，每一輸入緩衝器包含正輸入與負輸入，其中每一輸入緩衝器之正輸入係透過每一個別之晶片外驅動器之矽通孔耦接至該複數個晶片外驅動器其中之一；以及耦接至每一輸入緩衝器之該負輸入之VREF測試墊。

依據本發明之實施例，用以驗證複數個晶片外驅動器之阻抗的方法包含：驅動一電流至該複數個晶片外驅動器，其中每一晶片外驅動器包含耦接至電源供應之拉升驅動器，耦接於拉升驅動器與接地端之間的拉降驅動器以及耦接於拉升驅動器與拉降驅動器之間的矽通孔。該方法也包含開啟該複數個晶片外驅動器，其中每一個別的晶片外驅動器是耦接至至少一前驅動器，以及將該複數個前驅動器開啟會造成每一矽通孔處之電壓降；以及在複數個輸入緩衝器處接收一參考電壓。每一輸入緩衝器包含複數個輸入，而每一輸入緩衝器是被設定來比較該複數個輸入並輸出一比較結果。該方法也包含在每一輸入緩衝器內將該複數個晶片外驅動器之其一之矽通孔處的電壓與該參考電壓比較之步驟；以及使用每一輸入緩衝器之該比較結果來驗證每一晶片外驅動器之該阻抗，以判定每一晶片外驅動器之該阻抗是否是在所要範圍內。

本發明揭露一種測試電路以及方法，其於量測耦接至一矽通孔之一晶片外驅動器之阻抗時，會為系統帶來相對小的電容值。在一些實施例中，一晶片外驅動器比較測試(OCD comparison test)是使用輸入緩衝器而非直接將測試墊連接至矽通孔。在一些情形下，會增加極少之電路至晶片外驅動器電路，以便執行該晶片外驅動器比較測試或者同時測量複數個晶片外驅動器。

第2圖是本發明測試電路200之示範性實施例的示意圖。在所繪示之實施例中，測試電路200包含複數個晶片外驅動器210A與210B。第一晶片外驅動器210A包含第一拉升驅動器(於本發明中可與PFET相互替換)241與第一拉降驅動器(於本發明中可與NFET相互替換)243。第二晶片外驅動器210B包含第二拉升驅動器245與第二拉降驅動器247。當測試電路200如第2圖所示而包含兩個晶片外驅動器210A與210B中時，熟習技藝者應可輕易明瞭測試電路200實際上可包含任何所要數目之晶片外驅動器。在第2圖中，所繪示之每一晶片外驅動器係具有一相對應的前驅動器253、255，而每一晶片外驅動器之輸出電壓節點是耦接至一矽通孔264、268，且輸出電壓節點也會耦接至一相對應測試輸入緩衝器(input buffer，IB)213與215之正輸入，而測試輸入緩衝器213、215之負輸入則是耦接至一VREF測試墊242。

在第2圖中，傳輸閘(pass gate)203與205是分別耦接至第一晶片外驅動器210A與第二晶片外驅動器210B，因此傳輸閘203與205會分別耦接至第一、第二晶片外驅動器210A與210B中個別的前驅動器(pre-driver)253與255。如上所討論，因為只有兩個傳輸閘203 與205被詳細繪示於圖中，熟習技藝者在讀過詳細描述後應可輕易地修改第2圖中之電路圖以帶入與晶片外驅動器相當數量之傳輸閘。在操作當中，IREF測試墊212與仿效NFET 243與247之操作的拉降驅動器225會傳送電流I至每一傳輸閘203、205之輸入。拉降驅動器225會驅使電流I通過IREF測試墊212，而所驅動之電流接續會經由傳輸閘203與205而被鏡射(mirror)至個別的晶片外驅動器210A與210B。

每一測試輸入緩衝器213與215具有耦接至掃描鏈(scan chain)217之輸出，而掃描鏈217是由時脈訊號CLK所驅動。基於測試輸入緩衝器213與215之正負入與負輸入上之訊號，每一測試輸入緩衝器213、215會輸出一比較結果至掃描鏈217。掃描鏈217接著會輸出複數個比較結果至掃描輸出測試墊(Scan out test pad)232，其被設定來輸出比較結果以供分析之用。

在操作中，初始時測試電路200可被設定以讓所有的前驅動器253與255處在高阻抗或High-Z狀態，其中不管「1」或「0」都不會被驅動至複數個晶片外驅動器，換句話說，每一晶片外驅動器210A、210B之每一NFET 243、247與每一PFET 241、245可以是開路的。電流可經由拉降驅動器225被驅動至IREF測試墊212，經由傳輸閘203與205被傳送，並被鏡射至每一晶片外驅動器210A、210B之NFET 243、247，因此開啟了晶片外驅動器(NFET 243與247)。

在一實施例中，PFET(拉升驅動器)241與245是由Vcc來開啟(導通)，因此也造成了PFET 241與245的電壓降(亦即跨壓)。PFET 241與245之電壓降會造成一電壓在每一個別的晶片外驅動器210A與210B上之矽通孔節點264與268上。在矽通孔節點264與268上之電壓也可被送至每一測試輸入緩衝器213與215之正輸入。VREF測試墊242可提供一參考電壓至每一輸入緩衝器213與215之負輸入，這樣便可造成一電壓比較。送至VREF測試墊242之電壓可被選擇來驗證PFRT之阻抗是否在一預定之規格範圍內。

每一測試輸入緩衝器213與215可被設定為基於輸入緩衝器213與215之正輸入與負輸入之輸入電壓，來輸出「0」或「1」。測試輸入緩衝器213與215之輸出可指出相對應之晶片外驅動器210A與210B是否操作在該預定之規格範圍，以及每一相對應之晶片外驅動器210A與210B是有成功通過驗證或是沒成功通過驗證。測試輸入緩衝器213與215可被設定以讓「0」可基於該參考電壓(也就是給予VREF測試墊232之電壓)的電壓值與待測試之阻抗值來代表驗證通過或驗證失敗。同樣的設定亦可應用於測試輸入緩衝器213與215之邏輯輸出「1」。在電路200之另一實施例中，可測試PFET之最小阻抗與最大阻抗，如此一來，可驗證PFET之阻抗值是否落在所要範圍之內。測試PFET之最小阻抗與最大阻抗包含執行兩個不同之電壓比較(其中第一電壓比較包含最小阻抗之測試，而第二電壓比較則包含最大阻抗之測試)。掃描鏈217可被設定成依據時脈訊號CLK來鎖定每一輸入緩衝器213與215所產生的結果，而這些結果可被送至掃描輸出測試墊232。藉由使用時脈訊號CLK來驅動掃描鏈217，這些結果可被連結至時脈週期(clock cycle)，因此設計者可在複數個晶片外驅動器210A與210B中決定哪一晶片外驅動器成功通過驗證以及哪一晶片外驅動器沒成功通過驗證。

第3圖為本發明電路300之示範性實施例的示意圖。熟習技藝者應可基於第2圖之上述描述而輕易瞭解電路300之結構及/或操作。在一實施例中，電路300包含複數個晶片外驅動器310A與310B。雖然第3圖只圖示兩個晶片外驅動器310A與310B，但本發明所支援之晶片外驅動器的數目是不受限的。每一晶片外驅動器310A、310B包含耦接至拉降驅動器343、347之拉升驅動器341、345。晶片外驅動器310A與310B透過前驅動器353與355而被分別耦接至傳輸閘303與305。每一個別的晶片外驅動器310A、310B之輸出電壓節點是耦接至矽通孔364、368以及測試輸入緩衝器313、315之正輸入。每一測試輸入緩衝器313、315之負輸入則是耦接至VREF測試墊342。每一測試輸入緩衝器313、315會輸出一比較結果至掃描鏈317，其為時脈訊號CLK所驅動，而一掃描輸出(scan out)結果會被輸入至掃描輸出測試墊332。每一個別的晶片外驅動器310A、310B之傳輸閘303、305是被耦接至拉升驅動器325，其功用為驅使電流至IREF測試墊312，接著此電流會被鏡射至晶片外驅動器310A與310B之PFET(拉升驅動器)341與345。當NFET(拉降驅動器)343與347被開啟(導通)時，NFET 343與347會產生一電壓降(Vdrop)。矽通孔364與368的相對應電壓Vtsv會接續被饋入至相對應之測試輸入緩衝器313與315之正輸入。在一實施例中，VREF測試墊342是被設定來接收一參考電壓，以及傳送該參考電壓至測試輸入緩衝器313與315之負輸入，而測試輸入緩衝器313與314之輸出會被輸入至掃描鏈317並接續傳送至掃描輸出測試墊332。

第3圖繪示一個用以測試晶片外驅動器310A與310B之拉降驅動器(例如343與347)之阻抗的測試電路300。第2圖與第3圖之間的一個差異在於電路200是使用NFET 225來驅使電流通過IREF測試墊212，而此電流接續會透過傳輸閘203與205，並被鏡射至要測試拉升阻抗(pull-up impedance)之晶片外驅動器。第3圖中的電路300是使用拉升驅動器(PFET)325來驅使電流通過IREF測試墊312，而該電流接續會透過傳輸閘303與305，被鏡射至要測試拉降阻抗(pull-down impedance)之晶片外驅動器。

接下來的兩例子係說明參考電壓值之選擇的一實施例。如上所討論的，設計者可選擇出一「可接受的」阻抗範圍以符合測試晶片外驅動器之目的。接下來的例子是參照電路200來描述，然而，熟習技藝者應可根據本發明而得知如何應用於包含第3圖之描述與電路300的實施例。所使用的數目以及數值僅作為範例說明而非本發明的限制。以實施的觀點來看，實際的數目與數值可以是不同的。

測試最大阻抗值

在接下來的例子中，會參照第2圖以及晶片外驅動器210A。假設Vcc是1V且有一約1mA之電流被驅使通過IREF測試墊212。在一實施例中，PFET 241之最大阻抗值可藉由實際上的考量，被選擇/指定為100Ω。如上所討論，來自IREF測試墊212之1mA大小之電流會被鏡射而通過PFET 241，如此會讓電壓降Vdrop產生，且在矽通孔264上產生Vtsv，其中Vtsv等於供應電壓(Vcc)減去電壓降(Vdrop)，這關係可由等式(1)來表示：Vtsv=Vcc-Vdrop (1)接著使用上面所提供之數值來計算：Vtsv=1V-(1mA ^＊ 100Ω)因此，Vtsv=0.9V

在此例子中，Vref應被選為0.9V左右。假如PFET 241超過其最大阻抗值，那麼Vdrop會增加，而Vtsv會因而低於0.9V。假如比較結果指出Vtsv<Vref，那麼測試輸入緩衝器213將因此輸出「0」，此代表在此實施例中的晶片外驅動器是沒有成功通過驗證的。

測試最小阻抗值

再次，假設Vcc是1V且有一約1mA之電流被驅使通過IREF測試墊212。在此例子中，PFET 241之最小阻抗可藉由實際上的考量，被選擇/指定為100Ω。將這些相同之數值帶入等式(1)會帶來一0.9V之參考電壓；假如PFET 241之阻抗低於100Ω左右，那麼Vtsv將超過0.9V。因此，於測試最小阻抗時，假如Vtsv>Vref，那麼測試輸入緩衝器213將依據一實施例而因此輸出「1」，此指出晶片外驅動器是沒有成功通過驗證的。

請注意，上面的兩例子是假設晶片外驅動器之NFET 243是運作正常的。如這些例子所示，使用相同之電路來測試晶片外驅動器之PFET(或是適當修改之NFET)的最小阻抗與最大阻抗是可能的，因此，依據本發明，晶片外驅動器可被快速並有效率地測試，以確定是操作於特定之阻抗範圍內。

依據本發明，假如設計者希望增加更多晶片外驅動器至測試電路，要被測試之每一晶片外驅動器需要新增一額外的單一傳輸閘(例如，203或205)以及測試輸入緩衝器(例如，213或215)。藉由改變強迫輸入至傳輸閘的電流(亦即藉由使用一拉升驅動器來取代一拉降驅動器，反之亦然)，可選擇要測試每一晶片外驅動器之NFET或是PFET。另外，設計者可以選擇輸入至測試輸入緩衝器之負輸入之電壓參考的電壓值，如此一來就可以測試任何範圍之阻抗。因此，本發明之測試電路可在不帶給系統大量的電容之下，提供了極佳的測試適用範圍以量測複數個晶片外驅動器之阻抗。

有利的是，本發明之測試電路(例如200)可以被設定以測試複數個晶片外驅動器(例如210A與210B)而無需探測每一矽通孔，且可處理所遇到之相關的物理挑戰。本發明之另一優點/好處是可以測試複數個晶片外驅動器之品質(qualitative compliance)，而不會帶給晶片外驅動器相當大之金屬電容。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100‧‧‧晶片外驅動器電路

103、325、241、245、341、345‧‧‧拉升驅動器

105、225、243、247、343、347‧‧‧拉降驅動器

118、264、268、364、368‧‧‧矽通孔

128‧‧‧輸入緩衝器

200‧‧‧測試電路

203、205、303、305‧‧‧傳輸閘

210A、210B、310A、310B‧‧‧晶片外驅動器

212、312‧‧‧IREF測試墊

213、215、313、314、315‧‧‧測試輸入緩衝器

217、317‧‧‧掃描鏈

232、332‧‧‧掃描輸出測試墊

242、342‧‧‧VREF測試墊

253、255、353、355‧‧‧前驅動器

第1圖是包含矽通孔之習知晶片外驅動器的示意圖。

第2圖是依據本發明之實施例之包含矽通孔的晶片外驅動器的示意圖。

第3圖是依據本發明之另一實施例之包含矽通孔的晶片外驅動器的示意圖。

200‧‧‧測試電路

203、205‧‧‧單一傳輸閘

210A、210B‧‧‧晶片外驅動器

212‧‧‧IREF測試墊

213、215‧‧‧測試輸入緩衝器

217‧‧‧掃描鏈

225‧‧‧拉降驅動器

232‧‧‧掃描輸出測試墊

241、245‧‧‧拉升驅動器

242‧‧‧VREF測試墊

243、247‧‧‧拉降驅動器

253、255‧‧‧前驅動器

264、268‧‧‧矽通孔

Claims

一種測試電路，包含：複數個晶片外驅動器(off-chip driver，OCD)，每一晶片外驅動器包含：一拉升驅動器(pull-up driver)，耦接至一電源供應；一拉降驅動器(pull-down driver)，耦接於該拉升驅動器與一接地端之間；以及一矽通孔(through-silicon via，TSV)，耦接於該拉升驅動器與該拉降驅動器之間；複數個前驅動器(pre-driver)，該複數個前驅動器中之每一前驅動器分別耦接至該複數個晶片外驅動器之其一；一IREF測試墊(IREF test pad)，耦接至該複數個前驅動器；複數個輸入緩衝器(input buffer，IB)，該複數個輸入緩衝器中之每一輸入緩衝器包含一正輸入與一負輸入，其中每一輸入緩衝器之該正輸入係透過每一個別的晶片外驅動器之該矽通孔而分別耦接至該複數個晶片外驅動器之其一；一VREF測試墊(VREF test pad)，耦接至每一輸入緩衝器之該負輸入；以及一掃描輸出測試墊(scan out test pad)，耦接至該複數個輸入緩衝器。
如申請專利範圍第1項所述之測試電路，另包含：複數個傳輸閘(pass gate)，其中每一個別的傳輸閘耦接至該複數個前驅動器中的至少一前驅動器。
如申請專利範圍第2項所述之測試電路，另包含：一IREF拉升驅動器，耦接至該IREF測試墊以及該複數個傳輸閘。
如申請專利範圍第2項所述之測試電路，另包含：一IREF拉降驅動器，耦接至該IREF測試墊以及該複數個傳輸閘。
如申請專利範圍第1項所述之測試電路，另包含：一掃描鏈，耦接於該複數個輸入緩衝器與該掃描輸出測試墊之間，且該掃描鏈另耦接至一時脈輸入。
如申請專利範圍第5項所述之測試電路，其中該掃描鏈是被設定來將一輸出傳送至該掃描輸出測試墊。
一種用以驗證複數個晶片外驅動器之一阻抗的方法，包含：驅動一電流至該複數個晶片外驅動器，其中每一晶片外驅動器包含：一拉升驅動器，耦接至一電源供應；一拉降驅動器，耦接於該拉升驅動器與一接地端之間；以及一矽通孔，耦接於該拉升驅動器與該拉降驅動器之間；開啟該複數個晶片外驅動器，其中每一個別的晶片外驅動器是耦接至該複數個前驅動器中的至少一前驅動器，以及開啟該複數個晶片外驅動器會在每一矽通孔產生一電壓降；在複數個輸入緩衝器處接收一參考電壓，其中該複數個輸入緩衝器中的每一輸入緩衝器包含複數個輸入，且每一輸入緩衝器是被設定來比較該複數個輸入以及輸出一比較結果；在每一輸入緩衝器中，將該參考電壓與該複數個晶片外驅動器之其一的該矽通孔之電壓做比較；以及使用每一輸入緩衝器之該比較結果來驗證每一晶片外驅動器之該組抗，以判斷每一晶片外驅動器之該阻抗是否是落在一所要範圍內。
如申請專利範圍第7項所述之方法，其中接收該參考電壓之步驟包含：從一VREF測試墊接收該參考電壓。
如申請專利範圍第7項所述之方法，其中驅動該電流至該複數個晶片外驅動器之步驟另包含：鏡射(mirror)該電流來驅動一鏡射電流至該複數個晶片外驅動器。
如申請專利範圍第9項所述之方法，其中驅動該電流至該複數個晶片外驅動器之步驟另包含：驅動該電流通過一拉升驅動器以及一IREF測試墊；以及驅動該鏡射電流的步驟包含：驅動該鏡射電流至每一晶片外驅動器之該拉升驅動器。
如申請專利範圍第9項所述之方法，其中驅動該電流至該複數個晶片外驅動器之步驟包含：驅動該電流通過一拉降驅動器以及一IREF測試墊；以及驅動該鏡射電流的步驟包含：驅動該鏡射電流至每一晶片外驅動器之該拉降驅動器。
如申請專利範圍第7項所述之方法，其中驗證每一晶片外驅動器之該組抗之步驟另包含：傳送複數個比較結果至一掃描鏈；在該掃描鏈處接收一時脈訊號，其中該掃描鏈是被設定來依序地儲存該複數個比較結果；以及將依序儲存之該複數個比較結果傳送至一輸出。
如申請專利範圍第7項所述之方法，另包含：使用每一輸入緩衝器之該比較結果來驗證每一晶片外驅動器之一最小阻抗與一最大阻抗。