TW201324514A - 半導體裝置及其操作方法 - Google Patents

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Abstract

本發明揭示一種操作一半導體裝置之方法，其包含：選擇一記憶體單元陣列中所包含之複數個記憶體單元區塊之一者；程式化與該選定記憶體單元區塊之字線中之一選定字線耦合之偶數記憶體單元；程式化與該選定字線耦合之奇數記憶體單元；程式化與相鄰於該選定字線之下一字線耦合之奇數記憶體單元及程式化與該下一字線耦合之偶數記憶體單元，其中重複程式化直至完成程式化與該選定記憶體單元區塊之全部字線耦合之選定記憶體單元。

Description

半導體裝置及其操作方法
本發明之實施例大體上係關於一種半導體裝置及其操作方法，且更特定言之，本發明之實施例係關於能够改良一半導體裝置之可靠性之程式化方法。
本申請案主張2011年9月29日申請之韓國專利申請案第10-2011-0099086號之優先權，該案之全文以引用方式併入本文中。
一半導體裝置包含用於儲存資料之複數個記憶體單元陣列。增加該等記憶體單元陣列中之記憶體單元之數目且減小相鄰記憶體單元之間之距離以製造小的高密度半導體裝置。此導致相鄰記憶體單元之間之干擾且可因此使該半導體裝置之可靠性劣化。
圖1係一簡圖，其繪示在執行一已知程式化操作時相鄰記憶體單元之間之干擾。
參考圖1，一記憶體單元陣列10包含記憶體單元區塊，其等各包含複數個單元串STe及STo。為便於描述，圖1中展示記憶體單元區塊之一部分。記憶體單元區塊包含複數個單元串STe及STo，且該等單元串STe及STo之各者包含複數個串聯耦合之記憶體單元。單元串STe及STo之偶數串被稱為偶數串STe，且單元串STe及STo之奇數串被稱為奇數串STo。此外，被包含於不同單元串STe及STo中且耦合至相同字線之一群組之記憶體單元被稱為一頁。對頁N-2、 N-1、N、N+1、N+2、...循序地執行一程式化操作。
以下描述程式化操作。
在對第(N-2)頁之偶數串STe執行程式化操作之後，對第(N-2)頁之奇數串STo執行程式化操作。當完成第(N-2)頁之偶數串STe及奇數串STo之程式化操作時，對第(N-1)頁(即，下一頁)之偶數串STe執行程式化操作，且接著對第(N-1)頁之奇數串STo執行程式化操作。當如上所述般執行程式化操作時，首先程式化全部第(N-2)頁至第(N+2)頁之偶數串STe中所包含之記憶體單元，且接著程式化全部第(N-2)頁至第(N+2)頁之奇數串STo中所包含之記憶體單元。相應地，偶數串STe中所包含之記憶體單元在對與偶數串STe相鄰之奇數串STo中所包含之記憶體單元執行程式化操作時經受沿一X軸方向之干擾，且亦在對下一頁中所包含之記憶體單元執行程式化操作時經受沿一Y軸方向之干擾。相比而言，奇數串STo中所包含之記憶體單元在對下一頁執行程式化操作時經受沿該Y軸方向之干擾，但幾乎不經受僅沿該X軸方向之干擾。在圖1中，「X+Y」及「Y」指示如上所述之相鄰記憶體單元之間之干擾。即，偶數串STe中所包含之記憶體單元經受干擾「X+Y」，且奇數串STo中所包含之記憶體單元僅經受干擾「Y」。
圖2係一曲線圖，其繪示根據已知程式化操作之臨限電壓。
參考圖2，若選定記憶體單元在對相鄰記憶體單元執行程式化操作時未經受干擾，則其上已執行一程式化操作之 選定記憶體單元具有一目標臨限電壓分佈Vt，但選定記憶體單元因發生在對相鄰記憶體單元執行程式化操作時之干擾而具有已升高為「Vy」或「Vx+y」之一臨限電壓分佈。使臨限電壓分佈增大「Vy」之情況對應於選定記憶體單元僅經受干擾「Y」之情況，且使臨限電壓分佈增大「Vx+y」之情況對應於選定記憶體單元經受干擾「X+Y」之情況。
讀取電壓R1及R2經設定使得其等具有與程式化記憶體單元之一臨限電壓分佈相關之一特定位準之一裕度，此係因為該臨限電壓分佈因發生在對相鄰記憶體單元執行一程式化操作(如上所述)時之干擾而改變。若具有介於讀取電壓R1與R2之間之目標臨限電壓分佈Vt之記憶體單元被讀取，則雖然記憶體單元之臨限電壓分佈因干擾而增大「Vy」(諸如圖1中之「Y」)，但因為臨限電壓分佈「Vy」低於讀取電壓R2，所以可自記憶體單元適當讀出資料。若記憶體單元經受較大干擾(諸如圖1中之「X+Y」)且其等之臨限電壓分佈因此增大「Vx+y」，則因為臨限電壓分佈「Vx+y」可大於讀取電壓R2(參閱圖2中之20)，所以無法自記憶體單元適當讀出資料。相應地，半導體裝置之可靠性被劣化。
本發明之實施例係關於能够改良一半導體裝置之可靠性之程式化方法及根據相鄰記憶體單元是否已被程式化而改變選定記憶體單元之讀取電壓之讀取方法。
在本發明之一實施例中，操作一半導體裝置之一方法包含選擇一記憶體單元陣列中所包含之複數個記憶體單元區塊之一者、程式化與該選定記憶體單元區塊之字線中之一選定字線耦合之偶數記憶體單元、程式化與該選定字線耦合之奇數記憶體單元、程式化與相鄰於該選定字線之下一字線耦合之奇數記憶體單元及程式化與該下一字線耦合之偶數記憶體單元，其中重複程式化直至完成程式化與該選定記憶體單元區塊之全部字線耦合之選定記憶體單元。
在本發明之一實施例中，操作一半導體裝置之一方法包含程式化與一第一字線耦合之偶數記憶體單元、程式化與該第一字線耦合之奇數記憶體單元、程式化與相鄰於該第一字線之一第二字線耦合之奇數記憶體單元、程式化與該第二字線耦合之偶數記憶體單元、程式化與相鄰於該第二字線之一第三字線耦合之偶數記憶體單元及程式化與該第三字線耦合之奇數記憶體單元。
在本發明之一實施例中，操作一半導體裝置之一方法包含程式化複數頁之一第N頁(其被包含於一選定記憶體單元區塊中)中所包含之偶數記憶體單元、在完成該第N頁之偶數記憶體單元之程式化時程式化該第N頁中所包含之奇數記憶體單元、在完成該第N頁之奇數記憶體單元之程式化時程式化與該第N頁相鄰之一第(N+1)頁中所包含之奇數記憶體單元及在完成該第(N+1)頁之奇數記憶體單元之程式化時程式化該第(N+1)頁中所包含之偶數記憶體單元。
在本發明之一實施例中，操作一半導體裝置之一方法包 含對一選定頁執行一最低有效位元(LSB)程式化操作、在對該選定頁中所包含之偶數記憶體單元執行一最高有效位元(MSB)程式化操作之後對該選定頁中所包含之奇數記憶體單元執行MSB程式化操作、對該選定頁之下一頁執行LSB程式化操作、在對該下一頁中所包含之奇數記憶體單元執行MSB程式化操作之後對該下一頁中所包含之偶數記憶體單元執行MSB程式化操作。
在本發明之一實施例中，操作一半導體裝置之一方法包含對一選定記憶體單元區塊執行一最低有效位元(LSB)程式化操作、對選自該選定記憶體單元區塊中所包含之複數頁之一頁中所包含之偶數記憶體單元執行一最高有效位元(MSB)程式化操作、對該選定頁中所包含之奇數記憶體單元執行MSB程式化操作、對該選定頁之下一頁中所包含之奇數記憶體單元執行MSB程式化操作及對該下一頁中所包含之偶數記憶體單元執行MSB程式化操作。
在本發明之一實施例中，一半導體裝置包含：一記憶體單元陣列，其經組態以包含記憶體單元區塊及旗標單元區塊，該等記憶體單元區塊及旗標單元區塊包含複數頁；一列解碼器，其耦合至該記憶體單元陣列之字線；一電壓產生器，其經組態以產生驅動電壓且將該等驅動電壓轉移至該列解碼器；頁緩衝器，其等耦合至該記憶體單元陣列之位元線；及一控制器，其經組態以控制該列解碼器、該電壓產生器及該等頁緩衝器以依使得選自該等記憶體單元區塊之一記憶體單元區塊中所包含頁之一選定頁中所包含之 偶數記憶體單元及奇數記憶體單元被循序程式化且接著該選定頁之下一頁中所包含之奇數記憶體單元及偶數記憶體單元被循序程式化之一方式程式化該選定記憶體單元區塊中所包含之全部選定記憶體單元。
下文中，參考附圖而詳細描述本發明之各種實施例。提供圖式以有助於一般技術者透過本文中所描述及展示之各種實施例而理解本發明。
圖3係根據本發明之一實施例之一半導體裝置之一方塊圖。
參考圖3，半導體裝置包含：一記憶體單元陣列110；複數個電路130、140、150、160、170及180，其等經組態以對記憶體單元陣列110中所包含之記憶體單元執行一程式化、讀取或擦除操作；及一控制器120，其經組態以控制複數個電路130、140、150、160、170及180以基於輸入資料而設定選定記憶體單元之臨限電壓。
就一NAND快閃記憶體裝置而言，電路包含一電壓產生器130、一列解碼器140、一頁緩衝器群組150、一通過/失效(P/F)檢查電路160、一行選擇器170及一輸入/輸出(I/O)電路180。
記憶體單元陣列110包含複數個記憶體單元區塊。為簡單起見，圖3僅展示該等記憶體單元區塊之一者。該等記憶體單元區塊之各者包含：一記憶體單元區塊111，其包含用於儲存主資料之常規單元串；及一旗標單元區塊 112，其包含用於儲存各種操作之所需額外資料之旗標單元串。該常規單元串及該等旗標單元串可具有彼此相同之組態，但其等之功能彼此不同。例如，記憶體單元區塊111及旗標單元區塊112之單元串可具有彼此相同之組態。
控制器120回應於一命令信號CMD而產生一程式化操作信號PGM、一讀取操作信號READ或一擦除操作信號ERASE，且亦產生頁緩衝信號PB SIGNALS以根據操作之類型而控制頁緩衝群組150之頁緩衝器。此外，控制器120回應於一位址信號ADD而產生一列位址信號RADD及一行位址信號CADD。控制器120檢查在一驗證操作中自P/F檢查電路160輸出之一P/F信號PFS，且根據一檢查結果而判定是否再次執行一相關操作、是否完成相關操作或相關操作是否失效。特定言之，在一讀取操作中，控制器120根據與一選定記憶體單元相鄰之記憶體單元是否已被程式化而變動用於讀出該選定記憶體單元之一讀取電壓。
電壓產生器130產生操作電壓(例如Vpgm、Vread及Vpass)以回應於操作信號PGM、READ及ERASE(即，控制器120之內部命令信號)而程式化、讀出或擦除總線之記憶體單元。
列解碼器140回應於控制器120之列位址信號RADD而將電壓產生器130之操作電壓轉移至一選定記憶體單元區塊之線WL[n：0]、DSL及SSL。
頁緩衝器群組150偵測記憶體單元之程式化或擦除狀態。頁緩衝器群組150包含耦合至各自位元線BL之頁緩衝 器，且回應於控制器120之頁緩衝信號PB SIGNALS而將使資料儲存於記憶體單元中之所需電壓提供至各自位元線BL。特定言之，頁緩衝器群組150在對記憶體單元執行一程式化操作、一擦除操作或一讀取操作時給位元線BL預充電，或鎖存與根據位元線BL之一電壓變化而偵測之記憶體單元之臨限電壓對應之資料。即，當執行一程式化操作時，頁緩衝器群組150中所包含之頁緩衝器之各者在儲存於頁緩衝器之鎖存器中之程式資料為0時將一程式允許電壓(0伏特)施加至一相關位元線BL且在儲存於頁緩衝器之鎖存器中之程式資料為1時將一程式抑制電壓Vcc施加至相關位元線BL。此外，當執行一讀取電壓時，頁緩衝器回應於儲存於記憶體單元中之資料而控制位元線BL之電壓且基於控制電壓而偵測儲存於記憶體單元中之資料。另外，當執行一驗證或讀取操作時，頁緩衝器將自記憶體單元偵測之資料VS發送至P/F檢查電路160。
P/F檢查電路160回應於在執行一程式化或擦除操作後之一驗證操作時自頁緩衝器接收之資料VS而產生一相關操作之P/F信號PFS，或檢查是否已出現一錯誤單元。此外，P/F檢查電路160在出現一錯誤單元時計數錯誤單元之數目且產生呈一計算信號CS形式之一計數結果。
行選擇器170回應於控制器120之行位址信號CADD而選擇頁緩衝器群組150之頁緩衝器。輸出鎖存於由行選擇器170選擇之一頁緩衝器中之資料。此外，行選擇器170透過一行線CL而自頁緩衝器群組150接收資料且將該資料轉移 至I/O電路180。
當執行一程式化操作使得資料DATA被輸入至頁緩衝器群組150之頁緩衝器時，I/O電路180回應於控制器120之輸入/輸出信號IN/OUT而將外部資料DATA轉移至行選擇器170。當行選擇器170將外部資料DATA轉移至頁緩衝器群組150之頁緩衝器時，頁緩衝器將所接收之資料儲存於其等之鎖存器中。此外，當執行一讀取操作時，I/O電路180回應於控制器120之I/O信號IN/OUT而透過行選擇器170輸出自頁緩衝器群組150之頁緩衝器接收之資料DATA。
圖4係圖3中所展示之記憶體單元陣列110之一詳細電路圖。
參考圖4，記憶體單元陣列110之記憶體單元區塊111及旗標單元區塊112中所包含之單元串ST具有相同組態。以下描述記憶體單元區塊111中所包含之單元串STe之一者作為一實例。單元串STe包含：一源極選擇電晶體SST，其耦合至一共用源極線CSL；複數個記憶體單元F0至Fn；及一汲極選擇電晶體DST，其耦合至一位元線BLe。一旗標單元串中所包含之單元被稱為旗標單元，但其等可具有與常規記憶體單元相同之組態。源極選擇電晶體SST之閘極係耦合至一源極選擇線SSL，記憶體單元F0至Fn之閘極係耦合至各自字線WL0至WLn，且汲極選擇電晶體DST之閘極係耦合至一汲極選擇線DSL。單元串ST係耦合於共用源極線CSL與對應於單元串ST之各自位元線BLe及BLo之間。根據位元線之配置順序，偶數位元線被稱為偶數位元線 BLe且奇數位元線被稱為奇數位元線BLo。相應地，耦合至偶數位元線BLe之單元串被稱為偶數串STe且耦合至奇數位元線BLo之單元串被稱為奇數串STo。
圖5係一流程圖，其繪示根據本發明之一例示性實施例之一程式化方法。
以下參考圖5而描述一單級單元(下文中稱為SLC)之一程式化操作或一多級單元(下文中稱為MLC)之一最高有效位元(下文中稱為MSB)程式化操作。就一MLC而言，可在完成一選定記憶體單元區塊之一最低有效位元(下文中稱為LSB)程式化操作之後執行一MSB程式化操作。在一些實施例中，當一頁係選自一選定記憶體單元區塊中時，可在對一選定頁執行一LSB程式化操作之後對該選定頁執行一MSB程式化操作。
當開始一程式常式時，回應於一列位址而選擇一記憶體單元區塊，且選擇該選定記憶體單元區塊中所包含之複數頁之一者。若由N指示該等頁之順序，則在步驟501中一第一選定頁之序號N為1(即，N=1)。
在步驟502中，對第N頁之偶數記憶體單元執行一程式化操作。根據逐漸升高一程式化電壓之一增量階躍脈衝程式化(ISPP)方法而執行該程式化操作。特定言之，為對偶數串STe中所包含之選定記憶體單元(來自第N頁之記憶體單元)執行該程式化操作，將該程式化電壓供應至與第N頁耦合之一選定字線使得選定記憶體單元之臨限電壓增大。
接著，在步驟503中，對第N頁之偶數記憶體單元執行一 程式化驗證操作。執行該程式化驗證操作以驗證第N頁之偶數記憶體單元之全部臨限電壓是否已達到一目標位準。若該程式化驗證操作之結果為失效，則在步驟504中升高供應至與第N頁耦合之選定字線之程式化電壓，且在步驟502中對第N頁之偶數記憶體單元再次執行程式化操作。重複步驟502至504，直至第N頁之偶數記憶體單元之全部臨限電壓達到該目標位準。當第N頁之偶數記憶體單元之全部臨限電壓達到該目標位準時，步驟503中之程式化驗證操作之結果為通過。
若步驟503中第N頁之偶數記憶體單元之程式化驗證操作之結果為通過，則在步驟505中對第N頁之奇數記憶體單元執行一程式化操作。根據逐漸升高一程式化電壓之一增量階躍脈衝程式化(ISPP)方法而執行該程式化操作。特定言之，為對奇數串STe中所包含之選定記憶體單元(來自第N頁之記憶體單元)執行該程式化操作，將一程式化電壓供應至與第N頁耦合之選定字線使得選定記憶體單元之臨限電壓增大。
在步驟505中，對第N頁之奇數記憶體單元執行一程式化驗證操作。執行該程式化驗證操作以驗證第N頁之奇數記憶體單元之全部臨限電壓是否已達到目標位準。
若程式化驗證操之結果為失效，則在步驟507中升高供應至與第N頁耦合之選定字線之程式化電壓，且在步驟505中對第N頁之奇數記憶體單元再次執行程式化操作。重複步驟505至507，直至第N頁之奇數記憶體單元之全部臨限 電壓達到目標位準。當第N頁之奇數記憶體單元之全部臨限電壓達到目標位準時，步驟505中之程式化驗證操作之結果為通過。
當完成第N頁中所包含之選定記憶體單元之程式化操作及程式化驗證操作時，在步驟508中對一第(N+1)頁(即，下一頁)之奇數記憶體單元執行一程式化操作。特定言之，為對奇數串STo中所包含之選定記憶體單元(來自該第(N+1)頁之記憶體單元)執行該程式化操作，將一程式化電壓供應至與該第(N+1)頁耦合之一選定字線使得選定記憶體單元之臨限電壓增大。
接著，在步驟509中對第(N+1)頁之奇數記憶體單元執行一程式化驗證操作。執行該程式化驗證操作以驗證第(N+1)頁之奇數記憶體單元之全部臨限電壓是否已達到目標位準。若該程式化驗證操作之結果為失效，則在步驟510中升高供應至與第(N+1)頁耦合之選定字線之程式化電壓，且在步驟508中對第(N+1)頁之奇數記憶體單元再次執行程式化操作。重複步驟508至510，直至第(N+1)頁之奇數記憶體單元之全部臨限電壓達到目標位準。當第(N+1)頁之奇數記憶體單元之全部臨限電壓達到目標位準時，該程式化驗證操作509之結果為通過。
當步驟509中第(N+1)頁之奇數記憶體單元之程式化驗證操作之結果為通過時，在步驟511中對第(N+1)頁之偶數記憶體單元執行一程式化操作。特定言之，為對偶數串STe中所包含之選定記憶體單元(來自第(N+1)頁之記憶體單元) 執行該程式化操作，將一程式化電壓供應至與第(N+1)頁耦合之一選定字線使得選定記憶體單元之臨限電壓增大。
接著，在步驟512中對第(N+1)頁之偶數記憶體單元執行一程式化驗證操作。執行該程式化驗證操作以驗證第(N+1)頁之偶數記憶體單元之全部臨限電壓是否已達到目標位準。如該程式化驗證操作之結果為失效，則在步驟513中升高供應至與第(N+1)頁耦合之選定字線之程式化電壓，且在步驟511中對第(N+1)頁之偶數記憶體單元再次執行程式化操作。重複步驟511至513，直至第(N+1)頁之偶數記憶體單元之全部臨限電壓達到目標位準。當第(N+1)頁之偶數記憶體單元之全部臨限電壓達到目標位準時，步驟512中之該程式化驗證操作之結果為通過。
當完成第(N+1)頁中所包含之選定記憶體單元之程式化操作及程式化驗證操作時，在步驟514中判定第(N+1)頁是否為選定記憶體單元區塊之最後一頁。作為一判定結果，若判定第(N+1)頁不是選定記憶體單元區塊之最後一頁，則例如使該頁之位址增加1(即，N=N+1)以在步驟515中選擇下一頁。接著，重複步驟502至514，直至完成剩餘頁之選定記憶體單元之程式化操作及程式化驗證操作。作為步驟514中之一判定結果，若判定一程式化頁為選定記憶體單元區塊之最後一頁，則終止選定記憶體單元區塊之程式常式。
若如上所述般執行一程式化操作，則相同頁中所包含之記憶體單元之各者經受不同干擾且相同單元串中所包含之 記憶體單元之各者亦經受不同干擾。以下描述由上述程式化操作引起之記憶體單元之間之干擾。
圖6係一簡圖，其繪示由圖5之程式化方法引起之記憶體單元之間之干擾。
參考圖6，若一第N頁中所包含之偶數及奇數記憶體單元被循序地程式化且一第(N+1)頁中所包含之奇數及偶數記憶體單元被循序地程式化(如以上參考圖5所述)，則與該第N頁及該第(N+1)頁相鄰之記憶體單元之各者經受不同干擾。例如，當一第(N-2)頁之偶數串STe中所包含之偶數記憶體單元被程式化且該第(N-2)頁之奇數串STo中所包含之奇數記憶體單元接著被程式化時，該第(N-2)頁中所包含之偶數記憶體單元經受沿X軸方向之干擾。接著，當一第(N-1)頁(即，下一頁)中所包含之奇數記憶體單元被程式化時，第N頁之奇數記憶體單元亦經受沿Y軸方向之干擾。當該第(N-1)頁中所包含之偶數記憶體單元被程式化時，第N頁之偶數記憶體單元亦經受沿Y軸方向之干擾。若如上所述般執行一程式化操作，則第(N-2)頁之偶數串STe中所包含之偶數記憶體單元經受干擾「X+Y」且第(N-2)頁之奇數串STo中所包含之奇數記憶體單元經受干擾「Y」。此外，第(N-1)頁之偶數串STe中所包含之偶數記憶體單元經受干擾「Y」，且第(N-1)頁之奇數串STo中所包含之奇數記憶體單元經受干擾「X+Y」。即，相同頁中所包含之偶數記憶體單元及奇數記憶體單元可交替地經受干擾「X+Y」及干擾「Y」。相同單元串內之不同頁中所包含之記憶體單 元亦可交替地經受干擾「X+Y」及干擾「Y」。經受干擾「X+Y」之記憶體單元之臨限電壓具有比僅經受干擾「Y」之記憶體單元之臨限電壓更低之一增量。
圖7係一曲線圖，其繪示由程式化操作引起之記憶體單元之臨限電壓之一移位。
參考圖7，程式化記憶體單元之一目標臨限電壓分佈Vt係位於一第一讀取電壓R1與一第二讀取電壓R2之間。然而，由於發生在對與程式化記憶體單元相鄰之記憶體單元執行一程式化操作時之干擾，所以目標臨限電壓分佈Vt增大某一位準。如以上參考圖6所述，一般而言，因干擾「Y」而升高之一臨限電壓分佈Vy未變為高於第二讀取電壓R2。此係因為第二讀取電壓R2根據由干擾「Y」引起之臨限電壓之一移位而設定。若程式化記憶體單元經受比干擾「Y」更大之干擾「X+Y」，則程式化記憶體單元之臨限電壓進一步增大至一更高位準(例如Vx+y)且一些程式化記憶體單元之臨限電壓可變為高於第二讀取電壓R2。若程式化記憶體單元之臨限電壓如上所述般增大，則一讀取操作係執行如下。
圖8係一示意性流程圖，其繪示根據本發明之一例示性實施例之一讀取方法。
參考圖8，在讀出選定記憶體單元之前，自與選定記憶體單元相鄰之記憶體單元讀出資料以使選定記憶體單元獲得與干擾有關之資訊，且使用根據該資訊而變動之一讀取電壓來自選定記憶體單元讀出資料。以下詳細描述此程 序。
在自一選定第N頁中所包含之記憶體單元讀出資料之前，在步驟801中自一第(N+1)頁(即，下一頁)中所包含之記憶體單元讀出資料。在步驟802中，判定該第(N+1)頁之讀取記憶體單元是否為程式化記憶體單元。作為一判定結果，若判定該第(N+1)頁之記憶體單元不是程式化記憶體單元，則在步驟803中使用一預設讀取電壓來自該第(N+1)頁之記憶體單元讀出資料。作為步驟802中之一判定結果，若判定該第(N+1)頁之記憶體單元為程式化記憶體單元，則在步驟804中使第N頁之一讀取電壓升高某一位準。在步驟805中，使用該升高讀取電壓來自第N頁之記憶體單元讀出資料。如上所述，若用於讀出選定記憶體單元之一讀取電壓根據相鄰記憶體單元是否已被程式化而變動，則可改良自選定記憶體單元讀取之資料之可靠性。
若如上所述般執行一程式化操作，則可知可發生在記憶體單元之各者中之一最大干擾。相應地，可根據與選定記憶體單元對應之一演算法而執行一讀取操作。例如，參考圖6，由於第(N-2)頁之偶數串STe中所包含之記憶體單元可經受最大干擾「X+Y」，所以可執行一相關讀取操作。此外，由於第(N-2)頁之奇數串STo中所包含之記憶體單元可經受最大干擾「Y」，所以可執行一相關讀取操作。
以下詳細描述根據以上程式化方法之讀出程式化記憶體單元之方法。
圖9至圖12係詳細流程圖，其等繪示根據本發明之一些 例示性實施例之讀取方法。下文中假定一第N頁為一選定頁。
圖9係一流程圖，其繪示可經受干擾「X+Y」之記憶體單元之LSB讀取方法。
參考圖9，在步驟901中，藉由使用一第一讀取電壓R1而自第N頁中所包含之記憶體單元讀取資料。將該讀取資料儲存於頁緩衝器之鎖存器中。接著，在步驟902中判定第N頁為一LSB程式化頁或一MSB程式化頁。自第N頁之旗標單元讀取資料以判定第N頁為LSB程式化頁或MSB程式化頁。即，在對各頁執行一MSB程式化操作之後，在各頁之旗標單元中程式化資料「0」。因此，可藉由讀取旗標單元之資料而判定該頁已經受一LSB程式化或一MSB程式化。例如，若自旗標單元讀取之資料為「0」，則意謂一相關頁為一MSB程式化頁。例如，若自旗標單元讀取之資料為「1」，則意謂一相關頁為一LSB程式化頁或處於一擦除狀態之一頁。作為步驟902中之一判定結果，若判定第N頁為一LSB程式化頁，則輸出步驟901中所讀取之資料且終止讀取操作。作為步驟902中之一判定結果，若判定第N頁為一MSB程式化頁，則在步驟903中對一第(N+1)頁(即，下一頁)執行一讀取操作。使用第一讀取電壓R1、一第二讀取電壓R2及一第三讀取電壓R3來執行該第(N+1)頁之讀取操作。第二讀取電壓R2高於第一讀取電壓R1，且第三讀取電壓R3高於第二讀取電壓R2。接著，在步驟904中判定該第(N+1)頁為一LSB程式化頁或一MSB程式化頁。自該第 (N+1)頁之旗標單元讀取資料以判定該第(N+1)頁為一LSB程式化頁或一MSB程式化頁。例如，若自旗標單元讀取之資料為「0」，則意謂該第(N+1)頁為一MSB程式化頁。例如，若自旗標單元讀取之資料為「1」，則意謂該第(N+1)頁為一LSB程式化頁或處於一擦除狀態之一頁。作為步驟904中之一判定結果，若判定該第(N+1)頁為已僅被執行一LSB程式化之一頁，則在步驟905中藉由使用第二讀取電壓R2而對第N頁執行一LSB讀取操作。作為步驟904中之一判定結果，若判定該第(N+1)頁為甚至已被執行一MSB程式化之一頁，則在步驟906中因為第N頁可經受干擾，所以藉由使用第二讀取電壓R2而對第N頁執行一LSB讀取操作。接著，在步驟907中藉由使用比第二讀取電壓R2更高之一第二可變電壓R2'而對第N頁執行一LSB讀取操作。此處，可省略步驟906中藉由使用第二讀取電壓R2而對第N頁執行之LSB讀取操作，此係因為執行該省略以自更少經受干擾之記憶體單元(來自第N頁中所包含之記憶體單元)讀取資料。例如，當存在干擾「Y」時，可執行步驟906以自記憶體單元讀取資料。若已對相鄰記憶體單元執行一MSB程式化(如同步驟907)，則因為選定記憶體單元之臨限電壓增大，所以藉由使用比第二讀取電壓R2更高之第二可變電壓R2'而自選定記憶體單元讀取資料。如上所述，若根據相鄰記憶體單元之狀態(例如，相鄰記憶體單元之臨限電壓)而判定用於讀出選定記憶體單元之一讀取電壓，則即使選定記憶體單元之臨限電壓被移位，亦可正確讀出 選定記憶體單元中之資料。
圖10係一流程圖，其繪示可經受干擾「Y」之記憶體單元之LSB讀取方法。
參考圖10，在步驟1001中藉由使用第一讀取電壓R1而自第N頁中所包含之記憶體單元讀取資料。將該讀取資料儲存於各自頁緩衝器之鎖存器中。接著，在步驟1002中判定第N頁為一LSB程式化頁或一MSB程式化頁。自第N頁之旗標單元讀取資料以判定第N頁為一LSB程式化頁或一MSB程式化頁。例如，若自旗標單元讀取之資料為「0」，則意謂第(N+1)頁為一MSB程式化頁。例如，若讀取資料為「1」，則意謂第(N+1)頁為一LSB程式化頁或處於一擦除狀態之一頁。作為步驟1002中之一判定結果，若判定第N頁為一LSB程式化頁，則輸出步驟1001中所讀取之資料且終止讀取操作。作為步驟1002中之一判定結果，若判定第N頁為一MSB程式化頁，則在步驟1003中藉由使用第二讀取電壓R2而對第N頁執行一LSB讀取操作且終止讀取操作。
圖11係一流程圖，其繪示可經受干擾「X+Y」之記憶體單元之MSB讀取方法。
參考圖11，在步驟1101中自第(N+1)頁(即，第N頁之下一頁)中所包含之記憶體單元讀取資料。例如，可使用第一讀取電壓R1、第二讀取電壓R2及第三讀取電壓R3來執行讀取操作。當自記憶體單元讀出資料時，使用第一讀取電壓R1至第三讀取電壓R3來檢查記憶體單元之臨限電壓。在步驟1102中，基於步驟1101中所執行之第(N+1)頁 之讀取操作之一結果而判定第(N+1)頁之記憶體單元為LSB程式化記憶體單元或MSB程式化記憶體單元。自第(N+1)頁之旗標單元讀取資料以判定第(N+1)頁為一LSB程式化頁或一MSB程式化頁。例如，若自旗標單元讀取之資料為「0」，則意謂第(N+1)頁為一MSB程式化頁。例如，若自旗標單元讀取之資料為「1」，則意謂第(N+1)頁為一LSB程式化頁或處於一擦除狀態之一頁。作為步驟1102中之一判定結果，若判定第(N+1)頁為一LSB程式化頁，則使用第一讀取電壓R1及第三讀取電壓R3來自第N頁之記憶體單元讀出資料。作為步驟1102中之一判定結果，若判定第(N+1)頁為一MSB程式化頁，則在步驟1104中使用第一讀取電壓R1來自第N頁之記憶體單元讀出資料。執行使用第一讀取電壓R1之讀取操作以便自具有因干擾而略微移位之臨限電壓之第N頁之記憶體單元讀出正確資料。相應地，可省略步驟1104。為自具有因干擾而顯著移位之臨限電壓之第N頁之記憶體單元讀出正確資料，在步驟1105中藉由使用比第一讀取電壓R1更高之一第一可變電壓R1'而對第N頁之記憶體單元執行一讀取操作。接著，在步驟1106中使用第三讀取電壓R3來自第N頁之記憶體單元讀出資料。執行使用第三讀取電壓R3之讀取操作以便自具有因干擾而略微移位之臨限電壓之第N頁之記憶體單元讀出正確資料。相應地，亦可省略步驟1106。為自具有因干擾而顯著移位之臨限電壓之第N頁之記憶體單元讀出正確資料，在步驟1107中藉由使用比第三讀取電壓R3更高之一第三可變電壓R3' 而對第N頁之記憶體單元執行一讀取操作。在步驟1103及步驟1107之後，在步驟1108中判定第N頁為一LSB程式化頁或一MSB程式化頁。自第N頁之旗標單元讀取資料以判定第N頁為一LSB程式化頁或一MSB程式化頁。例如，若自旗標單元讀取之資料為「0」，則意謂第N頁為一MSB程式化頁。例如，若自旗標單元讀取之資料為「1」，則意謂第N頁為一LSB程式化頁或處於一擦除狀態之一頁。作為步驟1108中之一判定結果，若判定第N頁為一MSB程式化頁，則輸出先前讀取資料且接著終止讀取操作。作為步驟1108中之一判定結果，若判定第N頁為一LSB程式化頁，則在步驟1109中設定相關頁緩衝器使得資料「1」被輸入至相關頁緩衝器之鎖存器。特定言之，雖然選定記憶體單元係繪示為經受一MSB讀取操作，但指示一擦除狀態之資料「1」被輸入至全部頁緩衝器之鎖存器且接著終止讀取操作，此係因為若選定記憶體單元為LSB程式化記憶體單元，則其等不是MSB程式化記憶體單元。
圖12係一流程圖，其繪示可經受干擾「Y」之記憶體單元之MSB讀取方法。
參考圖12，在步驟1201中藉由使用第一讀取電壓R1及第三讀取電壓R3而來自第N頁中所包含之記憶體單元讀取資料。將該讀取資料儲存於相關頁緩衝器之鎖存器中。接著，在步驟1202中判定第N頁為一LSB程式化頁或一MSB程式化頁。自第N頁之旗標單元讀取資料以判定第N頁為一LSB程式化頁或一MSB程式化頁。若自旗標單元讀取之 資料為「0」，則意謂第N頁為一MSB程式化頁。若自旗標單元讀取之資料為「1」，則意謂第N頁為一LSB程式化頁或處於一擦除狀態之一頁。作為步驟1202中之一判定結果，若判定第N頁為一LSB程式化頁，則輸出步驟1201中所讀取之資料且終止讀取操作。作為步驟1202中之一判定結果，若判定第N頁為一MSB程式化頁，則在步驟1203中設定相關頁緩衝器使得資料「1」被輸入至相關頁緩衝器之鎖存器。特定言之，雖然選定記憶體單元係繪示為經受一MSB讀取操作，但表示一擦除狀態之資料「1」被輸入至全部頁緩衝器之鎖存器且接著終止讀取操作，此係因為若選定記憶體單元為LSB程式化記憶體單元，則其等不是MSB程式化記憶體單元。
圖13係一曲線圖，其繪示根據本發明之一實施例之用在讀取操作中之讀取電壓。
參考圖13，如以上參考圖9至圖12所述，未經受或略微經受來自相鄰記憶體單元之干擾之記憶體單元之臨限電壓分佈1301未被改變或被略微改變。相應地，藉由使用第一讀取電壓R1、第二讀取電壓R2及第三讀取電壓R3而對記憶體單元執行讀取操作。相比而言，顯著經受來自相鄰記憶體單元之干擾之記憶體單元之臨限電壓分佈1302被顯著改變。相應地，藉由使用不同讀取電壓R1'、R2'及R3'而對記憶體單元執行讀取操作。相應地，可改良一讀取操作之可靠性。
根據本發明之一實施例，可根據與選定記憶體單元相鄰 之記憶體單元之狀態(例如臨限電壓)而調整記憶體單元之程式化操作之順序，且此可改良一讀取操作之可靠性。
110‧‧‧記憶體單元陣列
111‧‧‧記憶體單元區塊
112‧‧‧旗標單元區塊
120‧‧‧控制器
130‧‧‧電壓產生器
140‧‧‧列解碼器
150‧‧‧頁緩衝器群組
160‧‧‧通過/失效(P/F)檢查電路
170‧‧‧行選擇器
180‧‧‧輸入/輸出(I/O)電路
STe‧‧‧偶數串
STo‧‧‧奇數串
圖1係繪示在執行一已知程式化操作時相鄰記憶體單元之間之干擾之一簡圖；圖2係繪示根據已知程式化操作之臨限電壓之一曲線圖；圖3係根據本發明之一實施例之一半導體裝置之一方塊圖；圖4係圖3中所展示之一記憶體單元陣列之一詳細電路圖；圖5係繪示根據本發明之一例示性實施例之一程式化方法之一流程圖；圖6係繪示由圖5之程式化方法引起之記憶體單元之間之干擾之一簡圖；圖7係繪示由程式化操作引起之記憶體單元之臨限電壓之一移位之一曲線圖；圖8係繪示根據本發明之一例示性實施例之一讀取方法之一示意性流程圖；圖9至圖12係繪示根據本發明之一些例示性實施例之讀取方法之詳細流程圖；及圖13係繪示根據本發明之一實施例之用在讀取操作中之讀取電壓之一曲線圖。
110‧‧‧記憶體單元陣列
STe‧‧‧偶數串
STo‧‧‧奇數串

Claims (20)

  1. 一種操作一半導體裝置之方法，其包括：選擇一記憶體單元陣列中所包含之複數個記憶體單元區塊之一者；程式化與該選定記憶體單元區塊之字線中之一選定字線耦合之偶數記憶體單元；程式化與該選定字線耦合之奇數記憶體單元；程式化與相鄰於該選定字線之下一字線耦合之奇數記憶體單元；及程式化與該下一字線耦合之偶數記憶體單元，其中重複該程式化，直至完成程式化與該選定記憶體單元區塊之全部字線耦合之選定記憶體單元。
  2. 如請求項1之方法，其中程式化與該選定字線耦合之該等偶數記憶體單元包括：將一程式化電壓供應至該選定字線使得與該選定字線耦合之該等偶數記憶體單元之臨限電壓增大；判定與該選定字線耦合之該等偶數記憶體單元之全部臨限電壓是否已達到一目標位準；及作為一判定結果，若判定全部臨限電壓尚未達到該目標位準，則重複地程式化與該選定字線耦合之該等偶數記憶體單元，同時逐漸地升高該程式化電壓。
  3. 如請求項1之方法，其中程式化與該選定字線耦合之該等奇數記憶體單元包括：將一程式化電壓供應至該選定字線使得與該選定字線 耦合之該等奇數記憶體單元之臨限電壓增大；判定與該選定字線耦合之該等奇數記憶體單元之全部臨限電壓是否已達到一目標位準；及作為一判定結果，若判定全部臨限電壓尚未達到該目標位準，則重複地程式化與該選定字線耦合之該等奇數記憶體單元，同時逐漸升高該程式化電壓。
  4. 如請求項1之方法，其進一步包括：讀取與該下一字線耦合之記憶體單元；及在與下一字線耦合之該等記憶體單元未被程式化時藉由使用一第一讀取電壓而讀取與該選定字線耦合之記憶體單元且在與該下一字線耦合之該等記憶體單元被程式化時藉由使用比該第一讀取電壓更高之一第二讀取電壓而讀取與該選定字線耦合之該等記憶體單元。
  5. 如請求項4之方法，其中與該下一字線耦合之該等記憶體單元之該讀取包括：藉由使用該第一讀取電壓而讀取與該下一字線耦合之該等記憶體單元；及判定是否已對與該下一字線耦合之該等記憶體單元執行一最低有效位元(LSB)程式化操作或一最高有效位元(MSB)程式化操作。
  6. 如請求項5之方法，其中作為一判定結果，若判定已對與該下一字線耦合之該等記憶體單元執行該LSB程式化操作，則藉由使用該第二讀取電壓而讀取與該選定字線耦合之該等記憶體單元，及 作為一判定結果，若判定已對與該下一字線耦合之該等記憶體單元執行該MSB程式化操作，則藉由使用比該第二讀取電壓更高之一第三讀取電壓而讀取與該選定字線耦合之該等記憶體單元。
  7. 一種操作一半導體裝置之方法，其包括：程式化與一第一字線耦合之偶數記憶體單元；程式化與該第一字線耦合之奇數記憶體單元；程式化與相鄰於該第一字線之一第二字線耦合之奇數記憶體單元；程式化與該第二字線耦合之偶數記憶體單元；程式化與相鄰於該第二字線之一第三字線耦合之偶數記憶體單元；及程式化與該第三字線耦合之奇數記憶體單元。
  8. 如請求項7之方法，其進一步包括：讀取與該第二字線耦合之記憶體單元；及在與該第二字線耦合之該等記憶體單元未被程式化時藉由使用一第一讀取電壓而讀取與該第一字線耦合之記憶體單元且在與該第二字線耦合之該等記憶體單元被程式化時藉由使用比該第一讀取電壓更高之一第二讀取電壓而讀取與該第一字線耦合之該等記憶體單元。
  9. 如請求項7之方法，其進一步包括：讀取與該第三字線耦合之記憶體單元；及在與該第三字線耦合之該等記憶體單元未被程式化時藉由使用一第一讀取電壓而讀取與該第二字線耦合之記 憶體單元且在與該第三字線耦合之該等記憶體單元被程式化時藉由使用比該第一讀取電壓更高之一第二讀取電壓而讀取與該第二字線耦合之該等記憶體單元。
  10. 一種操作一半導體裝置之方法，其包括：程式化一選定記憶體單元區塊中所包含之複數頁之一第N頁中所包含之偶數記憶體單元；在完成該第N頁之該等偶數記憶體單元之該程式化時程式化該第N頁中所包含之奇數記憶體單元；在完成該第N頁之該等奇數記憶體單元之該程式化時程式化與該第N頁相鄰之一第(N+1)頁中所包含之奇數記憶體單元；及在完成該第(N+1)頁之該等奇數記憶體單元之該程式化時程式化該第(N+1)頁中所包含之偶數記憶體單元。
  11. 如請求項10之方法，其中該頁為與一相同字線耦合之一群組之記憶體單元。
  12. 如請求項10之方法，其進一步包括：讀取該第(N+1)頁中所包含之記憶體單元；及在該第(N+1)頁中所包含之該等記憶體單元未被程式化時藉由使用一第一讀取電壓而讀取該第N頁中所包含之記憶體單元且在該第(N+1)頁中所包含之該等記憶體單元被程式化時藉由使用比該第一讀取電壓更高之一第二讀取電壓而讀取該第N頁中所包含之該等記憶體單元。
  13. 一種操作一半導體裝置之方法，其包括： 對一選定頁執行一最低有效位元(LSB)程式化操作；在對該選定頁中所包含之偶數記憶體單元執行一最高有效位元(MSB)之後對該選定頁中所包含之奇數記憶體單元執行該MSB程式化操作；對該選定頁之下一頁執行該LSB程式化操作；在對該下一頁中所包含之奇數記憶體單元執行該MSB程式化操作之後對該下一頁中所包含之偶數記憶體單元執行該MSB程式化操作。
  14. 如請求項13之方法，其中該頁為與一相同字線耦合之一群組之記憶體單元。
  15. 一種操作一半導體裝置之方法，其包括：對一選定記憶體單元區塊執行一最低有效位元(LSB)程式化操作；對選自該選定記憶體單元區塊中所包含之複數頁之一頁中所包含之偶數記憶體單元執行一最高有效位元(MSB)程式化操作；該選定頁中所包含之奇數記憶體單元執行該MSB程式化操作；對與該選定頁相鄰之一頁中所包含之奇數記憶體單元執行該MSB程式化操作；及對該下一頁中所包含之偶數記憶體單元執行該MSB程式化操作。
  16. 如請求項15之方法，其中該頁為與一相同字線耦合之一群組之記憶體單元。
  17. 一種半導體裝置，其包括：一記憶體單元陣列，其經組態以包括記憶體單元區塊及旗標單元區塊，該等記憶體單元區塊及旗標單元區塊包括複數頁；一列解碼器，其耦合至該記憶體單元陣列之字線；一電壓產生器，其經組態以產生驅動電壓且將該等驅動電壓轉移至該列解碼器；頁緩衝器，其等耦合至該記憶體單元陣列之位元線；及一控制器，其經組態以控制該列解碼器、該電壓產生器及該等頁緩衝器以依使得選自該等記憶體單元區塊之一記憶體單元區塊中所包含頁之一選定頁中所包含之偶數記憶體單元及奇數記憶體單元被循序地程式化且接著該選定頁之下一頁中所包含之奇數記憶體單元及偶數記憶體單元被循序地程式化之一方式程式化該選定記憶體單元區塊中所包含之全部選定記憶體單元。
  18. 如請求項17之半導體裝置，其中該控制器經組態以進一步控制該列解碼器、該電壓產生器及該等頁緩衝器以讀取與該下一字線耦合之記憶體單元且在與該下一字線耦合之該等記憶體單元未被程式化時藉由使用一第一讀取電壓而讀取與該選定字線耦合之記憶體單元及在與該下一字線耦合之該等記憶體單元被程式化時藉由使用比該第一讀取電壓更高之一第二讀取電壓而讀取與該選定字線耦合之該等記憶體單元。
  19. 如請求項18之半導體裝置，其中當讀取與該下一字線耦 合之該等記憶體單元時，該控制器經組態以控制該列解碼器、該電壓產生器及該等頁緩衝器以藉由使用該第一讀取電壓而讀取與該下一字線耦合之該等記憶體單元且判定是否已對與該下一字線耦合之該等記憶體單元執行一最低有效位元(LSB)程式化操作或一最高有效位元(MSB)程式化操作。
  20. 如請求項19之半導體裝置，其中該控制器經組態以控制該列解碼器、該電壓產生器及該等頁緩衝器以：作為一判定結果，若判定已對與該下一字線耦合之該等記憶體單元執行該LSB程式化操作，則藉由使用該第二讀取電壓而讀取與該選定字線耦合之該等記憶體單元；及作為一判定結果，若判定已對與該下一字線耦合之該等記憶體單元執行該MSB程式化操作，則藉由使用比該第二讀取電壓更高之一第三讀取電壓而讀取與該選定字線耦合之該等記憶體單元。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102192910B1 (ko) * 2013-09-10 2020-12-18 에스케이하이닉스 주식회사 반도체 장치, 메모리 시스템 및 이의 동작 방법
KR20160011483A (ko) * 2014-07-22 2016-02-01 에스케이하이닉스 주식회사 메모리 장치
CN105513635B (zh) * 2014-09-23 2019-08-06 群联电子股份有限公司 编程方法、存储器存储装置及存储器控制电路单元
KR20170004698A (ko) * 2015-07-03 2017-01-11 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
CN105719694B (zh) * 2016-01-22 2019-12-03 清华大学 Nand存储器的多比特编程方法及装置
JP6659494B2 (ja) * 2016-08-19 2020-03-04 キオクシア株式会社 半導体記憶装置及びメモリシステム
US11257552B2 (en) * 2019-02-21 2022-02-22 Macronix International Co., Ltd. Programming a memory device
JP7258697B2 (ja) * 2019-09-02 2023-04-17 キオクシア株式会社 半導体記憶装置
US11361825B2 (en) * 2019-12-18 2022-06-14 Micron Technology, Inc. Dynamic program erase targeting with bit error rate
KR20220012435A (ko) 2020-07-22 2022-02-04 삼성전자주식회사 비휘발성 메모리 장치, 그것의 동작 방법, 그것을 제어하는 제어기, 및 그것을 포함하는 저장 장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6987693B2 (en) * 2002-09-24 2006-01-17 Sandisk Corporation Non-volatile memory and method with reduced neighboring field errors
US7218552B1 (en) * 2005-09-09 2007-05-15 Sandisk Corporation Last-first mode and method for programming of non-volatile memory with reduced program disturb
US7400532B2 (en) * 2006-02-16 2008-07-15 Micron Technology, Inc. Programming method to reduce gate coupling interference for non-volatile memory
KR100763353B1 (ko) * 2006-04-26 2007-10-04 삼성전자주식회사 인접하는 메모리셀과의 커플링 노이즈를 저감시키는불휘발성 반도체 메모리 장치
KR101069004B1 (ko) * 2008-08-01 2011-09-29 주식회사 하이닉스반도체 플래시 메모리 소자의 프로그램 방법
US7839687B2 (en) * 2008-10-16 2010-11-23 Sandisk Corporation Multi-pass programming for memory using word line coupling

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