TW201322643A - 共用電容的積分電路與類比轉數位電路及其操作方法 - Google Patents

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Abstract

本發明提供一種共用電容的積分電路與類比轉數位電路。該電路包含一電容陣列模塊、一積分電路、以及一類比轉數位邏輯電路。該電容陣列模塊包含多個電容元件。該積分電路以該電容陣列模塊積分一類比信號。該類比轉數位邏輯電路由該電容陣列模塊的信號轉換成一數位信號。

Description

共用電容的積分電路與類比轉數位電路及其操作方法
本發明係關於一種連續近似類比數位轉換器(successive approximation register analog to digital converter)，特別係關於一種包含類比積分器的連續近似類比數位轉換器。
取樣保持電路常常用於檢測信號，特別是微弱電流的電信號。這些電信號由於太過微弱，因此需要一段時間的積分(integrate)，才能累積達到一定量。也正由於這些想要檢測的電信號特別微弱，因此很容易受到外界的電磁干擾，因而淹沒了原本想要檢測的電信號。
在現代的消費性電子產品當中，大量使用到觸控面板作為友善易用的人機介面。在觸控面板的技術當中，有一些正是使用檢測微小弱電流的技術。在這些觸控面板的處理晶片當中，就必須使用取樣保持電路對弱電流加以積分與檢測。在本申請當中，使用觸控面板作為方便的範例說明。但本領域的普通技術人員可以理解到，微弱電流的檢測技術不是僅能應用於觸控面板的處理晶片。比方說在許多檢測微小粒子的感應器、光感應器等等，都需要本申請所提到的元器件。
上面已經提到，習知觸控面板的取樣保持電路可能會因為瞬間雜訊太大而過飽和，這瞬間雜訊可能是來自電源、傳導物質的觸碰或接近面板的人體等等，因而造成取樣保持電路所取樣保持的數值與觸控面板感測器的感測值有所差距。換句話說，取樣保持電路必須捨棄此次所取樣保持的數值，然後重新對觸控面板感測器的感測值再進行一次取樣保持操作，如此，不僅增加取樣保持電路的動作時間，並且再一次的取樣保持操作亦有可能無法量測得到原本觸控面板感測器的感測值(例如：假設取樣保持電路在前一次已經取樣量測得到觸控面板感測器的40%感測值，但是因為瞬間雜訊導致過飽和而捨棄，則取樣保持電路在此次的取樣量測就僅能得到觸控面板感測器剩餘的60%感測值)。
再者，習知觸控面板的取樣保持電路一般僅於正時脈或負時脈週期動作，因此浪費了50%的時脈週期。或者，有些取樣保持電路會利用反相器使得其等可以動作於正時脈與負時脈週期(例如：負時脈經由反相器轉變成正時脈後，則正時脈週期動作的取樣保持電路就可動作於原本的負時脈週期)，然而反相器的傳遞時間延遲在高速取樣保持電路中將會造成時脈重疊問題(例如：假設負時脈經反相器轉變成為正時脈後產生5%的傳遞時間延遲，則此正時脈波形末端5%的脈波時間將與下一正時脈波形前端 5%的脈波時間重疊)，這種時脈重疊問題在高頻取樣保持電路或傳遞時間延遲較大的反相器中將會更加明顯及嚴重，進而使得取樣保持電路動作失序。或者是，有些取樣保持電路則是利用反相器將正時脈週期所取樣保持的結果直接進行相位轉換後再加以利用，但問題依舊是反相器的控制時脈與傳遞時間延遲仍然是個需要被解決的問題。
一般說來，上述的取樣保持電路接收了感測器所感應的電信號之後，為了要對感測到的信號做進一步的處理，都需要在取樣保持電路後方加上類比數位轉換器。經過類比數位轉換器之後，感測器所感應的數值才能被中央處理器或是數位信號處理器做進一步的處理。
在傳統的類比數位轉換器當中，連續近似類比數位轉換器(SAR-ADC)是常用的一種。在連續近似類比數位轉換器的設計當中，可以使用電容元件的陣列，形成一個二元樹的結構。透過比較器與控制邏輯電路，連續近似類比數位轉換器可以輸出2的n次位元的輸出值。前面已知，普通的取樣保持電路同樣地需要使用到電容元件，用於對輸入信號進行積分。
由於電容元件必須占用相當的晶片面積，如果能夠共用取樣保持電路與後面接續的連續近似類比 轉換器當中的電容，那麼就可以節省下許多面積，進而減少晶片的製作成本。
本發明提供一種共用電容的積分電路與類比轉數位電路。該電路包含一電容陣列模塊、一積分電路、以及一類比轉數位邏輯電路。該電容陣列模塊包含多個電容元件。該積分電路以該電容陣列模塊積分一類比信號。該類比轉數位邏輯電路由該電容陣列模塊的信號轉換成一數位信號。
於本發明一實施例中，提供一種類比數位轉換器，用於將一輸入信號進行積分後轉換為具有n位元長度的一數位信號。該類比數位轉換器包含：一電容陣列模塊、一運算放大器、一比較器、以及一控制邏輯電路。上述的電容陣列模塊用於接收該輸入信號與一參考電壓VCM。該電容陣列模塊包含複數個電容元件。上述的運算放大器，用於接收該輸入信號與該參考電壓VCM，其輸出端耦接到該電容陣列模塊。該複數個電容元件的第一端耦接至該輸入信號、該參考電壓VCM、或該比較器的輸入端。該控制邏輯電路，用於接收該比較器的輸出信號，並依序輸出n位元的該數位信號，以及輸出一控制信號至該電容陣列模塊。
在本發明的另一實施例中，提供一種類比數位轉換器的控制方法。該類比數位轉換器包含一電容陣列模塊、一運算放大器、一比較器、以及一控制邏輯電路。該電容陣列模塊用於接收一輸入信號與一參考電壓VCM。該電容陣列模塊包含複數個電容元件。該複數個電容元件的第一端耦接至該輸入信號、該參考電壓VCM、或該比較器的輸入端。該運算放大器用於接收該輸入信號與該參考電壓VCM。該比較器的輸出端耦接到該電容陣列模塊。該控制邏輯電路用於接收該比較器的輸出信號，並依序輸出n位元的該數位信號，以及輸出一控制信號至該電容陣列模塊。
該控制方法包含：令該複數個電容元件的第一端耦接到該參考電壓VCM；以及令該複數個電容元件的第二端耦接到該參考電壓VCM。
本發明將詳細描述一些實施例如下。然而，除了所揭露之實施例外，本發明亦可以廣泛地運用在其他之實施例施行。本發明之範圍並不受該些實施例之限定，乃以其後之申請專利範圍為準。而為提供更清楚之描述及使熟悉該項技藝者能理解本發明之發明內容，圖示內各部分並沒有依照其相對之尺寸而繪圖，某些尺寸與其他相關尺度之比例會被突 顯而顯得誇張，且不相關之細節部分亦未完全繪出，以求圖示之簡潔。
請參照第一A圖，其為本發明之一較佳實施例10的概略方塊圖。一第一取樣保持電路110，分次取樣一感測器的一感測訊號並累加成為一第一取樣訊號，且在一第一設定時間輸出此第一取樣訊號。一第二取樣保持電路120，接收來自第一取樣保持電路110所輸出的複數個第一取樣訊號並加總成為一第二取樣訊號，且在一第二設定時間輸出此第二取樣訊號。在本實施例中，第一取樣保持電路110先以多次小段時間對感測器的感測訊號進行取樣並累加儲存，然後再輸出給第二取樣保持電路120；而第二取樣保持電路120接收第一取樣保持電路110的複數個輸出並加總儲存，最後才輸出所取樣感測器的全部感測信號。
在上述第一取樣保持電路110與第二取樣保持電路120的動作過程中，即使因瞬間雜訊過大導致第一取樣保持電路110過飽和，則此現象將僅影響第一取樣保持電路110小部分的分次取樣結果，而第二取樣保持電路120的取樣結果將不會受到太大的影響，藉此消除習知取樣保持電路因為瞬間雜訊過大而導致過飽和問題。例如：假設第一取樣保持電路110先以3次小段時間(例如：3次/0.5脈波)對 感測信號取樣累加後才輸出給第二取樣保持電路120；而第二取樣保持電路120則是在接收並加總20個第一取樣保持電路110的輸出後才輸出所取樣的全部感測信號，因此即使瞬間雜訊使得某一或是某幾次第一取樣保持電路110過飽和，亦不易導致第二取樣保持電路120在取樣過程中發生過飽和，藉此增加取樣保持電路對雜訊的容忍度。並且對於所取樣的感測信號而言，即使是捨棄或加總某一或某幾次第一取樣保持電路110的過飽和結果，對於所取樣全部感測信號的影響亦相對較小於習知技術對全部感測信號的影響(例如：假設因瞬間雜訊過大而使得第一取樣保持電路110的2個取樣結果變成過飽和，但是此2個僅占全部20個的1/10)。
請參照第一B圖，其為本發明另一較佳實施例15的概略方塊圖。兩第一取樣保持電路160A、160B相對於兩第二取樣保持電路170A、170B的功能及對應關係均相同於第一A圖所描述的第一取樣保持電路110與第二取樣保持電路120，所不同的是，兩第一取樣保持電路160A、160B更分別另外提供與原本極性相反的取樣結果輸出至特定的第二取樣保持電路。在本實施例中，例如第一取樣保持電路160B更另外輸出相反極性的取樣結果至第二取樣保持電路170A，藉此，消除感測訊號的雜訊。以下發明人將以此實施例作為說明，而此領域具有通常 知識者亦可根據本實施例的說明將其加以擴充，故擴充之部分將不會詳述於本說明書中。
請再參照第一B圖，第一取樣保持電路160A、160B先分別對兩感測器A、B的感測訊號進行多次小段時間的取樣並累加成為兩第一取樣訊號，然後在一第一設定時間分別輸出正負兩第一取樣訊號。在本實施例中，第一取樣保持電路160A、160B先分別輸出正第一取樣訊號至第二取樣保持電路170A、170B；並且同時，第一取樣保持電路160A亦輸出負第一取樣訊號至另一第二取樣保持電路；而第一取樣保持電路160B亦同時輸出負第一取樣訊號至第二取樣保持電路170A；並且第二取樣保持電路170B亦同時接收另一第一取樣保持電路的負第一取樣訊號。根據上述操作，第二取樣保持電路170A、170B將是接收第一取樣訊號的差值，以第二取樣保持電路170A為例，其同時接收來自第一取樣保持電路160A的正第一取樣訊號與來自第一取樣保持電路160B的負第一取樣訊號，當鄰近的感測器A與感測器B受到相近的雜訊時，正負兩第一取樣訊號中的雜訊將因此而抵消，亦即，此差值為低雜訊的取樣感測值。因為在一般觸控面板的實際感測中，鄰近或相鄰的感測器通常具有等量的感測雜訊，而透過本實施例上述的處理機制即可消除大部份這感測雜訊。因此在本實施例中，感測器A、B 可為觸控面板相鄰的兩感測器或是鄰近的兩感測器。
上述的說明僅為第一B圖所示實施例於正脈波週期的動作方式，而其於負脈波週期的動作方式將描述於下。第一取樣保持電路160A、160B仍分別對兩感測器A、B的感測訊號進行多次小段時間的取樣並累加成為兩第一取樣訊號，並且在第一設定時間分別輸出正負兩第一取樣訊號。所不同的是，在此次，第一取樣保持電路160A、160B分別輸出負第一取樣訊號至第二取樣保持電路170A、170B；並在此同時，第一取樣保持電路160A亦輸出正第一取樣訊號至另一第二取樣保持電路；第一取樣保持電路160B亦同時輸出正第一取樣訊號至第二取樣保持電路170A；並且第二取樣保持電路170B同時接收另一第一取樣保持電路的正第一取樣訊號。而根據此操作，第二取樣保持電路170A、170B亦是接收第一取樣訊號的差值，再以第二取樣保持電路170A為例，其同時接收來自第一取樣保持電路160A的負第一取樣訊號與來自第一取樣保持電路160B的正第一取樣訊號，因此負正兩第一取樣訊號中的雜訊亦相互抵消，亦即，此差值仍為無雜訊的取樣感測值。藉由上述的處理動作與說明，本實施例於正負兩脈波週期均可動作，並利用差值的概念消除感測雜訊。在本發明的一範例中，第二取樣保持電 路分別輸出正脈波週期的輸出與負脈波週期的輸出。在本發明的另一範例中，第二取樣保持電路是累計正負兩脈波週期的輸出。在本發明的再一範例中，第二取樣保持電路是累積多個正負兩脈波週期的輸出。
請參照第二圖，其為本發明結合第一A、B圖所述實施例之一較佳實施電路20的電路圖。複數個第一取樣保持電路210，經由所對應的複數個通道(例如：通道0、1、…、46與47)分次取樣所對應的複數個感測器的感測訊號，並分別累加成為複數個第一取樣訊號，且在一第一設定時間輸出第一取樣訊號。複數個第二取樣保持電路230，對應接收此些第一取樣保持電路210多次輸出的複數個第一取樣訊號，並分別加總成複數個第二取樣訊號，且在一第二設定時間輸出此些第二取樣訊號。在本實施例中，根據第一A圖所述實施例10的動作原理，即使因為瞬間雜訊過大導致某一(或某些)第一取樣保持電路210過飽和，則此現象將僅影響此一(或此些)第一取樣保持電路210小部分的分次取樣結果，而與其(或其等)對應的第二取樣保持電路230的取樣結果亦不會受到太大的影響，藉此降低習知取樣保持電路因為瞬間雜訊過大所導致的過飽和問題。此外，在本實施例中，根據第一B圖所述實施例15的動作原理，每一第一取樣保持電路210於正負脈 波週期均經由所對應的通道，分別對所對應的感測器的感測訊號進行多次小段時間的取樣；並且每一第二取樣保持電路230亦同時接收其對應的第一取樣保持電路210輸出的正第一取樣訊號(或是負第一取樣訊號)與其相鄰的第一取樣保持電路210輸出的負第一取樣訊號(或是正第一取樣訊號)，藉此，本實施例不僅可以動作於正負脈波週期，並且亦可利用差值的方式消除感測雜訊。
請再參照第二圖，複數個類比數位轉換器250(在本實施例中為2個)接收部分對應的第二取樣保持電路230所輸出的第二取樣訊號，並利用時序控制將所對應接收的第二取樣訊號依序從類比型態轉為數位型態；複數個多工器260(在本實施例中為2個)接收部分對應的第二取樣保持電路230所輸出的第二取樣訊號，並且分別擇一輸出；以及複數個緩衝放大器270(在本實施例中為2個)對應接收此些多工器260的輸出並進行放大操作，其中此些緩衝放大器270具有複數個放大倍率可供選擇操作。
請接著參照第三A圖與第三B圖，其等分別為第二圖所示實施例之部分第一取樣保持電路、第二取樣保持電路與類比數位轉換器的詳細電路圖以及其等動作的時序圖。每一第一取樣保持電路係包含一運算放大器(例如：第一運算放大器310A或 310B)、兩電容(例如：第一電容C1A或C2A與第二電容C1B或C2B)以及複數個開關(例如：311A、312A、313A、314A、315A、316A、317A、318A、319A、320A、321A或311B、312B、313B、314B、315B、316B、317B、318B、319B、320B、321B)，其中兩電容係先以並聯的方式連接，然後再與運算放大器形成一第一積分電路，而複數個開關則分別對應連接於兩電容的充放電路徑，藉此控制兩電容充放電的時間與充放電的極性。每一第二取樣保持電路亦包含一運算放大器(例如：第二運算放大器330A或330B)、一電容(例如：第三電容C0或C1)以及複數個開關(例如：331A、332A、333A、334A、335A、336A、337A、338A或331B、332B、333B、334B、335B、336B、337B、338B)，其中電容係與運算放大器形成一第二積分電路，而複數個開關則分別對應連接於訊號輸入選擇路徑與電容的充放電路徑，藉此選取輸入訊號與控制電容充放電的時間。
請再參照第三A圖與第三B圖，當控制複數個第一充電開關(例如：第一開關311A、311B、第二開關312A、312B、第三開關313A、313B以及第四開關314A、314B)的時序k1為正脈波時，通道0與通道1上的感測訊號即分別對第一電容C1A、C1B與第二電容C2A、C2B進行充電動作(例如實線路徑所示)，亦即，兩第一取樣保持電路分別經由通道0 與通道1對所對應的兩感測器的感測訊號進行取樣動作；當控制複數個第一放電開關(例如：第五開關315A、315B、第六開關316A、316B、第七開關317A、317B、第八開關318A、318B)的時序k2為正脈波時，第一電容C1A、C1B與第二電容C2A、C2B即分別對第二取樣保持電路進行放電動作(例如虛線路徑所示)，亦即，兩第一取樣保持電路分別輸出所取樣保持的結果。在本實施例中，3個k1正脈波後出現1個k2正脈波，換句話說，本實施例中的第一取樣保持電路是先進行3次小段時間的取樣累加後才將結果輸出給第二取樣保持電路，至於第一取樣保持電路進行小段時間取樣累加的次數可依實際需求而加以調整，本發明在此並不加以限定。此外，根據上述第一電容C1A、C1B與第二電容C2A、C2B的放電路徑，本實施例中的第一取樣保持電路亦同時輸出正負取樣結果給第二取樣保持電路，如：第一電容C1A以Vdd/2為參考電位經由第六開關316A輸出正取樣結果給第一選擇開關331A；而第二電容C2A以Vdd/2為參考電位經由第七開關317A輸出負取樣結果給第三選擇開關333A；同理，第一電容C1B以Vdd/2為參考電位經由第六開關316B輸出正取樣結果給第一選擇開關331B；而第二電容C2B以Vdd/2為參考電位經由第七開關317B輸出負取樣結果給第三選擇開關333B，並且，第一電容C1B 更輸出正取樣結果給第二選擇開關332A以及輸出負取樣結果給第四選擇開關334A。
請再參照第三A圖與第三B圖，當控制複數個清除開關(例如：第九開關319A、319B、第十開關320A、320B)的時序k0b為正脈波時，第一電容C1A、C1B與第二電容C2A、C2B即進行放電清除動作，在本實施例中，k0b正脈波出現在每3個k1正脈波之前以及每1個k2正脈波之後，此即表示，第一取樣保持電路在進行小段時間取樣累加之前，並且在輸出第一取樣訊號之後，會先對第一電容C1A、C1B與第二電容C2A、C2B做清除的動作，藉此確保沒有殘餘的電荷存在而影響到下次的取樣結果。而取樣控制開關321A、321B係以反相時序k1加以控制，因此當取樣控制開關321A、321B為導通狀態時，則第一取樣保持電路即無法進行取樣累加操作。
請再參照第三A圖與第三B圖，當控制複數個第二充電開關(例如：第五選擇開關335A、335B以及第六選擇開關336A、336B)的時序k0w0與k0w1以及控制第一選擇開關331A、331B與第四選擇開關334A、334B的時序p1同為正脈波時，則來自對應第一電容C1A的正取樣結果與來自相鄰第二電容C2B的負取樣結果將同時對第三電容C0進行充電 動作；同理，來自對應第一電容C1B的正取樣結果與來自另一相鄰第二電容的負取樣結果亦將同時對第三電容C1進行充電動作，換句話說，兩第二取樣保持電路同時接收其等對應的第一取樣保持電路所輸出的正第一取樣訊號以及與其等相鄰的第一取樣保持電路所輸出的負第一取樣訊號，由於觸控面板鄰近或相鄰的感測器通常會具有相近的感測雜訊，因此經由上述的差值處理，正負兩第一取樣訊號的感測雜訊將彼此抵消，亦即，兩第二取樣保持電路將接收低雜訊的取樣感測值。
請再參照第三A圖與第三B圖，當控制複數個第二充電開關(例如：第五選擇開關335A、335B以及第六選擇開關336A、336B)的時序k0w0與k0w1以及控制第二選擇開關332A、332B與第三選擇開關333A、333B的時序p2同為正脈波時，則來自對應第二電容C2A的負取樣結果與來自相鄰第一電容C1B的正取樣結果將同時對第三電容C0進行充電動作；同理，來自對應第二電容C2B的負取樣結果與來自另一相鄰第一電容的正取樣結果亦將同時對第三電容C1進行充電動作，亦即，兩第二取樣保持電路同時接收其等對應的第一取樣保持電路所輸出的負第一取樣訊號以及與其等相鄰的第一取樣保持電路所輸出的正第一取樣訊號，藉由此差值處理，兩第一取樣訊號的感測雜訊亦將彼此抵消，亦即， 兩第二取樣保持電路接收低雜訊的取樣感測值。
在本實施例中，時序p1與時序p2為相位相差180度的兩同頻時序，若將時序p1視為操作時序，則本實施例於時序p1正負脈波週期均可動作。又，在本實施例中，經過10個p1週期(20個半週期)後，控制複數個第二充電開關(例如：第五選擇開關335A、335B以及第六選擇開關336A、336B)的時序k0w0與k0w1依序從正脈波轉成為低電壓準位，並且在控制複數個第二放電開關(例如：第七選擇開關337A、337B以及第八選擇開關338A、338B)的時序k0c0與k0c1依序從低電壓準位轉成為正脈波時，第三電容C0、C1即依序分別以Vdd/2為參考電位經由第八選擇開關338A、338B對類比數位轉換器250進行放電動作，亦即，兩第二取樣保持電路完成取樣動作並且依序分別輸出所取樣保持的結果給類比數位轉換器250進行轉換操作。
請接著參照第三C圖與第三D圖，其等分別為第一A圖所示實施例之一較佳實施電路以及其動作時序圖。基本上，第三C圖所示之實施例是簡化了第三A圖所示之實施例的部分功能及元件，兩者的差異在於，第三C圖所示之實施例的每一第一取樣保持電路僅使用一電容和與其相關的充放電開關，亦即，每一第一取樣保持電路僅包含一運算放大器 (如第一運算放大器310A或310B)、一電容(如第一電容C1A或C1B)及複數個開關(如311A、312A、315A、316A、319A、321A或311B、312B、315B、316B、319B、321B)，其中電容與運算放大器形成一第一積分電路，而複數個開關則分別對應連接於電容的充放電路徑，藉此控制電容充放電的時間；並且，每一第二取樣保持電路並不包含第三A圖的選擇開關(如331A、332A、333A、334A或331B、332B、333B、334B)，而是直接電性耦合於對應的第一取樣保持電路的輸出，亦即每一第二取樣保持電路包含一運算放大器(如第二運算放大器330A或330B)、一電容(如第三電容C0或C1)及複數個選擇開關(如335A、336A、337A、338A或335B、336B、337B、338B)，其中電容與運算放大器形成一第二積分電路且複數個開關分別對應連接於電容的充放電路徑，藉此控制電容充放電的時間。
請再參照第三C圖與第三D圖，當控制複數個第一充電開關(如第一開關311A、311B、第二開關312A、312B)的時序k1為正脈波時，通道0與1的感測訊號即分別對第一電容C1A、C1B進行充電，亦即，兩第一取樣保持電路分別經由通道0與1向對應兩感測器的感測訊號進行取樣；當控制複數個第一放電開關(如第五開關315A、315B、第六開關316A、316B)的時序k2為正脈波時，第一電容C1A、 C1B即分別對第二取樣保持電路進行放電，亦即，兩第一取樣保持電路分別輸出所取樣保持的結果。本實施例中，3個k1正脈波後出現1個k2正脈波，換句話說，本實施例的第一取樣保持電路是先進行3次小段時間的取樣累加才將結果輸出給第二取樣保持電路，至於第一取樣保持電路所進行小段時間取樣累加的次數可依實際需求而加以調整，本發明在此並不加以限定。而不同於第三A圖的實施例，本實施例的第一取樣保持電路並不會同時輸出正負取樣結果，亦即，兩第一取樣保持電路僅會分別由兩第一電容C1A、C1B透過第五開關315A、315B以Vdd/2為參考電位經第六開關316A、316B輸出正取樣結果給對應的第二取樣保持電路。至於清除開關(如第九開關319A、319B)與其控制時序k0b及取樣控制開關321A、321B與其控制時序反相k1係與第三A、B圖之解說動作相同，故在此不再贅述。
請再參照第三C圖與第三D圖，當控制複數個第二充電開關(如第五選擇開關335A、335B、第六選擇開關336A、336B)的時序k0w0與k0w1為正脈波時，來自對應第一電容C1A、C1B的正取樣結果將分別對第三電容C0、C1進行充電，換句話說，兩第二取樣保持電路將同時接收其等對應的第一取樣保持電路所輸出的正第一取樣訊號。而不同於第三A圖的實施例，本實施例的第二取樣保持電路係 僅接收對應的第一取樣保持電路之正第一取樣訊號，因此本實施例並未提供上述利用差值的方式以消除感測雜訊的功能，僅提供上述消除因為瞬間雜訊過大所導致過飽和的功能。至於第三電容C0、C1對類比數位轉換器250進行放電時的操作以及相關開關(如第五選擇開關335A、335B、第六選擇開關336A、336B、第七選擇開關337A、337B、第八選擇開關338A、338B)的動作與時序(如k0w0、k0w1、k0c0與k0c1)係與第三A、B圖之解說動作相同，故在此不再贅述。
請接著參照第三E圖與第三D圖，其等分別為第三C圖所示實施例之修正電路及其動作時序圖。原則上，第三E圖所示之實施例是加強了第三A圖所示之實施例所不具備以差值方式消除雜訊功能，而兩者的差異在於，第三E圖之實施例的第一取樣保持電路並非輸出相同極性的第一取樣訊號，而是以正負交錯的方式提供第一取樣訊號，以通道0、1為例，第一取樣保持電路包含一運算放大器(如第一運算放大器310A或310B)、一電容(如第一電容C1A或C1B)及複數個開關(如311A、312A、315A、316A、319A、321A或313B、314B、317B、318B、319B、321B)，其中電容與運算放大器形成一第一積分電路而複數個開關分別對應連接於電容的充放電路徑，藉此控制電容充放電的時間；並且，第二取樣保持 電路除了接收對應第一取樣保持電路的輸出之外，亦同時接收相鄰通道第一取樣保持電路相反極性的輸出，而每一第二取樣保持電路包含一運算放大器(如第二運算放大器330A或330B)、一電容(如第三電容C0或C1)及複數個開關(如335A、336A、337A、338A或335B、336B、337B、338B)，其中電容係與運算放大器形成一第二積分電路，並且複數個開關分別對應連接於電容的充放電路徑，藉此控制電容充放電的時間。
請再參照第三E圖與第三D圖，當控制複數個第一充電開關(如第一開關311A、第二開關312A、第三開關313B、第四開關314B)的時序k1為正脈波時，通道0、1上的感測訊號即分別對第一電容C1A、第一電容C1B進行充電，亦即兩第一取樣保持電路分別經由通道0、1向對應兩感測器的感測訊號進行取樣；當控制複數個第一放電開關(如第五開關315A、第六開關316A、第七開關317B、第八開關318B)的時序k2為正脈波時，第一電容C1A、第二電容C2B即分別對第二取樣保持電路放電，亦即，兩第一取樣保持電路分別輸出所取樣保持的結果。本實施例中，3個k1正脈波後出現1個k2正脈波，換句話說，本實施例的第一取樣保持電路是先進行3次小段時間的取樣累加才將結果輸出給第二取樣保持電路，至於第一取樣保持電路所進行小段時間 取樣累加的次數可依實際需求而加以調整，本發明在此並不加以限定。而不同於第三C圖的實施例，本實施例相鄰通道的第一取樣保持電路是輸出不同極性的取樣結果，亦即，第一電容C1A是透過第五開關315A以Vdd/2為參考電位經由第六開關316A輸出正取樣結果給對應的第二取樣保持電路；第一電容C1B透過第八開關318B以Vdd/2為參考電位經由第七開關317B輸出負取樣結果給對應的第二取樣保持電路。至於清除開關(如第九開關319A、第十開關320B)與其控制時序k0b及取樣控制開關321A、321B與其控制時序反相k1與第三A、B圖之解說動作相同，故在此不再贅述。
請再參照第三E圖與第三D圖，當控制複數個第二充電開關(如第五選擇開關335A、335B、第六選擇開關336A、336B)的時序k0w0與k0w1為正脈波時，則來自對應第一電容C1A的正取樣結果與來自相鄰通道第一電容C1B的負取樣結果將同時對第三電容C0進行充電；同理，來自對應的第一電容C1B的負取樣結果與來自另一相鄰通道的第一電容的正取樣結果亦將同時對第三電容C1進行充電，換句話說，兩第二取樣保持電路同時接收其等對應的第一取樣保持電路所輸出的正(負)第一取樣訊號以及與其等相鄰通道的第一取樣保持電路所輸出的負(正)第一取樣訊號，由於觸控面板鄰近或相鄰的感 測器通常具有等量的感測雜訊，因此藉由上述的差值處理，正負兩第一取樣訊號的感測雜訊將因而彼此抵消，亦即，兩第二取樣保持電路將接收到無雜訊的取樣感測值。根據上述，本實施不僅提供利用差值方式消除感測雜訊的功能，並且亦提供消除因瞬間雜訊過大所導致過飽和的功能。至於第三電容C0、C1對類比數位轉換器250進行放電時的操作以及相關開關(如第五選擇開關335A、335B、第六選擇開關336A、336B、第七選擇開關337A、337B、第八選擇開關338A、338B)的動作與時序(如k0w0、k0w1、k0c0與k0c1)係與第三A、B圖之解說動作相同，故不再贅述。發明人在此要說明的是，藉由本實施例以正負交錯的方式輸出第一取樣訊號，雖然可達成以差值消除感測雜訊之目的，但其第二取樣保持電路所輸出的結果亦將呈現正負交錯的情形，而此現象可以利用反相器加以修正，此部分為本領域具有通常知識者可輕易推知，故在此不加以贅述。
請參照第四圖，其為第二圖所示實施例之緩衝放大器270之一較佳實施電路示意圖。複數個倍率電阻R2、R3與R4分別對應串聯複數個倍率開關kg2、kg3與kg4，然後與另一倍率開關kg1並聯，並與一第三運算放大器410、一參考電阻R1以及一參考開關~kg1形成一非反相放大器的電路結構。當 倍率開關kg1關閉(short)且參考開關~kg1為開路時，第三運算放大器410的放大倍率為1；當倍率開關kg2與參考開關~kg1關閉時，第三運算放大器410的放大倍率約為(R1+R2)/R1；同理，本實施例亦可推得第三運算放大器410的放大倍率為(R1+R3)/R1與(R1+R4)/R1，因此根據不同電阻值的替換即可得到不同的放大倍率。
請參照第五A圖與第五C圖，其等分別為結合第二圖所示實施例之第二取樣保持電路230與類比數位轉換器250之一較佳取樣轉換實施例及其動作時序圖。一運算放大器510與一電容陣列520形成一第三積分電路(相對第二圖的第二取樣保持電路230)，並以一電壓VCM作為參考電壓；且電容陣列520與一比較器530以及一連續近似(successive approximation register；SAR)控制邏輯540係形成一連續近似類比數位轉換器(successive approximation register analog-to-digital converter；SAR-ADC)(相對第二圖的類比數位轉換器250)，並接受複數個控制時序(例如：RST、INT、CMP)控制。當一第一控制時序RST為正脈波時，電容陣列520內的所有電容將被重置(即電容內的電荷將恢復成預設值，一般為零，然不限於此)。當一第二控制時序INT為高電位時，運算放大器510與電容陣列520所形成的第三積分電路將進行積分操作，亦即，對輸入進行取樣 保持操作(如第二圖所示之第二取樣保持電路230對第一取樣保持電路210進行取樣動作)。而當一第三控制時序CMP為高電位時，電容陣列520、比較器530與SAR控制邏輯電路540所形成的SAR-ADC將對電容陣列520所取樣保持的結果進行連續近似類比數位轉換，藉此將所取樣保持的結果從類比的型態轉成數位的型態，其中SAR控制邏輯電路540更提供兩輸出控制信號542、544，以控制輸出成為升冪輸出(從最低位元輸出至最高位元)或是降冪輸出(從最高位元輸出至最低位元)。
請接著參照第五B圖，其為第五A圖之一較佳實施電路。運算放大器510與包含複數個電容520C並聯所形成的電容陣列520組成第三積分電路，並以電壓VCM作為運算放大器510的參考電壓，其中每一電容520C的一第一端係電性耦合至三個控制開關(如522、524、526)，分別為第一控制時序RST控制電性耦合至參考電壓VCM的第一控制開關522；第二控制時序INT控制電性耦合至輸入的第二控制開關524；以及第三控制時序CMP所控制電性耦合至比較器530的輸入的第三控制開關526。而每一電容520C的一第二端係分別串聯複數個並聯開關a、b、c、d以分別與運算放大器510的輸出端及複數個參考電壓(如VCM、VREFN、VREFP)電性耦合。並且電容陣列520與比較器530及SAR控制 邏輯540係形成SAR-ADC，並接受RST、INT、CMP控制時序操控。
請接著參照第五B圖與第五C圖，當控制第一控制開關522與複數個開關b的第一控制時序RST為正脈波時，第一控制開關522與此些開關b導通，電容陣列520內的所有電容520C之兩端的電壓均為參考電壓VCM，亦即，所有電容520C內的電荷將重置成預設值(一般為零，然不限於此)。而當控制第二控制開關524與複數個開關a的第二控制時序INT為高電位時，第二控制開關524與此些開關a導通，運算放大器510與電容陣列520內所有電容520C形成第三積分電路(相對於第二圖的第二取樣保持電路230)並進行積分操作，亦即，對輸入進行取樣保持操作(如第二圖所示之第二取樣保持電路230對第一取樣保持電路210進行取樣動作)。而當第三控制時序CMP為高電位時，第三控制開關526導通，電容陣列520、比較器530與SAR控制邏輯540所形成的SAR-ADC將對電容陣列520取樣保持的結果進行連續近似類比數位轉換，藉此轉換輸出的資料型態，其中SAR控制邏輯540提供輸出控制信號542、544以分別控制複數個開關c使參考電壓VREFN成為轉換參考電壓或是控制複數個開關d使參考電壓VREFP成為轉換參考電壓，藉此使得輸出成為降冪輸出(從最高位元輸出至最低位元)或升冪 輸出(從最低位元輸出至最高位元)。
請接著參照第五D圖與第五F圖，其等分別為第五A圖所示實施例之修正電路及其動作時序圖。基本上，第五D圖所示實施例是以分時管線(pipeline)的方式實現第五A圖所示實施例之操作，而兩者的差別在於，第五D圖所示實施例增加另一電容陣列及其相關控制時序。亦即，一運算放大器510與兩電容陣列520A、520B分別於不同時間形成一第三積分電路，並以一電壓VCM作為參考電壓，而上述不同時間係以控制時序及控制開關加以管控，使得運算放大器510在同一時間內僅能與電容陣列520A或電容陣列520B形成第三積分電路；而電容陣列520A、520B亦分別於不同時間與一比較器530以及一SAR控制邏輯540形成一SAR-ADC，並且分別接受複數個控制時序(例如：RST1、INT1、CMP1與RST2、INT2、CMP2)控制，同理，上述不同時間係以控制時序及控制開關加以管控，使得電容陣列520A、520B在同一時間內僅能有一個與比較器530以及SAR控制邏輯540形成SAR-ADC。根據上述，在本實施例中，當電容陣列520A與運算放大器510形成第三積分電路進行積分操作時，電容陣列520B則與比較器530及SAR控制邏輯540形成SAR-ADC進行類比數位轉換；而當電容陣列520A與比較器530及SAR控制邏輯540形成SAR-ADC進行類比 數位轉換時，電容陣列520B則與運算放大器510形成第三積分電路進行積分操作。因此，當一第一控制時序RST1為正脈波時，電容陣列520A內所有電容將被重置(電容內的電荷將恢復成預設值，一般為零，然不限於此)；接著當一第二控制時序INT1為高電位時，電容陣列520A與運算放大器510形成第三積分電路進行積分操作，亦即對輸入進行取樣保持操作，而在此同時，一第六控制時序CMP2為高電位，電容陣列520B、比較器530與SAR控制邏輯540形成SAR-ADC對電容陣列520B取樣保持的結果進行連續近似類比數位轉換；接著當一第四控制時序RST2為正脈波時，電容陣列520B內所有電容將被重置(電容內的電荷將恢復成預設值，一般為零，然不限於此)；然後當一第三控制時序CMP1為高電位時，電容陣列520A、比較器530與SAR控制邏輯540形成SAR-ADC對電容陣列520A取樣保持的結果進行連續近似類比數位轉換，而此時，一第五控制時序INT2為高電位，電容陣列520B與運算放大器510形成第三積分電路進行積分操作，亦即對輸入進行取樣保持操作，藉由重複上述控制時序的操作，本實施例即可以分時管線的方式加以實現，進而增加取樣轉換的速度。此外，SAR控制邏輯540亦分別提供兩輸出控制信號542與544、546與548以分別控制電容陣列520A、520B的轉換 輸出成為降冪輸出(從最高位元輸出至最低位元)或是升冪輸出(從最低位元輸出至最高位元)。
請接著參照第五E圖，其為第五D圖之一較佳實施電路。運算放大器510與包含複數個電容520C1並聯所形成的電容陣列520A形成第三積分電路，並以電壓VCM作為運算放大器510的參考電壓，其中每一電容520C1的一第一端係電性耦合至三個控制開關(如522A、524A、526A)，分別為第一控制時序RST1所控制電性耦合至參考電壓VCM的第一控制開關522A；第二控制時序INT1所控制電性耦合至輸入的第二控制開關524A；以及第三控制時序CMP1所控制電性耦合至比較器530之輸入的第三控制開關526A，並且每一電容520C1的一第二端係分別串聯複數個並聯開關a1、b1、c1、d1以分別與運算放大器510的輸出端以及複數個參考電壓(如VCM、VREFN、VREFP)電性耦合。此外，電容陣列520A與比較器530及SAR控制邏輯540係形成SAR-ADC，並且接受RST1、INT1、CMP1控制時序操控。而運算放大器510亦與包含複數個電容520C2並聯所形成的電容陣列520B形成第三積分電路，並以電壓VCM作為運算放大器510的參考電壓，其中每一電容520C2的一第一端係電性耦合至三個控制開關(如522B、524B、526B)，分別為第四控制時序RST2所控制電性耦合至參考電壓VCM的第四控制 開關522B；第五控制時序INT2所控制電性耦合至輸入的第五控制開關524B；以及第六控制時序CMP2所控制電性耦合至比較器530之輸入的第六控制開關526B，並且每一電容520C2的一第二端係分別串聯複數個並聯開關a2、b2、c2、d2以分別與運算放大器510的輸出端以及複數個參考電壓(如VCM、VREFN、VREFP)電性耦合。此外，電容陣列520B亦與比較器530及SAR控制邏輯540形成SAR-ADC，並且接受RST2、INT2、CMP2控制時序操控。
請接著參照第五E圖與第五F圖，當控制第一控制開關522A與複數個開關b1的第一控制時序RST1為正脈波時，第一控制開關522A與此些開關b1導通，電容陣列520A內的所有電容520C1之兩端的電壓均為參考電壓VCM，亦即所有電容520C1內的電荷將重置成預設值(一般為零，然不限於此)。接著當控制第二控制開關524A與複數個開關a1的第二控制時序INT1為高電位時，第二控制開關524A與此些開關a1導通，運算放大器510與電容陣列520A內所有電容520C1形成第三積分電路(相對於第二圖的第二取樣保持電路230)並進行積分操作，亦即對輸入進行取樣保持操作；而在此同時，第六控制時序CMP2亦為高電位，因此第六控制開關526B導通，電容陣列520B、比較器530以及SAR 控制邏輯540所形成的SAR-ADC對電容陣列520B取樣保持的結果進行連續近似類比數位轉換。接著當控制第四控制開關522B與複數個開關b2的第四控制時序RST2為正脈波時，第四控制開關522B與此些開關b2導通，電容陣列520B內的所有電容520C2之兩端的電壓均為參考電壓VCM，亦即所有電容520C2內的電荷將被重置成預設值(一般為零，然不限於此)。然後當第三控制時序CMP1為高電位時，第三控制開關526A導通，因此電容陣列520A、比較器530及SAR控制邏輯540形成的SAR-ADC對電容陣列520取樣保持的結果進行連續近似類比數位轉換；而在此同時，控制第五控制開關524B與複數個開關a2的第五控制時序INT2亦為高電位，第五控制開關524B與此些開關a2導通，因此運算放大器510與電容陣列520B內所有電容520C2形成第三積分電路(相對於第二圖的第二取樣保持電路230)並且進行積分操作，亦即對輸入進行取樣保持操作。藉由重複上述控制時序的操作，本實施例的兩電容陣列520A、520B即可分時共用運算放大器510、比較器530以及SAR控制邏輯540，進而實現分時管線的操作，在電容陣列520A與運算放大器510形成第三積分電路進行積分操作時，電容陣列520B與比較器530以及SAR控制邏輯540形成SAR-ADC進行類比數位轉換；而在電容陣列520A 與比較器530以及SAR控制邏輯540形成SAR-ADC進行類比數位轉換時，電容陣列520B與運算放大器510形成第三積分電路進行積分操作，藉此以提升整體操作速度。另外，SAR控制邏輯540提供輸出控制信號542、546與544、548以分別控制複數個開關c1、c2使參考電壓VREFN成為轉換參考電壓與控制複數個開關d1、d2使參考電壓VREFP成為轉換參考電壓，藉此使對應電容陣列520A、520B轉換輸出成為降冪輸出(從最高位元輸出至最低位元)或升冪輸出(從最低位元輸出至最高位元)。
發明人要強調的是，本發明是利用雙電容與運算放大器的結合來同時提供正與負取樣訊號的保持電路，並利用上述的電路結合取樣保持複數個通道(觸控面板的複數個感測器(或是稱導電條))的複數個差值(例如：通道2取樣值減通道1取樣值、通道3取樣值減通道2取樣值…、通道m取樣值減通道m-1取樣值；或通道1取樣值減通道2取樣值、通道2取樣值減通道3取樣值…通道m-1取樣值減通道m取樣值)的架構，這個架構是用在互電容式的偵測，也就是由縱向或橫向之一的感測器驅動(逐條驅動)，並且同時接收另一向全部(一次全部或分段全部)感測器的訊號，每一感測器被驅動時，即進行另一向感測器的取樣接收。而本發明所提出的取樣保持電路是因為要保持(latch)住全部的訊號，這樣才 能用相減的差值去除來自顯示器固定頻率的共模雜訊(common mode noise)。
此外，第一取樣保持電路進行取樣保持的時點可以是落在顯示器雜訊沒發出或較低的時候。而時脈頻率的選擇可以是由多個預設的頻率去試跑，或是多個頻率與時點的組合去測試，藉以評估出合適的頻率與時點的組合，並且選頻或換頻可以是在起始時或運作中定時去偵測而決定是否該換頻操作。
請參考第五A圖至第五C圖所示，於本發明一實施例中，提供一種共用電容的積分電路與類比轉數位電路。該電路包含一電容陣列模塊520、一積分電路、以及一類比轉數位邏輯電路(可以是元件符號530與540的集合)。該電容陣列模塊520包含多個電容元件520C。該積分電路以該電容陣列模塊520積分一類比信號(如第五A圖的輸入)。該類比轉數位邏輯電路由該電容陣列模塊520C的信號轉換成一數位信號(如第五A圖的輸出)。
該積分電路包含一運算放大器510，該運算放大器510具有一第一輸入、一第二輸入與一輸出，該第一輸入與該第二輸入分別接收該類比信號與一參考信號(如參考電壓VCM)，並且該第一輸入與輸出分別並聯於被用於積分的該每一個電容元件520C的兩電極。換言之，所述的多個電容元件520C的部 份或全部被用於積分，並且被用於積分的該每一個電容元件520C的兩電極分別並聯於該積分電路接收該類比信號的輸入端與該積分電路的輸出端，並且該積分電路是依據類比信號與一參考信號進行積分。
該類比轉數位邏輯電路更包括一比較器530，該類比轉數位邏輯電路連續地輪流控制所述多個電容元件之一的信號給該比較器，以依據比較器530的輸出來轉換成數位信號。上述的積分電路在積分類比信號時獨佔該電容陣列模塊520，上述的類比轉數位邏輯電路轉換成該數位信號時獨佔該電容陣列模塊520，其中上述的類比信號的積分與上述的數位信號的轉換不同時發生。
請參考第五A圖至第五C圖所示，於本發明一實施例中，提供一種類比數位轉換器，用於將一輸入信號進行積分後轉換為具有n位元長度的一數位信號(亦即第五A圖中示出的輸出信號)。該類比數位轉換器包含：一電容陣列模塊(亦即第五A圖中示出的元件符號520)、一運算放大器(亦即第五A圖中示出的元件符號510)、一比較器(亦即第五A圖中示出的元件符號530)、以及一控制邏輯電路(亦即第五A圖中示出的元件符號540)。上述的電容陣列模塊用於接收該輸入信號與一參考電壓VCM。該電容陣 列模塊包含複數個電容元件(亦即第五B圖中示出的元件符號520C)。上述的運算放大器，用於接收該輸入信號與該參考電壓VCM，其輸出端耦接到該電容陣列模塊。在第五B圖示出，該複數個電容元件的第一端耦接至該輸入信號、該參考電壓VCM、或該比較器的輸入端。該控制邏輯電路，用於接收該比較器的輸出信號，並依序輸出n位元的該數位信號，以及輸出一控制信號(亦即第五A圖中示出的元件符號542與544，這兩個控制信號可合稱為一控制信號)至該電容陣列模塊。
該電容陣列模塊更包含接收一重置信號RST。該複數個電容元件的第二端並聯到連接至該參考電壓VCM的一重置開關(亦即第五B圖中示出的元件符號522與開關b)。當該重置信號RST的輸入為一第一信號時，令該複數個電容元件的第一端耦接到該參考電壓VCM，該重置開關的電路設為關路，該複數個電容元件的第一端與第二端均為該參考電壓VCM。
該電容陣列模塊更包含接收一積分信號INT。該複數個電容元件的第二端並聯到連接至該運算放大器之輸出端的一積分開關(亦即第五B圖中示出的元件符號524與開關a)，當該積分信號INT的輸入為一第一信號時，令該複數個電容元件的第一端 並聯耦接到該輸入信號，該積分開關的電路設為關路，該複數個電容元件對該輸入信號進行積分操作。
該電容陣列模塊更包含接收一比較信號CMP。該複數個電容元件的第二端分別連接到一第一比較開關與一第二比較開關(亦即第五B圖中示出的開關c與開關d)。該第一比較開關連接到一第一參考電壓VREFN，該第二比較開關連接到一第二參考電壓VREFP。該第一比較開關與該第二比較開關受到該控制信號的控制。當該比較信號CMP為一第一信號時，令該複數個電容元件的第一端並聯耦接到該比較器的輸入端，此時第五B圖中示出的開關526為閉路，該控制邏輯電路接收該比較器的輸出信號，並依序輸出n位元的該數位信號，以及輸出該控制信號至該電容陣列模塊。
該複數個電容元件的個數為n個，該複數個電容元件的電容量比例為2的倍數。
請參照第五A圖到第五C圖，以及第六A圖到第六C圖。在本發明的另一實施例中，提供一種類比數位轉換器的控制方法。該類比數位轉換器包含一電容陣列模塊、一運算放大器、一比較器、以及一控制邏輯電路。該電容陣列模塊用於接收一輸入信號與一參考電壓VCM。該電容陣列模塊包含複數個電容元件。該複數個電容元件的第一端耦接至該 輸入信號、該參考電壓VCM、或該比較器的輸入端。該運算放大器用於接收該輸入信號與該參考電壓VCM。該比較器的輸出端耦接到該電容陣列模塊。該控制邏輯電路用於接收該比較器的輸出信號，並依序輸出n位元的該數位信號，以及輸出一控制信號至該電容陣列模塊。
在第六A圖所示出的一實施範例當中，該控制方法包含：如步驟610，令該複數個電容元件的第一端耦接到該參考電壓VCM；以及如步驟620，令該複數個電容元件的第二端耦接到該參考電壓VCM。
在第六B圖所示出的另一實施範例當中，該控制方法包含：如步驟630，令該複數個電容元件的第一端並聯耦接到該輸入信號；以及如步驟640，令該複數個電容元件的第二端並聯到連接至該運算放大器之輸出端。
在第六C圖所示出的更一實施範例當中，該控制方法包含：如步驟650，令該複數個電容元件的第一端並聯耦接到該比較器的輸入端；以及如步驟660，令該控制邏輯電路接收該比較器的輸出信號，並依序輸出n位元的該數位信號，以及輸出該控制信號至該電容陣列模塊。
其中上述的複數個電容元件的第二端分別連接 到一第一比較開關與一第二比較開關。該第一比較開關連接到一第一參考電壓VREFN，該第二比較開關連接到一第二參考電壓VREFP，該第一比較開關與該第二比較開關受到該控制信號的控制。其中該複數個電容元件的個數為n個，該複數個電容元件的電容量比例為2的倍數。
請參考第五D圖至第五G圖所示，在本發明的一實施例中，提供一種共用電容的積分電路與類比轉數位電路。該電路包含一第一電容陣列模塊520A、一第二電容陣列模塊520B、一積分電路、以及一類比轉數位邏輯電路。該第一電容陣列模塊520A與該第二電容陣列模塊520B各自包含多個電容元件520C1與520C2。
該積分電路以該第一或第二電容陣列模塊(520A或520B)積分一類比信號(如第五D圖的輸入信號)。該積分電路包含一運算放大器510。該運算放大器510具有一第一輸入、一第二輸入、與一輸出。該第一輸入與該第二輸入分別接收該類比信號與一參考信號(如參考電壓VCM)。該第一輸入與該輸出分別並聯於被用於積分的該每一個電容元件520C1與520C2的兩電極。換言之，所述電容元件520C1與520C2的部分或全部被用於積分。
該類比轉數位邏輯電路用於由該第一或第二電 容陣列模塊(520A或520B)的信號轉換成一數位信號(如第五D圖的輸出信號)。在該類比轉數位邏輯電路由該第一電容陣列模塊520A的信號轉換成該數位信號時，該積分電路是以該第二電容陣列模塊520B積分該類比信號。在該類比轉數位邏輯電路由該第二電容陣列模塊520B的信號轉換成該數位信號時，該積分電路是以該第一電容陣列模塊520A積分該類比信號。換言之，該積分電路交替地獨佔該第一電容陣列模塊520A與該第二電容陣列模塊520B之一。並且該類比轉數位邏輯電路交替地獨佔該第一電容陣列模塊520A與該第二電容陣列模塊520B的另一。
如第五G圖所示，該類比信號選自複數個類比輸入之一，該數位信號輸出到複數個數位輸出之一，其中該複數個類比輸入與數位輸出是相應的。
請參考第五D圖至第五G圖所示，在本發明的一實施例中，提供一種類比數位轉換器，用於將一第一輸入信號與一第二輸入信號(亦即第五G圖中示出的第一輸入信號與第二輸入信號)分別進行積分後，交錯地轉換為相應的具有n位元的一第一數位信號與一第二數位信號(亦即第五D圖中示出的輸出信號)。該類比數位轉換器包含：一輸入信號切換器(亦即第五G圖中示出的元件符號550)、一第一 電容陣列模塊(亦即第五D圖中示出的元件符號520A)、一第二電容陣列模塊(亦即第五D圖中示出的元件符號520B)、一運算放大器(亦即第五D圖中示出的元件符號510)、一比較器(亦即第五D圖中示出的元件符號530)、以及一控制邏輯電路(亦即第五D圖中示出的元件符號540)。該輸入信號切換器用於接收該第一輸入信號與該第二輸入信號，並且從輸出端輸出其中之一輸入信號，連接到第五D圖中的輸入信號。該第一電容陣列模塊用於耦接該輸入信號切換器的輸出端與一參考電壓VCM，其中該第一電容陣列模塊包含複數個第一電容元件(亦即第五E圖中示出的元件符號520C1)。該第二電容陣列模塊用於耦接該輸入信號切換器的輸出端與該參考電壓VCM，其中該第二電容陣列模塊包含複數個第二電容元件(亦即第五E圖中示出的元件符號520C2)。該運算放大器，用於耦接該輸入信號切換器的輸出端與該參考電壓VCM，其輸出端耦接到該第一電容陣列模塊與該第二電容陣列模塊。該複數個第一電容元件的第一端耦接至該輸入信號切換器的輸出端、該參考電壓VCM、或該比較器的輸入端。該複數個第二電容元件的第一端耦接至該輸入信號切換器的輸出端、該參考電壓VCM、或該比較器的輸入端。該控制邏輯電路用於接收該比較器的輸出信號，並依序輸出n位元的該數位信號，以及 輸出一控制信號(亦即第五E圖中示出的元件符號542、544、546、548，合稱為控制信號)至該第一電容陣列模塊與該第二電容陣列模塊。
該第一電容陣列模塊更包含接收一第一重置信號RST1。該複數個第一電容元件的第二端並聯到連接至該參考電壓VCM的一第一重置開關(亦即第五E圖中示出的開關522A與開關b1)。當該第一重置信號RST1的輸入為一第一信號時，令該複數個第一電容元件的第一端耦接到該參考電壓VCM，該第一重置開關的電路設為關路，該複數個第一電容元件的第一端與第二端均為該參考電壓VCM。
該第二電容陣列模塊更包含接收一第二重置信號RST2。該複數個第二電容元件的第二端並聯到連接至該參考電壓VCM的一第二重置開關(亦即第五E圖中示出的開關522B與開關b2)，當該第二重置信號RST2的輸入為該第一信號時，令該複數個第二電容元件的第一端耦接到該參考電壓VCM，該第二重置開關的電路設為關路，該複數個第二電容元件的第一端與第二端均為該參考電壓VCM。
該第一電容陣列模塊更包含接收一第一積分信號INT1。該複數個第一電容元件的第二端並聯到連接至該運算放大器之輸出端的一第一積分開關(亦即第五E圖中示出的開關524A與開關a1)，當該第 一積分信號INT1的輸入為一第一信號時，令該複數個第一電容元件的第一端並聯耦接到該輸入信號切換器的輸出端，該第一積分開關的電路設為關路，該複數個第一電容元件對該輸入信號切換器所輸出的輸出信號進行積分操作。
該第二電容陣列模塊更包含接收一第二積分信號INT2。該複數個第二電容元件的第二端並聯到連接至該運算放大器之輸出端的一第二積分開關(亦即第五E圖中示出的開關524B與開關a2)，當該第二積分信號INT2的輸入為該第一信號時，令該複數個第二電容元件的第一端並聯耦接到該輸入信號切換器的輸出端，該第二積分開關的電路設為關路，該複數個第二電容元件對該輸入信號切換器所輸出的輸出信號進行積分操作。
該第一電容陣列模塊更包含接收一第一比較信號CMP1。該複數個第一電容元件的第二端分別連接到一第一比較開關(亦即第五E圖中示出的開關c1)與一第二比較開關(亦即第五E圖中示出的開關d1)。該第一比較開關連接到一第一參考電壓VREFN，該第二比較開關連接到一第二參考電壓VREFP。該第一比較開關與該第二比較開關受到該控制信號的控制。當該第一比較信號CMP1為一第一信號時，令該複數個第一電容元件的第一端並聯 耦接到該比較器的輸入端，亦即關閉第五E圖示出的開關526A，該控制邏輯電路接收該比較器的輸出信號，並依序輸出n位元的該數位信號，以及輸出該控制信號至該第一電容陣列模塊。
該第二電容陣列模塊更包含接收一第二比較信號CMP2。該複數個第二電容元件的第二端分別連接到該第一比較開關(亦即第五E圖中示出的開關c2)與該第二比較開關(亦即第五E圖中示出的開關d2)。該第一比較開關連接到該第一參考電壓VREFN，該第二比較開關連接到該第二參考電壓VREFP。該第一比較開關與該第二比較開關受到該控制信號的控制。當該第二比較信號CMP2為該第一信號時，令該複數個第二電容元件的第一端並聯耦接到該比較器的輸入端，亦即關閉第五E圖示出的開關526B，該控制邏輯電路接收該比較器的輸出信號，並依序輸出n位元的該數位信號，以及輸出該控制信號至該第二電容陣列模塊。
該複數個第一電容元件與該複數個第二電容元件的的電容量為相同。該複數個第一電容元件與該複數個第二電容元件的個數均為n個。該複數個第一電容元件的電容量比例為2的倍數。該複數個第二電容元件的電容量比例為2的倍數。
請參照第五D圖到第五G圖，以及第七A圖到 第七D圖。在本發明的另一實施例中，提供一種類比數位轉換器的控制方法。該類比數位轉換器包含一輸入信號切換器、一第一電容陣列模塊、一第二電容陣列模塊、一運算放大器、一比較器、以及一控制邏輯電路。該輸入信號切換器，用於接收一第一輸入信號與一第二輸入信號，並且從輸出端輸出其中之一輸入信號。該第一電容陣列模塊用於接收該輸入信號切換器的輸出端與一參考電壓VCM。該第一電容陣列模塊包含複數個第一電容元件，該複數個第一電容元件的第一端耦接至該輸入信號切換器的輸出端、該參考電壓VCM、或該比較器的輸入端。該第二電容陣列模塊用於接收該輸入信號切換器的輸出端與該參考電壓VCM。該第二電容陣列模塊包含複數個第二電容元件，該複數個第二電容元件的第二端耦接至該輸入信號切換器的輸出端、該參考電壓VCM、或該比較器的輸入端。該運算放大器用於接收該輸入信號切換器的輸入端與該參考電壓VCM。該比較器的輸入端耦接到該第一電容陣列模塊與該第二電容陣列模塊。該控制邏輯電路用於接收該比較器的輸出信號，並依序輸出n位元的一第一數位信號與一第二數位信號，以及輸出一控制信號至該第一電容陣列模塊與/或該第二電容陣列。
請參考第七A圖所示，該控制方法包含重置該第一電容陣列模塊的步驟710：如步驟711，令該複 數個第一電容元件的第一端耦接到該參考電壓VCM；以及如步驟712，令該複數個第一電容元件的第二端耦接到該參考電壓VCM。
請參考第七A圖所示，該控制方法更包含在重置該第一電容陣列模塊的步驟710之後，由該第一電容陣列模塊對該第一輸入信號進行積分步驟720：如步驟721，令該輸入信號切換器輸出該第一輸入信號；如步驟722，令該複數個第一電容元件的第一端並聯耦接到該輸入信號切換器的輸入端；以及如步驟723，令該複數個第一電容元件的第二端並聯到連接至該運算放大器之輸出端。
請參考第七B圖所示，該控制方法更包含在重置該第一電容陣列模塊的步驟710的同時或之後，開始由該第二電容陣列模塊進行類比數位的轉換步驟730：如步驟731，令該複數個第二電容元件的第一端並聯耦接到該比較器的輸入端；以及如步驟732，令該控制邏輯電路接收該比較器的輸出信號，並依序輸出n位元的該第二數位信號，以及輸出該控制信號至該第二電容陣列模塊。
其中上述的複數個第二電容元件的第二端分別連接到一第一比較開關與一第二比較開關，該第一比較開關連接到一第一參考電壓VREFN，該第二比較開關連接到一第二參考電壓VREFP，該第一比較 開關與該第二比較開關受到該控制信號的控制。
請參考第七B圖所示，其中上述的控制方法更包含在該第一電容陣列模塊對該第一輸入信號進行積分步驟720之後，由該第一電容陣列模塊進行類比數位的轉換步驟740：如步驟741，令該複數個第一電容元件的第一端並聯耦接到該比較器的輸入端；以及如步驟742，令該控制邏輯電路接收該比較器的輸出信號，並依序輸出n位元的該第一數位信號，以及輸出該控制信號至該第一電容陣列模塊。
其中上述的複數個第一電容元件的第二端分別連接到一第一比較開關與一第二比較開關。該第一比較開關連接到一第一參考電壓VREFN，該第二比較開關連接到一第二參考電壓VREFP，該第一比較開關與該第二比較開關受到該控制信號的控制。
請參考第七C圖所示，該控制方法更包含在該第二電容模塊進行類比數位的轉換步驟730之後，重置該第二電容陣列模塊的步驟750：如步驟751，令該複數個第二電容元件的第一端耦接到該參考電壓VCM；以及如步驟752，令該複數個第二電容元件的第二端耦接到該參考電壓VCM。
請參考第七C圖所示，該控制方法更包含在重置該第二電容陣列模塊的步驟750之後，由該第二電容陣列模塊對該第二輸入信號進行積分步驟 760：如步驟761，令該輸入信號切換器輸出該第二輸入信號；如步驟762，令該複數個第二電容元件的第一端並聯耦接到該輸入信號切換器的輸入端；以及如步驟763，令該複數個第二電容元件的第二端並聯到連接至該運算放大器之輸出端。
請參考第七B圖所示，該控制方法更包含在第一電容模塊進行類比數位的轉換步驟740之後，重置該第一電容陣列模塊的步驟710：如步驟711，令該複數個第一電容元件的第一端耦接到該參考電壓VCM；以及如步驟712，令該複數個第一電容元件的第二端耦接到該參考電壓VCM。
該控制邏輯電路輸出該第一數位信號與輸出該第二數位信號所使用的時間是相同的。該複數個第一電容元件與該複數個第二電容元件的的電容量為相同。該複數個第一電容元件與該複數個第二電容元件的個數均為n個。該複數個第一電容元件的電容量比例為2的倍數，該複數個第二電容元件的電容量比例為2的倍數。
請參考第七D圖所示，其為本發明一實施例的一操作方法的一時序示意圖。圖示中由左向右的橫線為時間軸，在時間軸上方執行的步驟主要是針對上述的第一電容陣列模塊，在時間軸下方執行的步驟主要則是針對上述的第二電容陣列模塊。換言 之，步驟710、720、740針對上述的第一電容陣列模塊；步驟730、750、760則是針對上述的第二電容陣列模塊。
本領域的普通技術人員可以理解上述的步驟710、720、740的順序將會持續針對該第一電容陣列模塊執行下去；步驟730、750、760將會持續針對該第一電容陣列模塊執行下去。在第一電容陣列模塊上執行積分步驟720的同時，在第二電容陣列模塊上執行類比數位的轉換步驟730。在第一電容陣列模塊上執行類比數位的轉換步驟740的同時，在第二電容陣列模塊上執行積分步驟750。無論是第一或第二電容陣列模塊，在執行完類比數位的轉換步驟740或730之後，都要執行重置電容的步驟710或750。
請參考第八A圖所示，其為本發明提供的一實施例，其為一種同時積分多個差動信號的電路。這電路包含連續排列的多個第一階積分電路810A至810C，或稱之為初階取樣保持電路。以及相應的多個連續排列的第二階積分電路820A至820C，或稱之為進階取樣保持電路。雖然第八A圖僅示出三組，但本領域的普通技術人員可以理解到，可以有超過三組以上的多組。
每一個第一階積分電路810分別積分一輸入信 號，如圖中相應的第一、第二、與第三輸入信號，以同時輸出依據該輸入信號積分而產生的一第一階正積分信號與相反於該第一階正積分信號的一第一階負積分信號。以第一初階取樣信號電路810A這個第一階積分電路為例，它用於積分第一輸入信號，並且同時輸出該第一正取樣信號與該第一負取樣信號，或者稱為第一階正積分信號與第一階負積分信號。這裡指的同時，並沒有任何使用反向器所造成的時間延遲。
每一個第二階積分電路820用於積分相應的第一階積分電路810的第一階正積分信號與位於相應的第一階積分電路810的前一個或後一個所輸出的第一階負積分信號的信號差，以輸出一第二階積分信號。舉第一進階取樣保持電路820A這個第二階積分電路為例，它所積分的第一進階輸入信號是來自於該第一階積分電路810A所輸出的第一階正積分信號，與位於第一階積分電路810A後一個的第一階積分電路810B所輸出的第一階負積分信號的信號差。
在一實施例中，該第一階正積分信號與該第一階負積分信號先匯流成該信號差，亦即該第一進階輸入信號，再輸入至該第二階積分電路820A。在另一實施例中，該第二階積分電路820A先接收了該第 一階正積分信號與該第一階負積分信號，再對所產生的信號差進行積分。
第八A圖所示的電路當中，還可以包含連續排列的多個類比數位轉換器830。每一個類比數位轉換器用於將所對應的第二階積分電路820輸出的該第二階積分信號轉換為一數位信號。其中，該類比數位轉換器830與其所對應的第二階積分電路820可以是如第五A圖到第五C圖所示的連續近似類比數位轉換器。該類比數位轉換器830與其所對應的第二階積分電路820可以是如第五D圖到第五G圖所示的連續近似類比數位轉換器。
請參考第八A圖所示，其為本發明提供的一實施例，其為一種感測電路模塊。該感測電路模塊包含：一第一初階取樣保持電路810A、一第二初階取樣保持電路810B、以及一第一進階取樣保持電路820A。該第一初階取樣保持電路810A用於取樣一第一輸入信號，以輸出一第一正取樣信號與一第一負取樣信號，其中該第一正取樣信號與該第一負取樣信號的極性相反。該第二初階取樣保持電路810B用於取樣一第二輸入信號，以輸出一第二正取樣信號與一第二負取樣信號，其中該第二正取樣信號與該第二負取樣信號的極性相反。該第一進階取樣保持電路820A，用於接收與合併該第一正取樣信號與 第二負取樣信號為第一進階輸入信號，其用於取樣該第一進階輸入信號。
該感測電路模塊更包含一第三初階取樣保持電路810C與一第二進階取樣保持電路820B。第三初階取樣保持電路810C用於取樣一第三輸入信號，以輸出一第三正取樣信號與一第三負取樣信號，其中該第三正取樣信號與該第三負取樣信號的極性相反。第二進階取樣保持電路820B用於接收與合併該第二正取樣信號與該第三負取樣信號為第二進階輸入信號，其用於取樣該第二進階輸入信號。
該感測電路模塊更包含一第三進階取樣保持電路820C，用於接收與合併該第三正取樣信號與該第一負取樣信號為第三進階輸入信號，其用於取樣該第三進階輸入信號。
該感測電路模塊更包含一第一類比數位轉換器830A，用於將該第一進階取樣保持電路820A的類比輸出轉換成一第一數位信號。
在一範例中，該第一正取樣信號與該第二負取樣信號先合併為該第一進階輸入信號，該第一進階取樣保持電路820再接收該第一進階輸入信號進行取樣。在另一範例中，上述的第一進階取樣保持電路820先接收該第一正取樣信號與該第二負取樣信號，再合併為該第一進階輸入信號，之後對該第一 進階輸入信號進行取樣。
請參考第八B圖所示，其為本發明一實施例，該第一進階取樣保持電路820A與該第一類比數位轉換器830A的電路為一第一連續近似類比數位轉換器840A。其中該第一正取樣信號與該第一負取樣信號是同時輸出，該第二正取樣信號與該第二負取樣信號也是同時輸出，不包含使用任何反向器所造成的延遲。請參考第五A圖到第五C圖，可以理解該第一連續近似類比數位轉換器840A的實施方式。
該第一連續近似類比數位轉換器840A用於將該第一進階輸入信號進行積分後轉換為具有n位元長度的一第一數位信號。該第一連續近似類比數位轉換器840A包含：一電容陣列模塊、一運算放大器、一比較器、以及一控制邏輯電路。上述的電容陣列模塊，用於接收該輸入信號與一參考電壓VCM。該電容陣列模塊包含複數個電容元件。上述的運算放大器，用於接收該輸入信號與該參考電壓VCM，其輸出端耦接到該電容陣列模塊。該複數個電容元件的第一端耦接至該輸入信號、該參考電壓VCM、或該比較器的輸入端。該控制邏輯電路，用於接收該比較器的輸出信號，並依序輸出n位元的該數位信號，以及輸出一控制信號至該電容陣列模塊。
請參考第八C所示，其為本發明一實施例，該第一進階取樣保持電路820A、該第二進階取樣保持電路820B、與用來將該第一、第二進階取樣保持電路820A與820B的輸出轉換為一第一數字信號與一第二數字信號的一類比數位轉換器的電路為一第二連續近似類比數位轉換器850A。請參考第五D圖到第五G圖，可以理解該第二連續近似類比數位轉換器850A的實施方式。
該第二連續近似類比數位轉換器850A用於將該第一進階輸入信號與該第二進階輸入信號分別進行積分後，交錯地轉換為相應的具有n位元的一第一數位信號與一第二數位信號。該第二類比數位轉換器包含：一輸入信號切換器、一第一電容陣列模塊、一第二電容陣列模塊、一運算放大器、一比較器、以及一控制邏輯電路。該輸入信號切換器用於接收該第一進階輸入信號與該第二進階輸入信號，並且從輸出端輸出其中之一輸入信號。該第一電容陣列模塊用於耦接該輸入信號切換器的輸出端與一參考電壓VCM，其中該第一電容陣列模塊包含複數個第一電容元件。該第二電容陣列模塊，用於耦接該輸入信號切換器的輸出端與該參考電壓VCM，其中該第二電容陣列模塊包含複數個第二電容元件。該運算放大器，用於耦接該輸入信號切換器的輸出端與該參考電壓VCM，其輸出端耦接到該第一電容 陣列模塊與該第二電容陣列模塊。該複數個第一電容元件的第一端耦接至該輸入信號切換器的輸出端、該參考電壓VCM、或該比較器的輸入端。該複數個第二電容元件的第一端耦接至該輸入信號切換器的輸出端、該參考電壓VCM、或該比較器的輸入端。控制邏輯電路，用於接收該比較器的輸出信號，並依序輸出n位元的該數位信號，以及輸出一控制信號至該第一電容陣列模塊與該第二電容陣列模塊。
其中上述的第一輸入信號與第二輸入信號分別耦接至一觸控感應模塊的一第一導線與一第二導線。其中上述的第一導線相鄰於該第二導線。
請參考第八A圖到第八C圖，以及第九A圖所示的本發明一實施例，其提供一種適用於一感測電路模塊的操作方法。該操作方法包含：如步驟902，自一第一初階取樣保持電路接收一第一正取樣信號，其中該第一正取樣信號與該第一初階取樣保持電路所輸出的一第一負取樣信號的極性相反；如步驟904，自一第二初階取樣保持電路接收一第二負取樣信號，其中該第二初階取樣保持電路所輸出的一第二正取樣信號與該第二負取樣信號的極性相反；如步驟906，接收與合併該第一正取樣信號與第二負取樣信號為一第一進階輸入信號；以及如步 驟908，對該第一進階輸入信號進行取樣。
請參考第九B圖所示，第九A圖所示的該操作方法可以更包含：如步驟910，自該第二初階取樣保持電路接收該第二正取樣信號；如步驟912，自一第三初階取樣保持電路接收一第三負取樣信號，其中該第三初階取樣保持電路所輸出的一第三正取樣信號與該第三負取樣信號的極性相反；如步驟914，接收與合併該第二正取樣信號與該第三負取樣信號為一第二進階輸入信號；以及如步驟916，對該第二進階輸入信號進行取樣。
請參考第九C圖所示，第九A圖與第九B圖所示的該操作方法更包含：如步驟918，自該第一初階取樣保持電路接收該第一負取樣信號；如步驟920，自該第三初階取樣保持電路接收該第三正取樣信號；如步驟922，接收與合併該第三正取樣信號與該第一負取樣信號為一第三進階輸入信號；以及如步驟924，對該第三進階輸入信號進行取樣。
本領域的普通技術人員可以理解，第九A圖、第九B圖與第九C圖所示的操作方法可以獨立進行，也可以同時間進行。
該操作方法更包含在該第一進階輸入信號取樣後的信號進行類比數位轉換成一第一數位信號。其中上述的類比數位轉換步驟是利用一第一連續近似 類比數位轉換器。其中該第一連續近似類比數位轉換器用於將該第一進階輸入信號進行積分後轉換為具有n位元長度的一第一數位信號。該第一連續近似類比數位轉換器用於將該第一進階輸入信號進行積分後轉換為具有n位元長度的該第一數位信號。該第一連續近似類比數位轉換器包含：一電容陣列模塊、一運算放大器、一比較器、以及一控制邏輯電路。上述的電容陣列模塊，用於接收該輸入信號與一參考電壓VCM。該電容陣列模塊包含複數個電容元件。上述的運算放大器，用於接收該輸入信號與該參考電壓VCM，其輸出端耦接到該電容陣列模塊。該複數個電容元件的第一端耦接至該輸入信號、該參考電壓VCM、或該比較器的輸入端。該控制邏輯電路，用於接收該比較器的輸出信號，並依序輸出n位元的該數位信號，以及輸出一控制信號至該電容陣列模塊。
該操作方法更包含：將該第一輸入信號進行類比數位轉換成一第一數位信號；以及將該第二輸入信號進行類比數位轉換成一第二數位信號，其中上述轉換為第一數字信號與第二數字信號的步驟是利用一第二連續近似類比數位轉換器。
該第二連續近似類比數位轉換器用於將該第一進階輸入信號與該第二進階輸入信號分別進行積分 後，交錯地轉換為相應的具有n位元的第一數位信號與第二數位信號。該第二類比數位轉換器包含：一輸入信號切換器、一第一電容陣列模塊、一第二電容陣列模塊、一運算放大器、一比較器、以及一控制邏輯電路。該輸入信號切換器用於接收該第一進階輸入信號與該第二進階輸入信號，並且從輸出端輸出其中之一輸入信號。該第一電容陣列模塊用於耦接該輸入信號切換器的輸出端與一參考電壓VCM，其中該第一電容陣列模塊包含複數個第一電容元件。該第二電容陣列模塊，用於耦接該輸入信號切換器的輸出端與該參考電壓VCM，其中該第二電容陣列模塊包含複數個第二電容元件。該運算放大器，用於耦接該輸入信號切換器的輸出端與該參考電壓VCM，其輸出端耦接到該第一電容陣列模塊與該第二電容陣列模塊。該複數個第一電容元件的第一端耦接至該輸入信號切換器的輸出端、該參考電壓VCM、或該比較器的輸入端。該複數個第二電容元件的第一端耦接至該輸入信號切換器的輸出端、該參考電壓VCM、或該比較器的輸入端。控制邏輯電路，用於接收該比較器的輸出信號，並依序輪流輸出n位元的該第一與該第二數位信號，以及輸出一控制信號該第一電容陣列模塊與該第二電容陣列模塊。
其中上述的第一輸入信號與第二輸入信號分別 耦接至一觸控感應模塊的一第一導線與一第二導線。其中上述的第一導線相鄰於該第二導線。
以上所述僅為本發明之較佳實施例而已，並非用以限定本發明之申請專利範圍；凡其他為脫離本發明所揭示之精神下所完成之等效改變或修飾，均應包含在下述之申請專利範圍。
10‧‧‧複數階取樣保持電路
15‧‧‧複數階取樣保持電路
20‧‧‧感測電路
110‧‧‧第一取樣保持電路
120‧‧‧第二取樣保持電路
160‧‧‧第一取樣保持電路
170‧‧‧第二取樣保持電路
210‧‧‧第一取樣保持電路
230‧‧‧第二取樣保持電路
250‧‧‧類比數位轉換器
260‧‧‧多工器
270‧‧‧緩衝放大器
310‧‧‧第一運算放大器
311‧‧‧第一開關
312‧‧‧第二開關
313‧‧‧第三開關
314‧‧‧第四開關
315‧‧‧第五開關
316‧‧‧第六開關
317‧‧‧第七開關
318‧‧‧第八開關
319‧‧‧第九開關
320‧‧‧第十開關
321‧‧‧第十一開關
331‧‧‧第一選擇開關
332‧‧‧第二選擇開關
333‧‧‧第三選擇開關
334‧‧‧第四選擇開關
335‧‧‧第五選擇開關
336‧‧‧第六選擇開關
337‧‧‧第七選擇開關
338‧‧‧第八選擇開關
510‧‧‧運算放大器
520‧‧‧電容陣列
522‧‧‧第一控制開關
524‧‧‧第二控制開關
526‧‧‧第三控制開關
530‧‧‧比較器
540‧‧‧SAR控制邏輯電路
542‧‧‧控制信號
544‧‧‧控制信號
546‧‧‧控制信號
548‧‧‧控制信號
610~660‧‧‧步驟
710~760‧‧‧步驟
810A‧‧‧第一初階取樣保持電路
810B‧‧‧第二初階取樣保持電路
810C‧‧‧第三初階取樣保持電路
820A‧‧‧第一進階取樣保持電路
820B‧‧‧第二進階取樣保持電路
820C‧‧‧第三進階取樣保持電路
830A‧‧‧第一類比數位轉換器
830B‧‧‧第二類比數位轉換器
830C‧‧‧第三類比數位轉換器
840A‧‧‧第一連續近似類比數位轉換器
850A‧‧‧第二續近似類比數位轉換器
902~924‧‧‧步驟
C0‧‧‧第三電容
C1‧‧‧第三電容
C1A‧‧‧第一電容
C1B‧‧‧第一電容
C2A‧‧‧第二電容
C2B‧‧‧第二電容
kg1~4‧‧‧倍率開關
R1~4‧‧‧電阻
第一A圖為根據本發明一實施例的一個複數階取樣保持電路的一示意圖。
第一B圖為根據本發明一實施例的另一個複數階取樣保持電路的一示意圖。
第二圖為根據本發明一實施例的一個感測電路的一電子元件示意圖。
第三A圖為根據本發明一實施例的另一個感測電路的一電子元件示意圖。
第三B圖為第三A圖所示感測電路的一波形示意圖。
第三C圖為根據本發明一實施例的另一個感測電路的一電子元件示意圖。
第三D圖為第三C圖所示感測電路的一波形示意圖。
第三E圖為根據本發明一實施例的另一個感測電路的一電子元件示意圖。
第四圖為第二圖示出之一放大器的一示意圖。
第五A圖為根據本發明一實施例的一連續近似類比數位轉換器的一示意圖。
第五B圖為第五A圖示出之連續近似類比數位轉換器的一電子元件示意圖。
第五C圖為第五A圖示出之連續近似類比數位轉換器的一波形示意圖。
第五D圖為根據本發明一實施例的一連續近似類比數位轉換器的一示意圖。
第五E圖為第五D圖示出之連續近似類比數位轉換器的一電子元件示意圖。
第五F圖為第五A圖示出之連續近似類比數位轉換器的一波形示意圖。
第五G圖為本發明一實施例的一輸入信號切換器的一示意圖。
第六A圖為本發明一實施例的一類比數位轉換器的一操作方法之流程圖。
第六B圖為本發明另一實施例的一類比數位轉換器的一操作方法之流程圖。
第六C圖為本發明更一實施例的一類比數位轉換器的一操作方法之流程圖。
第七A圖為本發明一實施例的一類比數位轉換器的一操作方法之流程圖。
第七B圖為本發明另一實施例的一類比數位轉換器的一操作方法之流程圖。
第七C圖為本發明更一實施例的一類比數位轉換器的一操作方法之流程圖。
第七D圖為本發明一實施例的一類比數位轉換器的一操作方法之一時序示意圖。
第八A圖為本發明一實施例的一感測電路模塊的一方塊示意圖。
第八B圖為本發明另一實施例的一感測電路模塊的一方塊示意圖。
第八C圖為本發明更一實施例的一感測電路模塊的一方塊示意圖。
第九A圖為本發明一實施例的一感測電路模塊的一操作方法之流程圖。
第九B圖為本發明另一實施例的一感測電路模塊的一操作方法之流程圖。
第九C圖為本發明更一實施例的一感測電路模 塊的一操作方法之流程圖。
510‧‧‧運算放大器
520‧‧‧電容陣列
530‧‧‧比較器
540‧‧‧SAR控制邏輯電路
542‧‧‧控制信號
544‧‧‧控制信號

Claims (15)

  1. 一種共用電容的積分電路與類比轉數位電路，包括：一電容陣列模塊，包括多個電容元件；一積分電路，以該電容陣列模塊積分一類比信號；以及一類比轉數位邏輯電路，由該電容陣列模塊的信號轉換成一數位信號。
  2. 如申請專利範圍第1項所述的共用電容的積分電路與類比轉數位電路，其中所述的多個電容元件的部份或全部被用於積分，並且被用於積分的該每一個電容元件的兩電極分別並聯於該積分電路接收該類比信號的輸入端與該積分電路的輸出端，並且該積分電路是依據該類比信號與一參考信號進行積分。
  3. 如申請專利範圍第2項所述的共用電容的積分電路與類比轉數位電路，其中該積分電路包含一運算放大器，該運算放大器具有一第一輸入、一第二輸入與一輸出，該第一輸入與該第二輸入分別接收該類比信號與該參考信號，並且該第一輸入與輸出分別並聯於被用於積分的該每一個電容元件的兩電極。
  4. 如申請專利範圍第1項所述的共用電容的積分電路與類比轉數位電路，其中該類比轉數位邏輯電路包括一比較器，該類比轉數位邏輯電路連續地輪流控制所述多個電容元件之一的信號給該比較器，以依據該比較器的輸出來轉換成該數位信號。
  5. 如申請專利範圍第1項所述的共用電容的積分電路與類比轉數位電路，其中上述的積分電路在積分該類比信號時獨佔該電容陣列模塊，上述的類比轉數位邏輯電路轉換該數位信號時獨佔該電容陣列模塊，其中上述的類比信號的積分與上述的數位信號的轉換不同時發生。
  6. 一種類比數位轉換器，用於將一輸入信號進行積分後轉換為具有n位元長度的一數位信號，該類比數位轉換器包含：一電容陣列模塊，用於接收該輸入信號與一參考電壓VCM，其中該電容陣列模塊包含複數個電容元件；一運算放大器，用於接收該輸入信號與該參考電壓VCM，其輸出端耦接到該電容陣列模塊；一比較器，其中該複數個電容元件的第一端耦接至該輸入信號、該參考電壓VCM、或該比較器的輸入端；以及一控制邏輯電路，用於接收該比較器的輸出信號，並依序輸出n位元的該數位信號，以及輸出一控制信號至該電容陣列模塊。
  7. 如申請專利範圍第6項所述的類比數位轉換器，其中該電容陣列模塊更包含接收一重置信號RST，該複數個電容元件的第二端並聯到連接至該參考電壓VCM的一重置開關，當該重置信號RST的輸入為一第一信號時，令該複數個電容元件的第一端耦接到該參考電壓VCM，該重置開關的電路設為關路，該複數個電容元件的第一端與第二端均為該參考電壓VCM。
  8. 如申請專利範圍第6項所述的類比數位轉換器，其中該電容陣列模塊更包含接收一積分信號INT，該複數個電容元件的第二端並聯到連接至該運算放大器之輸出端的一積分開關，當該積分信號INT的輸入為一第一信號時，令該複數個電容元件的第一端並聯耦接到該輸入信號，該積分開關的電路設為關路，該複數個電容元件對該輸入信號進行積分操作。
  9. 如申請專利範圍第6項所述的類比數位轉換器，其中該電容陣列模塊更包含接收一比較信號CMP，該複數個電容元件的第二端分別連接到一第一比較開關與一第二比較開關，該第一比較開關連接到一第一參考電壓VREFN，該第二比較開關連接到 一第二參考電壓VREFP，該第一比較開關與該第二比較開關受到該控制信號的控制，當該比較信號CMP為一第一信號時，令該複數個電容元件的第一端並聯耦接到該比較器的輸入端，該控制邏輯電路接收該比較器的輸出信號，並依序輸出n位元的該數位信號，以及輸出該控制信號至該電容陣列模塊。
  10. 如申請專利範圍第6項所述的類比數位轉換器，其中該複數個電容元件的個數為n個，該複數個電容元件的電容量比例為2的倍數。
  11. 一種類比數位轉換器的控制方法，其中該類比數位轉換器包含一電容陣列模塊、一運算放大器、一比較器、以及一控制邏輯電路，該電容陣列模塊用於接收一輸入信號與一參考電壓VCM，該電容陣列模塊包含複數個電容元件，該複數個電容元件的第一端耦接至該輸入信號、該參考電壓VCM、或該比較器的輸入端，該運算放大器用於接收該輸入信號與該參考電壓VCM，該比較器的輸出端耦接到該電容陣列模塊，該控制邏輯電路用於接收該比較器的輸出信號，並依序輸出n位元的該數位信號，以及輸出一控制信號至該電容陣列模塊，該控制方法包含：令該複數個電容元件的第一端耦接到該參考電壓VCM；以及令該複數個電容元件的第二端耦接到該參考電壓VCM。
  12. 一種類比數位轉換器的控制方法，其中該類比數位轉換器包含一電容陣列模塊、一運算放大器、一比較器、以及一控制邏輯電路，該電容陣列模塊用於接收一輸入信號與一參考電壓VCM，該電容陣列模塊包含複數個電容元件，該複數個電容元件的第一端耦接至該輸入信號、該參考電壓VCM、或該比較器的輸入端，該運算放大器用於接收該輸入信號與該參考電壓 VCM，該比較器的輸出端耦接到該電容陣列模塊，該控制邏輯電路用於接收該比較器的輸出信號，並依序輸出n位元的該數位信號，以及輸出一控制信號至該電容陣列模塊，該控制方法包含：令該複數個電容元件的第一端並聯耦接到該輸入信號；以及令該複數個電容元件的第二端並聯到連接至該運算放大器之輸出端。
  13. 一種類比數位轉換器的控制方法，其中該類比數位轉換器包含一電容陣列模塊、一運算放大器、一比較器、以及一控制邏輯電路，該電容陣列模塊用於接收一輸入信號與一參考電壓VCM，該電容陣列模塊包含複數個電容元件，該複數個電容元件的第一端耦接至該輸入信號、該參考電壓VCM、或該比較器的輸入端，該運算放大器用於接收該輸入信號與該參考電壓VCM，該比較器的輸出端耦接到該電容陣列模塊，該控制邏輯電路用於接收該比較器的輸出信號，並依序輸出n位元的該數位信號，以及輸出一控制信號至該電容陣列模塊，該控制方法包含：令該複數個電容元件的第一端並聯耦接到該比較器的輸入端；以及令該控制邏輯電路接收該比較器的輸出信號，並依序輸出n位元的該數位信號，以及輸出該控制信號該電容陣列模塊。
  14. 如申請專利範圍第13項所述的控制方法，其中上述的複數個電容元件的第二端分別連接到一第一比較開關與一第二比較開關，該第一比較開關連接到一第一參考電壓VREFN，該第二比較開關連接到一第二參考電壓VREFP，該第一比較開關與該第二比較開關受到該控制信號的控制。
  15. 如申請專利範圍第13項所述的控制方法，其中該複數個電容元件的個數為n個，該複數個電容元件的電容量比例為2的倍數。
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