TW201322623A - 多階取樣保持電路 - Google Patents

Abstract

本發明揭露一種多階取樣保持電路，包括：一第一取樣保持電路，分次取樣一感測信號並累加成一第一取樣信號，並輸出此第一取樣信號；以及一第二取樣保持電路，接收多個此第一取樣信號並加總成一第二取樣信號，藉此，當瞬間雜訊使得某一(些)第一取樣信號過飽和時，此第二取樣信號並不會因此而過飽和，進而增加此多階取樣保持電路對雜訊的容忍度。

Description

多階取樣保持電路

本發明係有關於取樣保持電路，特別是有關於降低取樣過飽和的多階取樣保持電路。

習知觸控面板的取樣保持電路可能會因為瞬間雜訊太大而過飽和，這瞬間雜訊可能是來自電源、傳導物質的觸碰或接近面板的人體等等，因而造成取樣保持電路所取樣保持的數值與觸控面板感測器的感測值有所差距。換句話說，取樣保持電路必須捨棄此次所取樣保持的數值，然後重新對觸控面板感測器的感測值再進行一次取樣保持操作，如此，不僅增加取樣保持電路的動作時間，並且再一次的取樣保持操作亦有可能無法量測得到原本觸控面板感測器的感測值(例如：假設取樣保持電路在前一次已經取樣量測得到觸控面板感測器的40%感測值，但是因為瞬間雜訊導致過飽和而捨棄，則取樣保持電路在此次的取樣量測就僅能得到觸控面板感測器剩餘的60%感測值)。

有鑑於上述之缺點，本發明提供一種多階取樣保持電路，其可以改進習知取樣保持電路因為瞬間雜訊而產生過飽和的問題。

本發明之一目的，係利用多次小時段對一感測信號進行取樣保持操作，藉此降低瞬間雜訊對整體取樣保持的影響。

本發明之另一目的，係利用多階取樣保持電路的操作以降低整體取樣保持操作過飽和的問題。

本發明揭露一種多階取樣保持電路，其包括：一第一取樣保持電路，分次取樣一感測器的一感測信號並累加成為一第一取樣信號，且在一第一設定時間輸出此第一取樣信號；以及一第二取樣保持電路，接收此第一取樣保持電路所輸出的複數個此第一取樣信號並加總成為一第二取樣信號，且在一第二設定時間輸出此第二取樣信號。藉此，當瞬間雜訊使得此些第一取樣信號其中之一或多個過飽和時，此第二取樣信號並不會因此而過飽和，藉此增加此多階取樣保持電路對雜訊的容忍度。

前述之多階取樣保持電路，其中此第一取樣保持電路包括一第一積分電路及至少一第一充電開關，其中此至少一第一充電開關係用以控制此第一積分電路對此感測器的此感測信號分次取樣的速度。

前述之多階取樣保持電路，其中此至少一第一充電開關係用以控制此第一積分電路在此第一設定時間內對此感測器的此感測信號分次取樣的次數。

前述之多階取樣保持電路，其中此第二取樣保持電路包括一第二積分電路及至少一第二充電開關，其中此至少一第二充電開關係用以控制此第一設定時間的長短。

前述之多階取樣保持電路，其中此至少一第二充電開關係用以控制此第二積分電路在此第二設定時間內對此些此第一取樣信號接收的數量。

前述之多階取樣保持電路，其更包括至少一輸出開關，此至少一輸出開關用以控制此第二設定時間的長短。

前述之多階取樣保持電路，其中此感測器包括一觸控面板的一導線。

本發明亦揭露一種多階取樣保持電路，包括：一第一運算放大器，具有一第一輸入、一第二輸入及一第一輸出，其中此第一輸入電性耦合一取樣輸入且此第二輸入電性耦合一參考電壓；一第一電容，具有一第一端及一第二端，其中此第一端經一第一開關電性耦合此第一輸入，此第二端經一第二開關電性耦合此第一輸出，且此第二端更經由一第三開關電性耦合此參考電壓，此第一端更電性耦合一第四開關的一端；一第二運算放大器，具有一第三輸入、一第四輸入及一第二輸出，其中此第三輸入電性耦合此第四開關的另一端且此第四輸入電性耦合此參考電壓；以及一第二電容，具有一第三端及一第四端，其中此第三端經一第五開關電性耦合此第三輸入，此第四端經一第六開關電性耦合此第二輸出，且此第三端更經由一第七開關電性耦合此參考電壓，此第四端更經由一第八開關電性耦合一取樣輸出。

前述之多階取樣保持電路，其更包括一第九開關與此第一電容並聯。

前述之多階取樣保持電路，其更包括一第十開關串聯於此取樣輸入與此第二輸入之間。

本發明更揭露一種多階取樣保持電路，用以降低瞬間雜訊所導致的取樣過飽和問題，此多階取樣保持電路包括：n個取樣保持電路，彼此串接成一n階取樣保持電路，每一此n個取樣保持電路接收前一階取樣保持電路輸出的複數個取樣信號並累加成為一累加信號，並輸出此累加信號成為後一階取樣保持電路所接收的此些取樣信號之一，其中n≧2且n為自然數，其中，此n階取樣保持電路中的一第一階取樣保持電路分次取樣一感測器的一感測信號並累加成為此第一階取樣保持電路的此累加信號。

前述之多階取樣保持電路，其中每一此n個取樣保持電路在一相對設定時間輸出每一此n個取樣保持電路的此累加信號。

前述之多階取樣保持電路，其中每一此n個取樣保持電路包括一積分電路及至少一開關，其中此至少一開關係用以控制前一階取樣保持電路的此相對設定時間的長短。

前述之多階取樣保持電路，其中此第一階取樣保持電路的此至少一開關用以控制此第一階取樣保持電路的此積分電路在此相對設定時間內對此感測器的此感測信號分次取樣的次數。

前述之多階取樣保持電路，其中每一此n個取樣保持電路的此至少一開關係用以控制每一此n個取樣保持電路的此積分電路在此相對設定時間內對此些取樣信號接收的數量。

前述之多階取樣保持電路，其中此感測器包括一觸控面板的一導線。

本發明將詳細描述一些實施例如下。然而，除了所揭露之實施例外，本發明亦可以廣泛地運用在其他之實施例施行。本發明之範圍並不受該些實施例之限定，乃以其後之申請專利範圍為準。而為提供更清楚之描述及使熟悉該項技藝者能理解本發明之發明內容，圖示內各部分並沒有依照其相對之尺寸而繪圖，某些尺寸與其他相關尺度之比例會被突顯而顯得誇張，且不相關之細節部分亦未完全繪出，以求圖示之簡潔。

請參照第一A圖，其為本發明之一較佳實施例10的概略方塊圖。一第一取樣保持電路110，分次取樣一感測器的一感測信號並累加成為一第一取樣信號，且在一第一設定時間輸出此第一取樣信號。一第二取樣保持電路120，接收來自第一取樣保持電路110所輸出的複數個第一取樣信號並加總成為一第二取樣信號，且在一第二設定時間輸出此第二取樣信號。在本實施例中，第一取樣保持電路110先以多次小段時間對感測器的感測信號進行取樣並累加儲存，然後再輸出給第二取樣保持電路120；而第二取樣保持電路120接收第一取樣保持電路110的複數個輸出並加總儲存，最後才輸出所取樣感測器的全部感測信號。前述第二設定時間可以是等於或大於前述第一設定時間，在本發明之一較佳範例中，第二設定時間大於或等於數倍第一設定時間。

在上述第一取樣保持電路110與第二取樣保持電路120的動作過程中，即使因瞬間雜訊過大導致第一取樣保持電路110過飽和，則此現象將僅影響第一取樣保持電路110小部分(單次或少數次)的分次取樣結果，而第二取樣保持電路120的取樣結果將不會受到太大的影響，藉此降低習知取樣保持電路因為瞬間雜訊過大而導致過飽和問題。例如：假設第一取樣保持電路110先以3次小段時間(例如：3次/0.5脈波)對感測信號取樣累加後才輸出給第二取樣保持電路120；而第二取樣保持電路120則是在接收並加總20個第一取樣保持電路110的輸出後才輸出所取樣的全部感測信號，因此即使瞬間雜訊使得某一或是某幾次第一取樣保持電路110過飽和，亦不易導致第二取樣保持電路120在取樣過程中發生過飽和，藉此增加取樣保持電路對雜訊的容忍度。並且對於所取樣的感測信號而言，即使是捨棄或加總某一或某幾次第一取樣保持電路110的過飽和結果，對於所取樣全部感測信號的影響亦相對較小於習知技術對全部感測信號的影響(例如：假設因瞬間雜訊過大而使得第一取樣保持電路110的2個取樣結果變成過飽和，但是此2個僅占全部20個的1/10)。

在本發明之一範例中，更可以包括一過飽和偵測電路(未顯於圖示)，例如以一比較器來達成，當偵測到第一取樣保持電路110過飽和時，停止輸出第一取樣信號，或阻止第一取樣信號輸入第二取樣保持電路120。同時，調整(延長)第二設定時間，例如依據比較器的輸出來決定是否增加第二設定時間，每次增加的時間等於或大於第一設定時間。據此，彈性地調整第二設定時間，剔除過飽和的第一取樣信號，使得第二取樣信號更為準確。

接著，請先參照第二圖與第三圖，其等分別為第一A圖所示實施例10之一較佳實施電路20以及其較佳動作時序圖。其中，第一取樣保持電路包括一運算放大器(例如：第一運算放大器210)、一電容(例如：第一電容C1)以及複數個開關(例如：211、212、213、214)，其中電容與運算放大器係形成一第一積分電路，而複數個開關則分別連接於電容的充放電路徑，藉此控制電容充放電的時間。而第二取樣保持電路亦包括一運算放大器(例如：第二運算放大器230)、一電容(例如：第二電容C2)以及複數個開關(例如：215、216、217、218)，其中電容與運算放大器係形成一第二積分電路，而複數個開關亦分別連接於電容的充放電路徑以控制電容充放電的時間。

請再參照第二圖與第三圖，當控制至少一第一充電開關(例如第一開關211、第二開關212)的時序k1為正脈波時，第一開關211、第二開關212隨即導通並與第一電容C1、第一運算放大器210形成一充電路徑，而此時通道上的感測信號亦隨即對第一電容C1進行充電，換句話說，第一取樣保持電路向通道所對應感測器的感測信號進行取樣操作；而當控制至少一第一放電開關(例如第三開關213、第四開關214)時序k2為正脈波時，第三開關213、第四開關214亦隨即導通並與第一電容C1、一參考電位(例如二分之一電源電壓(Vdd/2))形成一放電路徑，此時第一電容C1亦隨即對第二取樣保持電路進行放電，換句話說，第一取樣保持電路輸出其所取樣保持的結果。在本實施例中，3個k1正脈波後出現1個k2正脈波，換句話說，本實施例中的第一取樣保持電路是先進行3次小段時間的取樣累加後才將結果輸出給第二取樣保持電路，至於第一取樣保持電路進行小段時間取樣累加的次數可依實際需求而加以調整，本發明在此並不加以限定。從另外一個角度而言，上述之至少一第一充電開關控制了第一積分電路對感測信號分次取樣的速度，也就是說，當上述之至少一第一充電開關在第一取樣保持電路輸出其所取樣保持結果之前的導通次數越多次時，則第一積分電路在第一設定時間內對感測信號分次取樣的次數亦相對增加。在本發明另一實施例中，上述之至少一第一充電開關可以僅包括第一開關211或是第二開關212。

請再參照第二圖與第三圖，當控制至少一第二充電開關(例如第五開關215、第六開關216)的時序k0w0為正脈波時，則第五開關215、第六開關216導通且來自第一電容C1的取樣結果將對第二電容C2進行充電，亦即，第二取樣保持電路係接收第一取樣保持電路所輸出的第一取樣信號；當控制至少一第二放電開關(例如第七開關217、第八開關218)的時序k0c0為正脈波時，第七開關217、第八開關218導通且第二電容C2透過第七開關217以Vdd/2(然不限於此)為參考電位經由第八開關218對輸出進行放電，亦即，第二取樣保持電路輸出其所取樣保持的結果。在本實施例中，經過20個k2脈波後，控制至少一第二充電開關(例如第五開關215、第六開關216)的時序k0w0從正脈波轉成低電壓準位且控制至少一第二放電開關(例如第七開關217、第八開關218)的時序k0c0亦從低電壓準位轉成正脈波，換句話說，本實施例中的第二取樣保持電路是接收第一取樣保持電路所輸出的20個第一取樣信號並加總後才將結果輸出，至於第二取樣保持電路進行接收第一取樣信號的數量可依實際需求加以調整，本發明在此並不加以限定。從另外一個角度而言，上述之至少一第一放電開關與至少一第二充電開關控制了第一設定時間的長短，以及第二積分電路在第二取樣保持電路輸出取樣保持結果之前接收第一取樣信號的數量，也就是說，當上述之至少一第一放電開關的導通頻率越高(或當上述之至少一第二充電開關的導通頻率越高)，則第一設定時間越短；當上述之至少一第二充電開關的導通頻率越高，則第二積分電路在第二設定時間內接收第一取樣信號的數量亦會相對增加。而在本發明另一實施例中，上述之至少一第一放電開關係可整合於至少一第二充電開關，藉此將第一積分電路的放電操作與第二積分電路的充電操作僅藉由單一第二充電開關進行控制。

請再參照第二圖與第三圖，當控制一清除開關(例如第九開關219)的時序k0b為正脈波時，則第九開關219導通且第一電容C1即進行放電清除動作，在本實施例中，k0b正脈波出現在每3個k1正脈波之前及/或每1個k2正脈波之後，此即表示，第一取樣保持電路在進行小段時間取樣累加之前，並且在輸出第一取樣信號之後，會先對第一電容C1進行清除的操作，藉此確保沒有殘餘的電荷存在而影響到下次的取樣結果。而取樣控制開關220係以反相時序k1加以控制，因此當取樣控制開關220為導通狀態時，則第一取樣保持電路即無法進行取樣累加操作。

再從電路架構而言，請再參照第二圖，本發明之一較佳實施電路包括：一第一運算放大器210，具有一第一輸入、一第二輸入及一第一輸出，其中此第一輸入電性耦合一取樣輸入(通道CI)且此第二輸入電性耦合一參考電壓(例如Vdd/2)；一第一電容C1，具有一第一端及一第二端，其中此第一端經由一第一開關211電性耦合此第一輸入，此第二端經由一第二開關212電性耦合此第一輸出，並且此第二端更經由一第三開關213電性耦合此參考電壓，此第一端更電性耦合一第四開關214的一端；一第二運算放大器230，具有一第三輸入、一第四輸入及一第二輸出，其中此第三輸入電性耦合此第四開關214的另一端且此第四輸入電性耦合此參考電壓；以及一第二電容C2，具有一第三端及一第四端，其中此第三端經由一第五開關215電性耦合此第三輸入，此第四端經由一第六開關216電性耦合此第二輸出，並且此第三端更經由一第七開關217電性耦合此參考電壓，此第四端更經由一第八開關218電性耦合一取樣輸出。此外，本實施例更包括一第九開關219與第一電容C1並聯以及更包括一第十開關220串聯於前述之取樣輸入與第一運算放大器210的第二輸入之間。

請參照第一B圖，其為本發明另一較佳實施例15之示意圖，其中第一B圖與第一A圖不同在於，第一B圖所示之實施例是將第一A圖所示之實施例更加以擴充成一n階取樣保持電路(例如：第一取樣保持電路110、第二取樣保持電路120、…、第n取樣保持電路N)，其中n≧2且n為自然數。因此，從n階電路的角度而言，本實施例包括：n個取樣保持電路，彼此串接成一n階取樣保持電路，其中每一個取樣保持電路接收前一階取樣保持電路輸出的複數個取樣信號並累加成為一累加信號，且輸出此累加信號成為後一階取樣保持電路所接收的複數個取樣信號之一，其中，此n階取樣保持電路中的一第一階取樣保持電路分次取樣一感測器的一感測信號並累加成此第一階取樣保持電路的累加信號。在本實施例中，前一階取樣保持電路係表示另一個取樣保持電路(例如第一取樣保持電路110)的輸出為本取樣保持電路(例如第二取樣保持電路120)所接收的取樣保持電路；而後一階取樣保持電路係表示另一個取樣保持電路(例如第二取樣保持電路120)接收本取樣保持電路(例如第一取樣保持電路110)之輸出的取樣保持電路。

在本發明的一範例中，更可以是包括前述的過飽和偵測電路，過飽和偵測電路可以設置於n階取樣保持電路中的某一階或多階。當過飽和偵測電路設置於第i階時，若偵測到過飽和情形，如偵測到第i階取樣保持電路的輸出過飽和，阻止第i階的取樣保持電路的輸出到下一階取樣保持電路，並且調整下一階或之後每一階的信號積分時間(即信號取樣時間)。

在上述n個取樣保持電路中，每一個取樣保持電路在一相對設定時間將輸出其累加信號，例如：第一取樣保持電路110在一第一設定時間將輸出其累加信號、第二取樣保持電路120在一第二設定時間輸出其累加信號、…第n取樣保持電路N在一第n設定時間輸出其累加信號。其中，每一相對設定時間可依實際需求加以調整，本發明在此並不加以限定。在本實施例中，每一個取樣保持電路包括一積分電路及至少一開關，其中此至少一開關係用以控制前一階取樣保持電路其相對設定時間的長短，而就第一階取樣保持電路而言，其至少一開關用以控制其積分電路在其相對設定時間內對此感測信號分次取樣的次數。再從另外一個角度而言，每一個取樣保持電路其至少一開關係用以控制其積分電路在其相對設定時間內對其所接收之取樣信號接收的數量。

最後，本發明之所有實施例中所謂之感測器可以是包括一觸控面板多條導線中的一導線。

以上所述僅為本發明之較佳實施例而已，並非用以限定本發明之申請專利範圍；凡其他為脫離本發明所揭示之精神下所完成之等效改變或修飾，均應包含在下述之申請專利範圍。

10．．．本發明之一較佳實施例

15．．．本發明之另一較佳實施例

20．．．本發明之一較佳實施電路

110．．．第一取樣保持電路

120．．．第二取樣保持電路

210、230．．．運算放大器

211、212、215、216．．．充電開關

213、214、217、218．．．放電開關

219．．．清除開關

220．．．取樣控制開關

C1、C2．．．電容

CI．．．通道

N．．．第n取樣保持電路

k1、k2、k0b、k0w0、k0c0．．．開關控制時序

Vdd/2．．．參考電壓

第一A圖係本發明之一較佳實施例示意圖；第一B圖係本發明之另一較佳實施例示意圖；

第二圖係本發明之一較佳實施電路圖；以及

第三圖係第二圖所示之較佳實施電路之一較佳動作時序圖。

20．．．本發明之一較佳實施電路

210、230．．．運算放大器

211、212、215、216．．．充電開關

213、214、217、218．．．放電開關

219．．．清除開關

220．．．取樣控制開關

C1、C2．．．電容

CI．．．通道

Claims (16)

1. 一種多階取樣保持電路，用以降低瞬間雜訊所導致的取樣過飽和問題，該多階取樣保持電路包括：一第一取樣保持電路，分次取樣一感測器的一感測信號並累加成為一第一取樣信號，且在一第一設定時間輸出該第一取樣信號；以及一第二取樣保持電路，接收該第一取樣保持電路所輸出的複數個該第一取樣信號並加總成為一第二取樣信號，且在一第二設定時間輸出該第二取樣信號。
2. 根據申請專利範圍第1項之多階取樣保持電路，其中該第一取樣保持電路包括一第一積分電路及至少一第一充電開關，其中該至少一第一充電開關係用以控制該第一積分電路對該感測器的該感測信號分次取樣的速度。
3. 根據申請專利範圍第2項之多階取樣保持電路，其中該至少一第一充電開關係用以控制該第一積分電路在該第一設定時間內對該感測器的該感測信號分次取樣的次數。
4. 根據申請專利範圍第1項之多階取樣保持電路，其中該第二取樣保持電路包括一第二積分電路及至少一第二充電開關，其中該至少一第二充電開關係用以控制該第一設定時間的長短。
5. 根據申請專利範圍第4項之多階取樣保持電路，其中該至少一第二充電開關係用以控制該第二積分電路在該第二設定時間內對該些該第一取樣信號接收的數量。
6. 根據申請專利範圍第1項之多階取樣保持電路，其更包括至少一輸出開關，該至少一輸出開關用以控制該第二設定時間的長短。
7. 根據申請專利範圍第1項之多階取樣保持電路，其中該感測器包括一觸控面板的一導線。
8. 一種多階取樣保持電路，包括：一第一運算放大器，具有一第一輸入、一第二輸入及一第一輸出，其中該第一輸入電性耦合一取樣輸入且該第二輸入電性耦合一參考電壓；一第一電容，具有一第一端及一第二端，其中該第一端經一第一開關電性耦合該第一輸入，該第二端經一第二開關電性耦合該第一輸出，且該第二端更經由一第三開關電性耦合該參考電壓，該第一端更電性耦合一第四開關的一端；一第二運算放大器，具有一第三輸入、一第四輸入及一第二輸出，其中該第三輸入電性耦合該第四開關的另一端且該第四輸入電性耦合該參考電壓；以及一第二電容，具有一第三端及一第四端，其中該第三端經一第五開關電性耦合該第三輸入，該第四端經一第六開關電性耦合該第二輸出，且該第三端更經由一第七開關電性耦合該參考電壓，該第四端更經由一第八開關電性耦合一取樣輸出。
9. 根據申請專利範圍第8項之多階取樣保持電路，其更包括一第九開關與該第一電容並聯。
10. 根據申請專利範圍第8項之多階取樣保持電路，其更包括一第十開關串聯於該取樣輸入與該第二輸入之間。
11. 一種多階取樣保持電路，用以降低瞬間雜訊所導致的取樣過飽和問題，該多階取樣保持電路包括：n個取樣保持電路，彼此串接成一n階取樣保持電路，每一該n個取樣保持電路接收前一階取樣保持電路輸出的複數個取樣信號並累加成為一累加信號，並輸出該累加信號成為後一階取樣保持電路所接收的該些取樣信號之一，其中n≧2且n為自然數，其中，該n階取樣保持電路中的一第一階取樣保持電路分次取樣一感測器的一感測信號並累加成為該第一階取樣保持電路的該累加信號。
12. 根據申請專利範圍第11項之多階取樣保持電路，其中每一該n個取樣保持電路在一相對設定時間輸出每一該n個取樣保持電路的該累加信號。
13. 根據申請專利範圍第12項之多階取樣保持電路，其中每一該n個取樣保持電路包括一積分電路及至少一開關，其中該至少一開關係用以控制前一階取樣保持電路的該相對設定時間的長短。
14. 根據申請專利範圍第13項之多階取樣保持電路，其中該第一階取樣保持電路的該至少一開關用以控制該第一階取樣保持電路的該積分電路在該相對設定時間內對該感測器的該感測信號分次取樣的次數。
15. 根據申請專利範圍第13項之多階取樣保持電路，其中每一該n個取樣保持電路的該至少一開關係用以控制每一該n個取樣保持電路的該積分電路在該相對設定時間內對該些取樣信號接收的數量。
16. 根據申請專利範圍第11項之多階取樣保持電路，其中該感測器包括一觸控面板的一導線。