JP2012503395A - アナログカウンターおよびそのようなカウンターを搭載したイメージデバイス - Google Patents
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Abstract
アナログカウンターが、少なくとも1つのステップで、電気的パルスを受信するための入力(e1、e2)、継続したインクリメントまたはデクリメントにより変更するための手段(201、202)、受信した各パルスのための記憶電圧(V1、V2)、記憶電圧を再初期化する手段(241、242)、および記憶電圧(V1、V2)のための比較器(221、222)を含んでいる。アナログカウンターが、少なくとも1つのステップで、電気的パルスを受信するための入力(e1、e2)、継続したインクリメントまたはデクリメントにより変更するための手段(201、202)、受信した各パルスのための記憶電圧(V1、V2)、記憶電圧を再初期化する手段(241、242)、超過情報(S1、S2)を生成でき、しきい値での記憶電圧(V1、V2)のための比較器(221、222)、ならびに比較器(221、222)からの超過情報(S1、S2)および入力(e1、e2)でのパルスの受信時に、再初期化手段を制御できる制御手段(241、242)を含んでいる。
Description
本発明は、アナログカウンターおよびイメージングデバイスに関し、具体的には、そのようなアナログカウンターを搭載している赤外線イメージングデバイスに関する。
特に、赤外線領域のイメージングデバイスは、従来、それぞれが受信する放射線量を測定するようになされた、多数のピクセルから形成される(各ピクセルは、一般に、光学系により受信された放射線の特定の方向に関連付けられている)。
各ピクセルで(この目的のために備えられるセンサーにより)測定される物理量は、容易な利用が可能な、例えば、デジタル形式などの信号に変換される必要がある。
これに関連して、特にピクセルからの十分ロバストな信号のみを送信するため、変換処理の一部がイメージングデバイスの各ピクセルに組み込まれるようになっている。
さらに、可能な限りピクセルの寸法の縮小化が目指されていることが知られており、具体的には、各ピクセルにおける、上述のような処理回路の寸法の縮小化が含まれる。
IMTC2006(Instrumentation and Measurement Technology Conference、Sorrento、Italy、2006年4月24〜27日)、IEEE、pp.2003〜2006におけるM.Prenzoniらによる論文「A Multi−Spectral Analog Photon Counting Read−Out circuit for X−ray Hybrid Pixel Detectors」では、これに関連して、必要な表面領域を縮小化するためにバイナリーカウンターではなく、アナログカウンターを使用することが提案されている。
M.Prenzoniら著、論文「A Multi−Spectral Analog Photon Counting Read−Out circuit for X−ray Hybrid Pixel Detectors」
その文献で提案された実装形態は原始的で、高品質のイメージングデバイスを手に入れるには、特に、カウンターの繰り返し性および精度を改善することが望ましい。
本発明では、少なくとも第1の段で、電気パルスを受信するようになされた入力、受信された各パルスで、逐次的なインクリメントまたはデクリメントによる、記憶電圧を変更する手段、および記憶電圧をリセットするための手段を備え、記憶電圧を、超過情報を生成するようになされたしきい値を比較するための比較器ならびに比較器からの超過情報および入力パルスが同時に検出される場合に、リセット手段を制御するようなされた制御手段を備える、アナログカウンターを提供する。
こうして、リセット動作(その実装形態は、次の段の入力信号として使用される可能性がある)は、入力として受信するパルスと同期するように実行され、カウンターは正確に動作できるようになる。
比較器はリセット動作なしに(特に、次のパルスを待機する間)超過情報を、すなわち、後のリセット動作まで維持するための手段を備えることができ、それによって、前述の状態でもリセット動作が実際に行われることを確実にすることが可能になる。
記憶電圧がしきい値を通過できるようにした入力パルスの存在に続いて超過情報の生成を可能にする比較器も提供されており、これによって、しきい値を超過し、こうして記憶電圧用に用意された電圧範囲を十分使用するようになることに続くパルスで、リセット動作が正確にトリガされることが可能になる。
したがって、超過情報が生成されるようになる入力パルスに続くパルスの一意的な受信で、超過情報および入力パルスの同時検出を可能にするための装備をすることができる。
実際には、比較器には、例えば、パルスの持続時間より長く、2つのパルスを分割する時間より短い応答時間があり、それによって、超過情報が、記憶電圧がしきい値を超えるようになる入力パルス後で、しかし次のインパルスより前に現れるようになり、この結果、リセット動作が行われる。
さらにアナログカウンターは、記憶電圧をしきい値より高い所定の電圧にするための手段を備えることができ、強制リセット信号により制御される。段の強制リセット動作のための手段は、こうして、特に巧みな方法で生成される。
制御手段は、パルスが超過情報の存在および前記入力パルスに左右される次の段の入力に、パルスを送信するようになされることが可能である。このようにして、関係する2つの段が同期して機能し、それによって計数は特に正確になる。次の段に送信されるパルスは、実際には、前記リセット手段のための制御信号として加えられ、それによって装置の設計が簡単になる。
記憶電圧を変更するための手段は実際には、例えば、電荷注入回路を備え、その回路自体には、おそらく直列の3つのPMOSトランジスタが備えられ、その内の2つは、パルスを搬送する信号および前記搬送信号を補完する信号をそれぞれゲートで受信する終端トランジスタである。
比較器については、これには、差動ペアを形成する2つのトランジスタを含めることができ、これらはゲートで記憶電圧としきい値をそれぞれ受信するほか、さらに超過情報によって制御され、超過情報の存在でショートさせるためにしきい値を受信するトランジスタと並列に接続されるトランジスタも含めることができる。以下でより詳細に説明するように、ヒステリシス機能がこのようにして、特に簡単な方法で得られる。
さらに、超過情報を入力として受信し、そのバイアス端子が前記入力と接続されているインバータを備える制御手段が提供されることができ、それによって前述の状態の検出が特に簡単にされることが可能である。さらに、別のインバータが比較器から受信される超過情報の形成に投入され、それは特に、比較器が前に言及した応答時間のために電圧ランプを出力として生成する場合である。
後で記述する実装形態の1つの可能性によると、アナログカウンターは、少なくとも一時的に記憶電圧を保存し、トランジスタを介して記憶電圧を変更するための手段に接続された少なくとも1つのコンデンサ(例えば、2つのコンデンサ)を備えている。それは、特に保存された値を読み出すために、それらの手段からコンデンサを選択的に切断できるようにするためである。
さらに、差動ペアが記憶電圧を受信でき、一方その電圧は読み出し信号に従って選択的に供給される。それは、読み出し信号のコマンドで、差動ペアを通してピクセルからの保存された値を送信するためである。
本発明はさらに、パルスの電気的搬送信号を生成し、その周波数が受信した放射線を表す測定手段を備えるイメージングデバイス、および上述のとおり、電気的信号が前記入力に加えられるアナログカウンターも提供する。
本発明の他の特徴および利点は、添付図面への参照が行われる、以下の説明を考慮するときより明らかに明示されるはずである。
図1では、本発明の教示により作成されたカウンターを備える赤外線イメージングデバイスピクセル2の一般的な図を示している。赤外線イメージングデバイスは、当然、多数のそのようなピクセル2のマトリクスからできている。
各ピクセル2は、所与のパスバンドで受信される赤外線放射線のフラックスを示す(すなわち、それにより可変の)電流Iを生成するようになされたセンサー4(例えば、マイクロボロメーターおよびバイアスをかけるトランジスタを備える)を備えている。
そのように生成された電流Iは、電流Iに応じた周波数で電気的パルスを出力する電流周波数変換回路に加えられる。
電気的パルスは、高論理レベルにより、または(図1でさらに表現しているとおり、および以下の説明される例で)低論理レベルによる変形例として構成されることができることに留意されたい。
変換回路6から放出される電気的パルスは、以下で詳細に説明されるとおり、アナログカウンター8に加えられ、その主な役割は、計数された数を表す信号をバス10上に送信する目的で、所定の時間にわたり受信されるパルス数を計数することである(カウンター8はその時間に等しい時間期間でリセットされる)。その結果、その数はセンサー4により受信された赤外線放射線のフラックスを表す。
特に、次の説明から明らかになるように、カウンター8は、レベルの所定の数N(これは結果的に、各導体素子で0とN−1の間の整数を表す)で、バス10の各導体素子で電圧を生成し、その結果、バス全体はベースN、したがって指定ベースNカウンターで計数されたパルス数を表す(ここで、Nは、既に参照された領域の縮小化という点で利点を得るために、厳密に2より大きいことが好ましい)。
バス10により搬送される電圧レベルは、次に、メインバス12に送信され、そこで、列の様々なピクセルで測定された値が逐次的に送信され(すなわち、時分割多重により)、それらの値はデジタルに変換され、次にメモリーに保存される。
変形例も当然提供されることができ、例えば、メインバス12による列の最下部に送信されるまでのバス10に存在する信号のアナログからデジタルへの変換などである。コンデンサによる電圧レベルの一時記憶のためのメカニズムもまた提供されることが可能である。
図2は、カウンター8の例示的実施形態の一般的なブロック図である。
図2に表示されているカウンター8は第1の段81および第2の段82を備えている。より多数の段も当然提供されることが可能であり、各段は、後で説明するように、第1の段81は第2の段82と逐次的にリンクされているのと同じ方法で、次の段と逐次的にリンクされている。
全段(ここでは、第1の段81および第2の段82)が同じアーキテクチャに基づいて形成され、次に段8iのアーキテクチャについて記述される。
各段8iでは、入力として電気的パルストレインeiを受信し、次にこれは電荷注入回路20iおよびリセット回路24iに加えられる(この論題には後で戻ることになる)。
電荷注入回路20iは、信号eiの各パルスで設定値(または電圧のインクリメント)ΔVだけ出力電圧Viが増大するように設計されている(そのパルスは既に言及したとおり、ここで説明されている例の低レベルに対応する)。設定インクリメントによる電圧レベルのこの増大は実際には、電荷の設定量だけ回路20iによる注入により得られ、以下でより詳細に説明されるように、メモリー記憶装置回路26iのコンデンサの存在により、R(電圧Viを搬送する)と表示されたポイントで保持される。
このタイプの回路については、例えば、仏国特許第2888074号明細書で説明されている。
例えば、8つのアナログレベル(N=8)が、1.4V程度の電圧範囲、ここでは、最低のアナログレベルの0V(接地電位GND)と最高のアナログレベルのおよそ1.4V(供給電圧は1.8Vである)間で使用される。当然、様々な値が提供されることが可能である。例えば、最低のアナログレベルをゼロ以外にすることもできる。
電圧Viが最高のアナログレベルに達する場合、電圧Viは、特に超過信号Siを生成する比較器22iの入力に加えられる(これは、例えばそのアナログレベルよりわずかに低いしきい値との比較により判定される)。
比較器22iには、電圧Viがしきい値を超過すると、次で説明するとおり、電圧Viが最低のアナログレベルに戻らない限り、超過情報Siが保持されるようなヒステリシスメカニズムが備えられている。
比較器22iはさらに、図5で例示されているとおり、超過情報Siがその出現の原因となったパルスの後に生成されるように、パルスeiの持続時間より長い(しかし、2つのパルスを分離する時間より短い)応答時間を有する。実際には、パルスは数ナノ秒(10ナノ秒未満)程度の持続時間を有し、最低300ナノ秒で互いに分離されているので、100ナノ秒程度の応答時間が提供されることが可能である。
超過情報Siがリセット回路24iに加えられ、さらにその回路は、入力として受信されるパルス搬送信号eiも受信する。
リセット回路24iでは、超過情報Siおよび入力信号eiのパルスの両方を入力として受信すると、最低のアナログレベルへの電圧Viの復帰を指令する。以下で理解されるように、リセット動作は、例えば、既に上記で言及されている電圧Viのメモリー記憶装置のコンデンサの放電によって実行される。それで、パルス受信後の超過情報のキャンセルに必要な時間は、該当パルスの長さより長く、2つの連続するパルス間の最小時間未満であることが好ましいことに留意されたい。
既に示したように、メモリー記憶装置回路26iでは、コンデンサによって電圧Viの一時的記憶が可能であり(特に、計数の間)、次いで、計数時間の経過後には、バス10上で計数(したがって、Nを法とする入力eiで受信されるパルス数を表す)の終了時に得られた電圧Viの送信が可能である。
リセット回路24iからの出力として送信された信号は、さらに、次の段のために入力信号ei+1として送信される(もちろん、最後の段である場合は除く)。図2で示されているように、リセット回路241からの出力は第2の段82の入力信号e2として加えられ、こうして実際には、第2の段82の注入回路202およびリセット回路242に加えられる。
こうして各段(第2の段からも同様に)で、Nアナログレベルをスキャンした後、前の段がリセットされると、1つのパルスを計数する(これは、ベースN計数の基本原理を構成する)。
リセット回路24iは入力として受信する信号eiにパルスが存在する場合にのみ信号を出力するので、リセット回路24iから出力される該当信号のパルスは位相に関して信号eiのパルスと同期する(すなわち、パルスの開始時点)ことに留意されたい。さらに、超過情報のキャンセルが超過情報を生成した信号eiのパルスに比べ十分に遅い場合、リセット回路24iからの出力信号のパルスは、事実上、チャネルeiのパルスと同じ長さである。
こうして一例として、次の段の入力としてこの出力信号を使用することによって、段ei+1で受信されたパルスと、前の段から入力として受信された信号eiパルスを一致させ、こうして様々な段で同期動作を行うことができる。
さらに、入力パルスの長さは関係する段(信号ei)および次の段(信号ei+1)と同じなので、各種の注入回路20iによって注入される電荷の量は、当然、入力として受信されるパルスの長さに左右されるが、それはすべての段で具体的には一定であり、これによって、様々な段で同一の電圧インクリメントを得ることが可能である。
さらに、特に比較器の応答時間のゆえに、上記で提示しているアーキテクチャでは、ゼロへのリセット動作が、それに続くパルスの着信時に正確にトリガされることが可能で、それによって、しきい値が超過するようになり(すなわち、最後のアナログ電圧レベルの着信)、さらにそれにより、カウンターが非常に正確に動作するようになる(一方反対に、従来のシステムで提供される超過情報のみに基づくリセット動作は、早すぎであり、最後のアナログレベルが損失する結果となる)。
したがって、この特性で電圧範囲を十分使用することを可能にすることができる。従来のシステムに比べると、同じ電圧インクリメントに対する追加のアナログレベルの取得(同一の雑音感度)、またはレベルの同一数に対してより高い電圧インクリメントの取得のいずれかが可能であり、こうして、より優れた信号対雑音比を得ることができるようになる。
図3では、図2のカウンターの段81、82に対して提供されることが可能な実装形態の詳細な例を示している。
図3ではさらに、特定の回路に対する電子回路の定格供給電圧の供給は、Vccと表示されており(ここでは、Vcc=1.8V)、一方、三角形への接続は接地への接続を表していることにも留意されたい。
電荷注入回路20iには、直列に接続された3つのPMOSトランジスタT1、T2、T3(すなわち、1つのドレインが他のソースに接続されている)が備えられ、これら3つのPMOSトランジスタの第1のT1のソースが電圧Vccと接続されており、一方、第3のPMOSトランジスタT3のドレインは注入回路20iからの出力を形成しており、ここで、計数されたパルス数を表す電圧Viが確立されている。
第1のトランジスタT1はゲートで、入力信号eiを補完する信号
を受信し、第2のトランジスタT2はゲートで、一定の電圧Vchargeを受信し、そして第3のトランジスタT3はゲートで、入力信号eiを受信する。
したがって、入力信号eiでパルスが着信すると(既に上記で言及したとおりここで説明されている例では、パルスは該当信号の低レベルで表されている)、第3のPMOSトランジスタT3は導電状態になり(一方、第1のトランジスタT1は補完信号
のゆえに非導電状態である)、その結果、第1のトランジスタT1と第3のトランジスタT3間で事前に蓄積された電荷(パルスの着信以前)は注入回路20iの出力に転送され、このようにして、所定のインクリメントΔVだけ電圧Viが増大することになる。
信号eiのパルスが通過してしまうと、第3のトランジスタT3は非導電状態になり、一方、第1のトランジスタT1は導電状態になり、それによって、電荷の蓄積が次のパルスの間に出力として送信される。
設定電圧Vchargeは電圧ソースにより供給され、いくつかの段で、またはいくつかのピクセルでも使用される。この設定電圧Vchargeのレベルは取得動作中には一定であるが、例えば、キャリブレーション段の間は、可変するものとして供給されることができ、そのようにして、各パルスで送信される電荷の量を調整する。
さらに、NMOS技術を使用して製造されるトランジスタに比べ、リーク電流の点で、低レベルであることが一般に観察されるので、既に述べたとおり、注入回路20iではPMOSトランジスタが使用されることが好ましい。
図2に関して既に言及したように、注入回路20iからの電圧Vi出力(ポイントR)が比較器22iへの入力として加えられ、ここで、電圧Viが取得できる最高のアナログレベルよりわずかに低い設定電圧Vthreshold(例えば、およそ200mVだけアナログレベルが異なる本例では、およそ100mV低いということ)と比較される。ここで、電圧は、特に起こり得る技術的ばらつき(ピクセル全体で実際に得られる値には均一性の欠如がある)を補正するために、通常の動作に先立つキャリブレーション段の間には、電圧がおそらく調整可能であることにも留意されたい。
比較器22iには、ゲートで電圧Viを受信するPMOSトランジスタT4およびゲートで電圧Vthresholdを受信するPMOSトランジスタT5が備えられており、トランジスタT4およびT5は、それぞれのソースで、PMOSトランジスタT8のドレインも接続されているポイントに接続されており、トランジスタT8のソースは供給電圧Vccに設定されており、ゲートではバイアス電圧Vbiasを受信している。
トランジスタT4およびT5のドレインはそれぞれ、NMOSトランジスタT6およびNMOSトランジスタT7(それぞれには接地に接続されたソースがある)によって接地GNDに接続されており、トランジスタT6およびT7のそれぞれゲートは、トランジスタT7のドレインに接続されているポイントにも接続されている。
「ヒステリシス」分岐を作成するために、トランジスタT5のソースおよびドレインとPMOSトランジスタTHを介在させての接続も提供されており(トランジスタT5およびTHのソースが接触している)、トランジスタTHはトランジスタT4のドレインに存在する電圧Siもゲートで受信している。
電圧Viが電圧Vthreshold未満である限り、電圧Si(ちょうど述べられたように、特にトランジスタT4のドレインに存在する)は高レベルである(超過情報の欠如を表す、ここで説明されている例の場合)。
以下で説明されるように、電圧Siも加えられ、ヒステリシス機能が生成されることを可能にするトランジスタTHが、次に非アクティブ化される。
電圧Viが、電圧Vthresholdが超過されるまで、上記で説明されたようにパルスの計数のゆえに増大する場合、電圧Siは、既に言及した応答時間で(図5を参照)ゼロに変わり(それで、以下で詳細を説明する結果と共に、リセット回路24iでしきい値の超過を示している)、さらにその影響で、トランジスタTHの閉鎖の指令、および該当トランジスタTHを含む「ヒステリシス」分岐のアクティブ化が行われ、それによって、電圧Vthresholdを受信する比較器のトランジスタT5をショートする。
このため比較器は、これまで説明されたように、発生するリセット動作のために電圧Vi自体がゼロに戻らない限り、超過情報(Siがゼロ)を継続的に配信する。
既に述べたように、電圧Siにより搬送される超過情報は、入力としてリセット回路24iに加えられる。
リセット回路24iは、連続的に3つのインバータI1、I2、I3を備えている。
第1のインバータI1は、PMOSトランジスタT9およびNMOSトランジスタT10を備え、それぞれのドレインによりリンクされ(第1のインバータI1からの出力が構成されるポイント)、それぞれはゲートで電圧Siを受信し、トランジスタT9およびT10のソースはそれぞれ、供給電圧Vccおよび接地GNDにリンクされている。
第2のインバータI2は、PMOSトランジスタT11およびNMOSトランジスタT12を備え、それぞれのドレインによりリンクされ(第2のインバータI2からの出力が構成されるポイント)、それぞれはゲートで第1のインバータI1からの出力を受信し、トランジスタT11のソースは供給電圧Vccにリンクされており、関係する段から入力として受信される信号eiがT12のソースに加えられる。
第2のインバータI2から出力される信号は、以下で説明されるように入力信号ei+1として次の段に送信される。
第3のインバータI3は、PMOSトランジスタT13およびNMOSトランジスタT14を備え、それぞれのドレインによりリンクされ(第3のインバータI3からの出力が構成されるポイント)、それぞれはゲートで第2のインバータI2からの出力を受信し、トランジスタT13およびT14のソースはそれぞれ、供給電圧Vccおよび接地GNDにリンクされている。
次に、直列のこれら3つのインバータの動作についての説明が行われる。
既に示したように、電圧Siが第1のインバータI1の入力に加えられ、こうして、出力として信号を生成し、その中で比較器22iにより生成された超過情報は高レベルに対応している。
第1のインバータI1は、信号Siを形式化し(既に言及しているように、パルスの長さより長い比較器の応答時間のために、電圧ランプの形式を有する)、そのために、信号Siが、ここの第1のインバータI1が高出力状態に切り替わる程度十分弱い場合に、超過情報が生成されると見なされる可能性があることに留意されたい。
第2のインバータI2の場合、これは、信号eiのパルス(低レベル)および比較器22iから受信した超過情報が同時に存在する場合、およびその場合にのみ、第2のインバータI2の出力が低レベルであるように、関係する段8iからの入力として受信されるパルス搬送信号eiを受信する(既に示しているNMOSトランジスタT12のソースで)。したがって、第2のインバータI2の出力は、次の段のための入力信号ei+1として使用されることができ、それには、信号eiのパルスと事実上同期しているパルスが伴っている(第2のインバータI2により生成される一時的オフセットは本適用例の場合には無視できる)。
また、この信号は第3のインバータI3にも加えられ、それによって、次の段に行く補完信号
とNMOSリセットトランジスタTR向けのコマンドの両方を生成することができ、このトランジスタは、導電状態になると(すなわち、第3のインバータI3からの出力信号が高レベルの場合)、注入回路20iの出力で蓄積された電圧Viを放電し、それによって、カウンター段でゼロ(または再初期化)へのリセット動作が行われる。
その結果、段8iでのゼロ(または再初期化)へのリセット動作と段8i+1でのパルスの計数の間に非常に優れた同期が得られ、これがベースN計数の特徴であることに留意されたい。
提供することができる一変形例によると、2つのインバータI1およびI2、はフリップフロップタイプのラッチに置き換えられることが可能なはずで、同じ機能性が得られるはずである。すなわち、この場合、ラッチはクロック入力で、入力として信号Siおよび信号eiを受信し、それによって信号ei+1が上述に従う出力として得られることができる。
リセット動作は出力電圧Viにより最高のアナログレベルに到達する結果としてだけ述べられているが、この動作は、PMOSトランジスタTRSTのゲートへの信号RSTのパルスの印加により指令されることも可能で、そのトランジスタのドレインはポイントR(電圧Viの搬送手段)にリンクされており、そのソースは供給電圧Vccに接続されている。すなわち、トランジスタTRSTが導電状態になると、定格電圧(供給電圧)VccがポイントRに加えられ、次いで電圧Viは、供給電圧Vccと等しくなり、その結果、最高のアナログ値を上回り(そしてさらに、電圧Vthresholdを上回る)、比較器22iおよびリセット回路24iのところで既に説明した動作がトリガされ、結果的に、電圧Viのリセット動作が行われる。
カウンターのリセット動作は、実際には、比較器からの入力としてパルスの着信時に実行されることに留意するべきである。このタイプのリセット動作は、放電するNMOSトランジスタによってリセットされることが好ましい。この理由は、放電後にそのようなNMOSトランジスタを開放すると、マイナスの電圧がポイントRに生じる場合があるからである。これによって該当ノードにリンクされたトランジスタのリークが強まり、そして、一定および所定のアナログ低レベルを確保することが困難になる。ポイントRのレベルに関するこの不確かさは、リセット動作と実際の計数間の待機時間が限定されていない場合には、さらに強まる場合がある。こうして、入力パルスを計数することが望ましい場合に、同時に、上記で示しているようにカウンターをリセットすると、リセット動作の後にノードRに存在する電圧を制御することが可能である。さらに、ノードRを接地に等しい、または接地を上回る電圧にリセットすることにより、各段のノードRへの寄生リークを低減化することができる。したがって、低アナログレベルは、各段で計数が開始する時間に関係なく、各段で事実上同じである。
したがって段の強制リセットメカニズムは、非常に簡単に得られ、さらに、計数中にしきい値が超過すると必ず、段のリセット動作と同じコンポーネントおよび同じプロセスが使用される。これによって、どの場合でも、電圧Vi同一のリセット動作が可能になる(そして、このようにしてキャリブレーションが十分行われる)。このメカニズムは、計数の持続時間の経過後に(そして、次で説明されるように当然ながら値の記憶の後)、特にカウンターをゼロにリセットするために使用される(カウンターのすべての段の強制リセット動作)。
メモリー回路26iは2つのコンデンサC1、C2を備え、それぞれは、信号P1、P2によりそれぞれ制御されるNMOSトランジスタ(それぞれT15、T16と表示)により注入回路20i(電圧ViのポイントR)の出力に接続されている。
加えられた信号P1、P2は、動作中、2つのコンデンサC1、C2のいずれか1つのみが注入回路20iの出力に接続されるようになり、接続されたコンデンサ(例えば、C1)により、計数の持続時間に値の一時的な保存(または記憶)が可能になる。
該当する持続時間の経過後に、前に閉じられたトランジスタが開放され(当然、適切な制御による、例では信号P1による)、それによって関係するコンデンサが隔離され(例では、C1)、計数されたパルスの数を表す値を保存することができる。
次いで、注入回路20iの出力への他のコンデンサ(例では、C2)の接続を可能にするトランジスタを閉じ、前で言及されているように、信号RSTを使用するコマンドにより段の強制リセット動作(偶発的に、カウンターの他の段のリセット動作と同時発生する)を指令することが可能である。
このようにして、受信されたパルスの計数は、該当する他のトランジスタ(例では、C2)側の一時的記憶装置を使って再開する。この新しい計数期間には、以下で説明されるように、第1のコンデンサ(例では、C1)で保存された値をバス10に送信するという利点がある(読み出し信号L1、L2により制御されるフォロア回路を使用して、バス10へコンデンサに保存された値を読み出す)。
より具体的には、各コンデンサC1、C2は、ゲートで読み出し信号(それぞれL1、L2)を受信するPMOSトランジスタ(それぞれT17、T18と表示)を通して供給される差動ペアを介してバス10に接続されている。
より正確には、トランジスタT15にリンクされたコンデンサC1の端子は、PMOSトランジスタT21のゲートにも接続されており、そのソースは、PMOSトランジスタT22のソースに接続され(差動ペアを形成するため)、さらにトランジスタT17のドレインにも接続されている。トランジスタT22のゲートはさらに該当する同じトランジスタT22のドレインにも接続されている。
バス10はここで、それぞれトランジスタT17のソース(後で説明されるように列の最上部で電流のソースに接続するため)、トランジスタT21のドレイン、およびトランジスタT22のドレイン(後で説明されるように列の最下部で電流ミラーに接続するため)に接続された3つの配線101、102、103から形成されている。
同一の方法で、トランジスタT16にリンクされたコンデンサC2の端子は、PMOSトランジスタT19のゲートにも接続されており、そのソースは、PMOSトランジスタT20のソースに接続され(差動ペアを形成するため)、さらにトランジスタT18のドレインにも接続されている。トランジスタT20のゲートはさらに該当する同じトランジスタT20のドレインにも接続されている。
したがって、バス10の3つの配線101、102、103は、トランジスタT18のソース(列の最上部で電流のソースに接続するため)、トランジスタT19のドレイン、およびトランジスタT20のドレイン(列の最下部で電流ミラーに接続するため)に、それぞれ接続されている。
図4では、差動ペア30(トランジスタT21、T22)およびトランジスタT17(前に説明したとおりコンデンサC1に関連付けられている)、ならびに前部で簡単に言及したように、列の最上部および列の最下部でのコンポーネントへの接続を表している。簡略化するために、図4では、コンデンサC2に関連付けられているコンポーネント(T18、T19、T20)は表示されていない。しかしながら、列の最上部および最下部でのそれらの接続も、図3を参照して既に説明したものと同一の方法で行われる。
図4で既に明らかなように、読み出し信号L1を受信するトランジスタT17のソースは、バス10の配線101を介して、列の最上部30に位置し、電流ソースを形成する(ソースが供給電圧Vccに配置されていることのため)PMOSトランジスタT23のドレインに接続されている。
差動ペア34を形成するトランジスタT21、T22のドレイン関し、これらは、列最下部32に位置し、電流ミラーを形成するNMOSトランジスタT24、T25のドレインに、バス10の配線102、103によりそれぞれ接続され、トランジスタT24のドレインもトランジスタT24およびT25のゲートに接続され、これらのトランジスタT24、T25のソースは接地GNDに接続されている。
列の最上部30および列の最下部32のコンポーネント(T23、T24、T25)は、列のすべてのピクセルで共通である。したがって、列のピクセルのそれぞれで、バス10は、図4で表されたピクセルついて、ちょうど説明されたものと同一の方法で、これらのコンポーネントT23、T24、T25に接続される。
したがって、特定のピクセルに対してトランジスタT17を閉じると(読み出し信号L1で制御される閉鎖)、関係するピクセルの差動ペア34の接続(電流ソースと電流ミラーの間)、およびそれによって、トランジスタT22のゲートで、関係するピクセルのコンデンサC1より保存されているものに対応する値VSの読み出しを行えることがはっきり理解されることができる。
同様の方法で、コンデンサC2に保存されている値は、信号L2によって関連トランジスタT18を閉じることによって読み出される。
次いで、読み出された値が処理され、既に示したように、例えばデジタルに変換されることができる。
当然、前述の実施形態は、それに限定されることがない、本発明の実装形態の利用可能な単なる一例に過ぎない。
上部で提示した回路以外の回路も、特に、電荷注入、比較、およびリセット動作の機能を行うために使用されることが可能なはずである。
さらに、保存された電圧を最大値にリセットして、受信したそれぞれのパルスで該当する値をデクリメントすることによって、パルスを計数することも可能なはずである。
その上、CMOS技術を使用して作成された回路の例が説明されているが、他の技術による実装形態も当然、想定されることができるはずである。それらはバイポーラロジック、または説明されたトランジスタを補完するトランジスタを使用したもの(この場合、例えば、入力パルスがI2で対応するインバータの最上部に加えられるための装備が行われるはずである)などである。
回路を作成するための技術により、「薄いゲート」トランジスタが、例えば、最大電圧1.8Vで動作し、「厚いゲート」トランジスタが、例えば、3.3Vの電圧で動作することが可能な場合には、一般にリークがさらに少ない厚いゲートのトランジスタを使用することがさらに可能なはずである。電荷注入回路、リセットトランジスタTRおよびTRST、ならびに第1のインバータI1を作成するために、そのようなトランジスタが使用されることは利点となるはずである。
Claims (12)
- 少なくとも1つの段で、
電気的パルスを受信するようになされた入力(ei)と、
受信された各パルスで、逐次的なインクリメントまたはデクリメントによって、記憶電圧(Vi)を変更するための手段(20i)と、
記憶電圧(Vi)をリセットするための手段(TR)とを備える、アナログカウンターであって、
記憶電圧(Vi)を、超過情報(Si)を生成するようになされたしきい値(Vthreshold)と比較するための比較器(22i)と、
比較器からの超過情報(Si)および入力パルス(ei)を同時に検出する場合に、リセット手段(TR)を制御するようになされた制御手段(24i、I2)とを特徴する、アナログカウンター。 - 比較器(22i)が、後のリセット動作まで超過情報(Si)を維持するための手段を備える、請求項1に記載のアナログカウンター。
- 超過情報(Si)の生成につながった入力パルスの後のパルスの受信で、一意に超過情報(Si)および入力パルス(ei)の同時検出を可能にするための手段を備える、請求項1または2に記載のアナログカウンター。
- 比較器(22i)が、パルスの持続時間より長く、2つのパルスを分離する時間より短い応答時間を有する、請求項1から3のいずれか一項に記載のアナログカウンター。
- 記憶電圧(Vi)を強制的にしきい値(Vthreshold)より高いまたはより低い所定の電圧にするための、強制リセット信号(RST)により制御された手段(TRST)を備える、請求項1から4のいずれか一項に記載のアナログカウンター。
- 制御手段(24i、I2)がパルスを、パルスが超過情報および前記入力パルスの存在に左右される次段の入力に送信するようになされた、請求項1から5のいずれか一項に記載のアナログカウンター。
- 記憶電圧(Vi)を変更するための前記手段が電荷注入回路(20i)を備える、請求項1から6のいずれか一項に記載のアナログカウンター。
- 電荷注入回路(20i)が直列の3つのPMOSトランジスタ(T1、T2、T3)を備え、その2つが前記パルスの搬送信号および前記パルスの前記搬送信号を補完する信号をそれぞれゲートで受信する終端トランジスタ(T3、T1)である、請求項7に記載のアナログカウンター。
- 比較器(22i)が差動ペアを形成する2つのトランジスタ(T4、T5)を備え、それぞれがゲートで、記憶電圧(Vi)およびしきい値(Vthreshold)を受信し、そこで、超過情報(Si)により制御されたトランジスタ(TH)が、超過情報の存在でショートさせるために、しきい値(Vthreshold)を受信するトランジスタ(T5)と並列に接続される、請求項1から8のいずれか一項に記載のアナログカウンター。
- 制御手段(24i、I2)が入力として超過情報(Si)受信するインバータ(I2)を備え、そのバイアス端子が前記入力(ei)に接続されることを特徴とする、請求項1から9のいずれか一項に記載のアナログカウンター。
- 別のインバータ(I1)が比較器から受信された超過情報(Si)を形式化するようになされた、請求項10に記載のアナログカウンター。
- いくつかのピクセルを備えるイメージングデバイスであって、各ピクセルがパルスの電気的搬送信号を生成し、その周波数が該当するピクセルによって受信される放射線を表す測定手段、および請求項1から11のいずれか一項に記載のアナログカウンターを備え、電気的信号がカウンターの前記入力に加えられる、イメージングデバイス。
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Cited By (2)
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