TW201320102A - 非揮發性記憶體的寫入時序控制電路和控制方法 - Google Patents

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Abstract

一種非揮發性記憶體的寫入時序控制電路和控制方法，上述控制方法包括下列步驟：首先，監測非揮發性記憶體的至少一記憶單元在執行寫入操作時的阻態轉變，以輸出至少一控制訊號，上述記憶單元使用不同阻態儲存數值，並藉由一時序控制線控制輸入一寫入時序，然後根據一時脈訊號以及上述控制訊號產生上述寫入時序，而上述寫入時序是在時脈訊號的一週期開始時致能，在記憶單元完成阻態轉變時禁能，以縮短該記憶單元的寫入時間，進而達到省電的目的。

Description

非揮發性記憶體的寫入時序控制電路和控制方法
本揭露是有關於一種非揮發性記憶體(non-volatile memory)的寫入時序(write timing)控制電路和控制方法，特別是關於一種可控制電阻式記憶體寫入時間的控制電路及方法。
近年來可攜式電子產品的市場蓬勃發展，其以電池供給電能的方式，使得晶片之耗能決定了待機時間的長短，也使產品功耗成為判斷產品優劣十分關鍵的規格。電子產品愈趨複雜的功能以及龐大的資料數據，讓記憶體容量的需求增加，其占整個系統晶片之功耗比例也隨之上升。非揮發性記憶體具有不需電源便可維持儲存資料的特性，在可攜式電子產品的系統中不可或缺。
目前快閃記憶體(flash memory)為技術最為成熟的非揮發性記憶體產品，其單一記憶單元(memory cell)的面積小，在固定面積可達到較大記憶體容量。但其缺點為製程光罩複雜且與邏輯製程相容性低，無法整合成系統單晶片(SoC: system on chip)。快閃記憶體寫入操作速度較慢，且通常需要大於十伏特以上的寫入電壓，這些缺點使許多研究者皆致力於研發出新的非揮發性記憶體來取代快閃記憶體，使其具有高製程相容性和高速低電壓寫入操作。
電阻式記憶體(RRAM: resistive random-access memory)為一種新型態的非揮發性記憶體，可利用阻態的改變記憶或儲存數值，其與邏輯製程之相容性極佳，且寫入速度快，寫入電壓較低，符合可攜式電子產品的低功耗需求。
本揭露提出一種非揮發性記憶體的寫入時序控制電路，包括至少一記憶單元、至少一阻態監測單元和至少一寫入時序產生單元。記憶單元使用不同阻態儲存數值，藉由輸入一寫入時序至一時序控制線，以控制記憶單元的寫入時間。阻態監測單元連接記憶單元，監測記憶單元在執行寫入操作時的阻態轉變，以輸出至少一控制訊號。寫入時序產生單元連接阻態監測單元及時序控制線，根據一時脈訊號以及上述的控制訊號產生上述寫入時序。其中，上述寫入時序是在上述時脈訊號的一週期開始時致能(enable)時序控制線，在記憶單元完成阻態轉變時禁能(disable)時序控制線。
本揭露另提出一種非揮發性記憶體的寫入時序控制電路，包括至少一記憶單元、至少一複製記憶單元、至少一阻態監測單元和至少一寫入時序產生單元。記憶單元使用不同阻態儲存數值，並藉由輸入一寫入時序至一時序控制線，以控制記憶單元的寫入時間。複製記憶單元和上述記憶單元同步執行一寫入操作，複製記憶單元的構造和記憶單元相同。阻態監測單元連接複製記憶單元，監測複製記憶單元在執行寫入操作時的阻態轉變，以輸出至少一控制訊號。寫入時序產生單元連接阻態監測單元及時序控制線，根據一時脈訊號以及上述控制訊號產生寫入時序。其中，上述的寫入時序是在時脈訊號的一週期開始時致能時序控制線，在複製記憶單元完成阻態轉變時禁能時序控制線。
本揭露另提出對應上述寫入時序控制電路的一種寫入時序控制方法，包括下列步驟：首先，監測至少一記憶單元在執行一寫入操作時的阻態轉變，以輸出至少一控制訊號。上述記憶單元使用不同阻態儲存數值，並藉由輸入一寫入時序至一時序控制線，以控制記憶單元的寫入時間。然後，根據一時脈訊號以及上述的控制訊號產生上述寫入時序。上述寫入時序是在上述時脈訊號的一週期開始時致能時序控制線，在記憶單元完成阻態轉變時禁能時序控制線。
為讓本揭露之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A是依照本揭露寫入時序控制電路100的第一實施例示意圖。寫入時序控制電路100可用於任何一種利用阻態變化來儲存資料數值的非揮發性記憶體，例如電阻式記憶體、磁阻式記憶體(MRAM: magnetoresistive random-access memory、或相變式記憶體(PCM: phase change memory)。這種非揮發性記憶體的記憶單元以高阻態和低阻態來分別儲存1和0的數值資料。在執行寫入操作時，這種記憶單元會發生很明顯的電阻值變化，在電阻值變化的同時，可監測到明顯的寫入電流變化。寫入電流變化時，表示寫入操作所引起的阻態轉變已經完成，本揭露的寫入時序控制電路100就是利用這個原理縮短記憶單元的字元線(word line)和位元線(bit line)等時序控制線的開啟時間，以達到省電效果。
寫入時序控制電路100包括至少一阻態監測單元140、至少一寫入時序產生單元160、以及至少一記憶單元180。記憶單元180執行一寫入操作，藉由輸入一寫入時序WT至其時序控制線，以控制記憶單元180的寫入時間。該記憶單元180可以是一記憶陣列中的其中之一記憶單元。
阻態監測單元140連接記憶單元180及寫入時序產生單元160，藉由記憶單元180的寫入電流變化監測記憶單元180在執行寫入操作時的阻態轉變，以輸出至少一控制訊號CTL至寫入時序產生單元160。阻態監測單元140在記憶單元180由高阻態轉為低阻態時輸出一設定完成訊號，在記憶單元180由低阻態轉為高阻態時輸出一重置完成訊號。控制訊號CTL是由上述的該設定完成訊號或該重置完成訊號組成。
寫入時序產生單元160連接阻態監測單元140和記憶單元180的時序控制線。寫入時序產生單元160使用上述的設定完成訊號或重置完成訊號的其中之一，和控制上述寫入操作的時序的一時脈訊號進行預設的邏輯運算，以產生寫入時序WT。簡單的說，寫入時序產生單元160根據上述時脈訊號以及控制訊號CTL產生寫入時序WT。
寫入時序WT可用來禁能(關閉)記憶單元180的時序控制線以減少耗電。上述時序控制線可以是記憶單元180的字元線、位元線、或其他和寫入操作相關的控制線路。或者，上述時序控制線也可以同時包括該記憶單元180的字元線和位元線。
寫入時序產生單元160在上述時脈訊號的一個週期開始時致能(啟動)寫入時序WT，透過寫入時序WT致能時序控制線。寫入時序產生單元160在收到上述的設定完成訊號或重置完成訊號時，也就是在記憶單元180完成阻態轉變時，禁能(關閉)寫入時序WT，透過寫入時序WT禁能時序控制線。如此寫入時序產生單元160可在寫入操作完成時立即關閉時序控制線，以避免不必要的時序控制線開啟時間，減少電力消耗。
圖1B是依照本揭露寫入時序控制電路100的第二實施例示意圖。圖1B的寫入時序控制電路100更包括至少一複製記憶單元120，複製記憶單元120的構造和記憶單元180相同，而且複製記憶單元120和記憶單元180是同步執行寫入操作，該複製記憶單元120可以是不在記憶陣列中的一額外記憶單元，也可以是在記憶陣列中未使用的任一記憶單元。在此實施例中，記憶單元180是非揮發性記憶體之中真正用來執行寫入操作的記憶單元，而複製記憶單元120則是用來監測執行寫入操作時的阻態轉變。
阻態監測單元140連接複製記憶單元120及寫入時序產生單元160，藉由複製記憶單元120的寫入電流變化監測複製記憶單元120在執行寫入操作時的阻態轉變，以輸出控制訊號CTL。阻態監測單元140在複製記憶單元120由高阻態轉為低阻態時輸出設定完成訊號，在複製記憶單元120由低阻態轉為高阻態時輸出重置完成訊號。
寫入時序產生單元160在收到上述的設定完成訊號或重置完成訊號時，也就是在複製記憶單元120完成阻態轉變時，禁能寫入時序WT，透過寫入時序WT禁能記憶單元180的時序控制線。
圖1B的寫入時序控制電路100的其餘細節和圖1A的寫入時序控制電路100相同，不再贅述。
圖2是依照本揭露第二實施例的寫入時序控制電路100的示意圖。本實施例中，複製記憶單元120必須和記憶單元180同步執行寫入操作，所以複製記憶單元120的字元線Dummy_WL和真正執行寫入操作的記憶單元180的字元線必須同步開啟。
圖2的實施例中的複製記憶單元120和記憶單元180都可以是電阻式記憶體或磁阻式記憶體的記憶單元。如前所述，控制訊號CTL包括設定完成訊號CM_SET和重置完成訊號CM_RESET。阻態監測單元140包括一第一電流監測器(current monitor)242、一第二電流監測器248以及一第一電壓緩衝器(voltage buffer)244、一第二電壓緩衝器246。
其中，第一電壓緩衝器244連接複製記憶單元120的位元線端Dummy_BL，第一電流監測器242連接第一電壓緩衝器244及寫入時序產生單元160。第二電壓緩衝器246連接複製記憶單元120的源極線端Dummy_SL，第二電流監測器248連接第二電壓緩衝器246及寫入時序產生單元160。
第一電壓緩衝器244接收一設定電壓VSET，當寫入操作為一設定操作(SET)時，提供設定電壓VSET至複製記憶單元120的位元線端Dummy_BL，做為複製記憶單元120執行設定操作所使用的類比電壓。
當第一電壓緩衝器244提供設定電壓VSET至複製記憶單元120時，會有電流從位元線端Dummy_BL進入複製記憶單元120，這就是第一電流監測器242所監測的寫入電流。第一電流監測器242藉由內建的電流比較機制和上述寫入電流的變化，監測複製記憶單元120的阻態轉變，並在複製記憶單元120由高阻態轉為低阻態時輸出設定完成訊號CM_SET。
另一方面，第二電壓緩衝器246接收一重置電壓VRESET，當寫入操作為一重置操作(RESET)時，提供重置電壓VRESET至複製記憶單元120的源極線端Dummy_SL，做為複製記憶單元120執行重置操作所使用的類比電壓。
當第二電壓緩衝器246提供重置電壓VRESET至複製記憶單元120時，會有電流從源極線端Dummy_SL進入複製記憶單元120，這就是第二電流監測器248所監測的寫入電流。第二電流監測器248藉由內建的電流比較機制和上述寫入電流的變化，監測複製記憶單元120的阻態轉變，並在複製記憶單元120由低阻態轉為高阻態時輸出重置完成訊號CM_RESET。
圖3是依照本揭露的電流監測器和電壓緩衝器的實施例電路示意圖。在本實施例中，電流監測器330為上述的電流比較機制，而電壓緩衝器340為一電壓位移器(level shifter)。電流監測器320和電壓緩衝器340可耦接在複製記憶單元120的位元線端Dummy_BL，做為第一電流監測器242和第一電壓緩衝器244。此時電流監測器320上端接收的是設定電壓VSET，輸出的訊號CM_OUT就是設定完成訊號CM_SET，電壓緩衝器340的輸出電壓Vout提供至複製記憶單元120的位元線端Dummy_BL。
電流監測器320和電壓緩衝器340也可以耦接在複製記憶單元120的源極線端Dummy_SL，做為第二電流監測器248和第二電壓緩衝器246。此時電流監測器320上端接收的是重置電壓VRESET，輸出的訊號CM_OUT就是重置完成訊號CM_RESET，電壓緩衝器340的輸出電壓Vout提供至複製記憶單元120的源極線端Dummy_SL。
電壓緩衝器340的兩個輸入訊號IN和INB互為反相。若IN為0，則輸出電壓Vout為地線的0V，若IN為1，則輸出電壓Vout為電流監測器320上端所接收的設定電壓VSET或重置電壓VRESET。
電流監測器320的P通道金氧半場效電晶體(p-channel metal-oxide-semiconductor field-effect transistor，以下簡稱PMOS電晶體)P1監測進入複製記憶單元120的寫入電流。PMOS電晶體P1和P2組成電流鏡(current mirror)，因此上述寫入電流會複製到PMOS電晶體P2。偏壓(bias voltage)VB使N通道金氧半場效電晶體(n-channel metal-oxide-semiconductor field-effect transistor，以下簡稱NMOS電晶體)N1成為一個固定電流源，N1可以其他產生固定電流源之電路替代。
PMOS電晶體P2的寫入電流和NMOS電晶體N1的固定電流之間的大小差別可決定輸出訊號CM_OUT的電壓位準。當複製記憶單元120進入低阻態，PMOS電晶體P2的寫入電流會大於NMOS電晶體N1的固定電流，將輸出訊號CM_OUT上拉到邏輯1。
當複製記憶單元120進入高阻態，PMOS電晶體P2的寫入電流會小於NMOS電晶體N1的固定電流，將輸出訊號CM_OUT下拉到邏輯0。這就是電流監測器320內建的電流比較機制。藉此，電流監測器320可在複製記憶單元120的阻態轉變時發出訊號CM_OUT。
電壓緩衝器340的作用是在寫入操作時傳輸0V或VSET和VRESET其中之一至複製記憶單元120。雖然本實施例的電壓緩衝器340是電壓位移器，但是在其他實施例中可用單位增益緩衝器(unit gain buffer)或其他功能相同的電路取代。
圖3的電壓緩衝器340自電流監測器320接收設定電壓VSET或重置電壓VRESET。不過在其他實施例中可以如圖2所示，第一電壓緩衝器244和246可自其他電路接收設定電壓VSET和重置電壓VRESET，第一電流監測器242和248可以只監測寫入電流，而不提供寫入操作所需的電壓。
回到圖2，寫入時序產生單元160包括一第一反相器(inverter)262、一第一開關單元270、以及一第一及閘(AND gate)268。第一開關單元270包括一第一開關264和一第二開關266。第一反相器262連接第一電流監測器242，接收設定完成訊號CM_SET。第一開關單元270，藉由第一開關264接收反相後之設定完成訊號CM_SET，並藉由第二開關266接收重置完成訊號CM_RESET。第一及閘268包括兩個輸入端和一個輸出端，其中第一個輸入端接收時脈訊號CLK，第二個輸入端經由第一開關單元270選擇接收反相後的設定完成訊號CM_SET或接收重置完成訊號CM_RESET。第一及閘268的輸出端連接記憶單元180的時序控制線並輸出寫入時序WT至該記憶單元180。時脈訊號CLK控制上述寫入操作的時序。
圖4和圖5繪示複製記憶單元120和記憶單元180執行寫入操作時的訊號時序。當上述寫入操作是設定操作時，訊號時序如圖4所示，其中複製記憶單元120的位元線端Dummy_BL的電壓以實線繪示，源極線端Dummy_SL的電壓以虛線繪示，Iset是複製記憶單元120執行設定操作時的寫入電流，圖4繪示的是Iset的絕對值。
以下說明請一併參考圖2與圖3。當複製記憶單元120和記憶單元180執行設定操作時，第一開關264導通，第二開關266截止，使設定完成訊號CM_SET能傳輸至第一及閘268。第一電壓緩衝器244的輸入訊號IN為1，於是第一電壓緩衝器244輸出設定電壓VSET至複製記憶單元120的位元線端Dummy_BL。第二電壓緩衝器246的輸入訊號IN為0，於是第二電壓緩衝器246輸出0V至複製記憶單元120的源極線端Dummy_SL。
當設定操作完成時，複製記憶單元120自高阻態轉為低阻態，寫入電流Iset上升，第一電流監測器242發出自邏輯0上升為邏輯1的設定完成訊號CM_SET。設定完成訊號CM_SET通過第一反相器262成為訊號CM。第一及閘268使用時脈訊號CLK和訊號CM進行邏輯及運算而產生寫入時序WT。
如圖4所示，寫入時序WT在時脈訊號CLK的週期開始時致能，在寫入時序產生單元160收到設定完成訊號CM_SET時禁能。如此時序控制線不必等到時脈訊號CLK禁能時才關閉，可以在設定操作完成時提早關閉，以降低電力消耗。
當上述寫入操作是重置操作時，訊號時序則如圖5所示，其中複製記憶單元120的位元線端Dummy_BL的電壓以實線繪示，源極線端Dummy_SL的電壓以虛線繪示，Ireset是複製記憶單元120執行重置操作時的寫入電流，圖5繪示的是Ireset的絕對值。
當複製記憶單元120和記憶單元180執行重置操作時，第一開關264截止，第二開關266導通，使重置完成訊號CM_RESET能傳輸至第一及閘268。第二電壓緩衝器246的輸入訊號IN為1，於是第二電壓緩衝器246輸出重置電壓VRESET至複製記憶單元120的源極線端Dummy_SL。第一電壓緩衝器244的輸入訊號IN為0，於是第一電壓緩衝器244輸出0V至複製記憶單元120的位元線端Dummy_BL。
當重置操作完成時，複製記憶單元120自低阻態轉為高阻態，寫入電流Ireset下降，第二電流監測器248發出自邏輯1下降為邏輯0的重置完成訊號CM_RESET。重置完成訊號CM_RESET通過第二開關266成為訊號CM。第一及閘268使用時脈訊號CLK和訊號CM進行邏輯及運算而產生寫入時序WT。
如圖5所示，寫入時序WT在時脈訊號CLK的週期開始時致能，在寫入時序產生單元160收到重置完成訊號CM_RESET時禁能。如此時序控制線不必等到時脈訊號CLK禁能時才關閉，可以在重置操作完成時提早關閉，以降低電力消耗。
圖6是依照本揭露寫入時序控制電路100的第三實施例示意圖。本實施例的記憶單元180和複製記憶單元120都是相變式記憶體的記憶單元。同樣地，該複製記憶單元可以是該記憶單元本身，或者是與記憶單元構造相同的另外一記憶單元，由於相變式記憶體是單端操作，設定電壓VSET和重置電壓VRESET都是經由位元線端Dummy_BL輸入。
圖6的阻態監測單元140包括一選擇器642、一第三電流監測器644、以及一第三電壓緩衝器646。第三電壓緩衝器646連接選擇器642和複製記憶單元120。第三電流監測器644連接第三電壓緩衝器646和寫入時序產生單元160。
選擇器642選擇接收設定電壓VSET或重置電壓VRESET。當複製記憶單元120執行設定操作時，選擇器642將設定電壓VSET做為操作電壓VOP輸出。當複製記憶單元120執行重置操作時，選擇器642將重置電壓VRESET做為操作電壓VOP輸出。
第三電壓緩衝器646接收選擇器642輸出的設定電壓VSET或重置電壓VRESET，並將上述接收到的設定電壓VSET或重置電壓VRESET提供至複製記憶單元120的位元線端Dummy_BL，做為寫入操作所需的類比電壓。
第三電流監測器644藉由內建的電流比較機制和第三電壓緩衝器646提供操作電壓VOP至複製記憶單元120時的寫入電流變化，監測複製記憶單元120的阻態轉變。第三電流監測器644在複製記憶單元120由高阻態轉為低阻態時輸出設定完成訊號CM_SET，在複製記憶單元120由低阻態轉為高阻態時輸出重置完成訊號CM_RESET。
第三電流監測器644和第三電壓緩衝器646可分別使用圖3的電流監測器320和電壓緩衝器340。在此情況下，電流監測器320的最上端接收操作電壓VOP，輸出訊號CM_OUT在執行設定操作時連接到設定完成訊號CM_SET，在執行重置操作時則連接到重置完成訊號CM_RESET。
圖6的寫入時序產生單元160包括一第二反相器662、一第二開關單元670、以及一第二及閘668。第二開關單元670包括一第三開關664和一第四開關666。第二反相器662連接第三電流監測器644以接收設定完成訊號CM_SET。第二開關單元670藉由第三開關664接收反相後的設定完成訊號CM_SET，並藉由第四開關666接收重置完成訊號CM_RESET。第二及閘668包括兩個輸入端和一個輸出端，其中第一個輸入端接收時脈訊號CLK。第二個輸入端經由第二開關單元670選擇接收反相後的設定完成訊號CM_SET或接收重置完成訊號CM_RESET。第二及閘668的輸出端連接記憶單元180的時序控制線並輸出寫入時序WT。
複製記憶單元120執行設定操作時的訊號時序和圖4相同，執行重置操作時的訊號時序和圖5相同，只不過圖5的源極線端Dummy_SL和位元線端Dummy_BL要對調，細節就不贅述。
在圖1B、圖2和圖6的實施例中，阻態監測單元所監測的複製記憶單元都位於非揮發性記憶體的記憶陣列(memory array)之外，並非真正執行寫入操作的記憶單元。另一方面，圖7為本揭露寫入時序控制電路的第四實施例示意圖，在圖7的實施例中則不存在複製記憶單元，阻態監測單元直接監測記憶陣列中被選取以真正執行寫入操作的記憶單元，就如圖1A所示。
圖7的非揮發性記憶體700包括一記憶陣列740、複數控制位元線BL[0]至BL[k]的開關750、一第四電流監測器762、一第四電壓緩衝器764、一字元線解碼驅動器(word line decoding driver)766、一時序控制器(timing controller)768、以及一週邊電路770。
記憶陣列740和字元線解碼驅動器766可視為寫入時序控制電路100的一部分。記憶陣列740由複數記憶單元組成，連接有複數字元線WL[0]至WL[n]以及複數位元線BL[0]至BL[k]多個。每個記憶單元對應上述字元線其中之一以及上述位元線其中之一，例如記憶單元720對應字元線WL[0]以及位元線BL[1]。
第四電流監測器762和第四電壓緩衝器764相當於圖2的第一電流監測器242和第一電壓緩衝器244。第四電壓緩衝器764提供設定電壓VSET至記憶陣列740之中受選取以執行寫入操作的記憶單元，例如記憶單元720。第四電流監測器762則監測上述記憶單元的寫入電流，並且在記憶單元的阻態轉變時發出設定完成訊號CM_SET。非揮發性記憶體700另有一組電流監測器和電壓緩衝器，相當於圖2的第二電流監測器248和第二電壓緩衝器246，只是為了圖式簡潔並未繪示。
圖2的寫入時序產生單元160併入圖7的時序控制器768，產生寫入時序WT。字元線解碼驅動器766連接所有記憶單元的所有時序控制線，以解碼一記憶位址，並根據寫入時序WT開啟或關閉上述記憶位址所對應的時序控制線，以指定其中之一記憶單元的時序控制線執行寫入操作。
除了產生寫入時序WT以外，時序控制器768也控制非揮發性記憶體700的操作時序。週邊電路770負責其餘功能，例如接收來自主機(host)的命令，或因應上述命令輸出記憶陣列740所儲存的資料。
字元線驅動解碼器766根據寫入時序WT控制字元線WL[0]至WL[n]的開關，以開啟或關閉寫入操作的記憶位址所指定的字元線。寫入時序WT也可以用來控制其他時序控制線。舉例而言，記憶陣列740的每一個位元線都有一個對應的位元線選擇器750，例如位元線BL[1]對應位元線選擇器755。開啟或關閉一個位元線選擇器750可以開啟或關閉對應的位元線。在執行寫入操作時，只有被選取的記憶單元的位元線被開啟以傳輸寫入操作所需的電壓VSET或VRESET，其餘位元線一律關閉。
字元線驅動解碼器766也可以根據寫入時序WT控制位元線BL[0]至BL[k]的位元線選擇器，以開啟或關閉寫入操作的記憶位址所指定的位元線，達到省電功效。不只如此，寫入時序WT可透過時序控制器768，在寫入操作完成時關閉非揮發性記憶體700的任何一個或多個時序控制線，以降低電力消耗。
圖7的非揮發性記憶體700可以是電阻式記憶體或磁阻式記憶體。此外，也可以將圖7的非揮發性記憶體700改為相變式記憶體。
以上實施例的非揮發性記憶體的寫入時序控制電路僅使用一個複製記憶單元或一個記憶單元來監測寫入操作是否完成。在其他實施例中，也可以將單一的複製記憶單元或記憶單元改為其他可追蹤真實記憶單元是否已完成寫入操作的電路單元組合，例如串聯或並聯多個複製記憶單元或記憶單元所構成的組合。在此情況下，可為每一個受監測的複製記憶單元或記憶單元配置一組對應的阻態監測單元和寫入時序產生單元。或者，也可以只用一組阻態監測單元和寫入時序產生單元來監測上述的多個複製記憶單元或記憶單元。
本揭露除了提出上述的寫入時序控制電路以外，也提出對應的寫入時序控制方法。圖8是依照本揭露一實施例的一種非揮發性記憶體的寫入時序控制方法的流程示意圖。圖8的寫入時序控制方法可由上述的寫入時序控制電路執行，也可由其他控制裝置執行。
首先，監測非揮發性記憶體的至少一記憶單元在執行寫入操作時的阻態轉變，以輸出至少一個控制訊號(步驟820)。然後，根據時脈訊號以及控制訊號產生寫入時序(步驟840)。上述寫入時序是在時脈訊號的一個週期開始時致能時序控制線，在記憶單元完成阻態轉變時禁能時序控制線。此寫入時序控制方法的細節已在前面的多個實施例詳細說明，不再贅述。
綜上所述，本揭露的寫入時序控制電路和寫入時序控制方法可藉由寫入電流監測記憶單元是否已完成寫入操作，並且在寫入操作完成時立即關閉非揮發式記憶體中的時序控制線，以避免不必要的電力消耗，達到省電目的。
雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作些許之更動與潤飾，故本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．寫入時序控制電路
120．．．複製記憶單元
140．．．阻態監測單元
160．．．寫入時序產生單元
180．．．記憶單元
242．．．第一電流監測器
248．．．第一電流監測器
244．．．第二電壓緩衝器
246．．．第二電壓緩衝器
262．．．第一反相器
264．．．第一開關
266．．．第二開關
268．．．第一及閘
270．．．第一開關單元
320．．．電流監測器
340．．．電壓緩衝器
642．．．選擇器
644．．．第三電流監測器
646．．．第三電壓緩衝器
662．．．第二反相器
664．．．第三開關
666．．．第四開關
668．．．第二及閘
670．．．第二開關單元
700．．．非揮發性記憶體
720．．．記憶單元
740．．．記憶陣列
750、755．．．位元線選擇器
762．．．電流監測器
764．．．電壓緩衝器
766．．．字元線解碼驅動器
768．．．時序控制器
770．．．週邊電路
820、840．．．流程步驟
BL[0]~BL[k]．．．位元線
CLK．．．時脈訊號
CM、CMOUT．．．電路訊號
CM_RESET．．．重置完成訊號
CM_SET．．．設定完成訊號
CTL．．．控制訊號
Dummy_BL．．．記憶單元的位元線端
Dummy_SL．．．記憶單元的源極線端
Dummy_WL．．．記憶單元的字元線
IN、INB．．．電路訊號
Ireset、Iset．．．寫入電流
N1．．．NMOS電晶體
P1、P2．．．PMOS電晶體
VB．．．偏壓
VOP．．．操作電壓
Vout．．．輸出電壓
VRESET．．．重置電壓
VSET．．．設定電壓
WL[0]~WL[n]．．．字元線
WT．．．寫入時序
圖1A是依照本揭露寫入時序控制電路的第一實施例示意圖。
圖1B是依照本揭露寫入時序控制電路的第二實施例示意圖。
圖2是依照本揭露第二實施例的一種寫入時序控制電路的示意圖。
圖3是依照本揭露的電流監測器和電壓緩衝器的實施例電路示意圖。
圖4和圖5是依照本揭露寫入時序控制電路的訊號時序圖。
圖6是依照本揭露寫入時序控制電路的第三實施例示意圖。
圖7是依照本揭露寫入時序控制電路的第四實施例示意圖。
圖8是依照本揭露實施例的寫入時序控制方法的流程示意圖。
100．．．寫入時序控制電路
140．．．阻態監測單元
160．．．寫入時序產生單元
180．．．記憶單元
CTL．．．控制訊號
WT．．．寫入時序

Claims (31)

  1. 一種非揮發性記憶體的寫入時序控制電路，包括：至少一記憶單元，使用不同阻態儲存數值，藉由輸入一寫入時序至一時序控制線，以控制該記憶單元的寫入時間；至少一阻態監測單元，連接該記憶單元，監測該記憶單元在執行一寫入操作時的阻態轉變，以輸出至少一控制訊號；以及至少一寫入時序產生單元，連接該阻態監測單元及該時序控制線，根據一時脈訊號以及該控制訊號產生該寫入時序，其中該寫入時序是在該時脈訊號的一週期開始時致能該時序控制線，在該記憶單元完成阻態轉變時禁能該時序控制線。
  2. 如申請專利範圍第1項所述之非揮發性記憶體的寫入時序控制電路，其中更包括；一記憶陣列，由複數該記憶單元組成；以及一字元線解碼驅動器，連接該些記憶單元之複數該些時序控制線，以解碼一記憶位址，以指定其中之一記憶單元執行該寫入操作。
  3. 如申請專利範圍第1項所述之非揮發性記憶體的寫入時序控制電路，其中該控制訊號包括一設定完成訊號和一重置完成訊號，而且該阻態監測單元包括：一第一電壓緩衝器，連接該記憶單元之一位元線端，接收一設定電壓提供至該位元線端；一第一電流監測器，連接該第一電壓緩衝器及該寫入時序產生單元，藉由一電流比較機制監測該記憶單元在執行該寫入操作時的電流變化，以測知該記憶單元由高阻態轉為低阻態的阻態轉變，輸出該設定完成訊號；一第二電壓緩衝器，連接該記憶單元之一源極線端，接收一重置電壓提供至該源極線端；以及一第二電流監測器，連接該第二電壓緩衝器及該寫入時序產生單元，藉由一電流比較機制監測該記憶單元在執行該寫入操作時的電流變化，以測知該記憶單元由低阻態轉為高阻態的阻態轉變，輸出該重置完成訊號。
  4. 如申請專利範圍第3項所述之非揮發性記憶體的寫入時序控制電路，其中該記憶單元為電阻式記憶體或磁阻式記憶體的記憶單元。
  5. 如申請專利範圍第3項所述之非揮發性記憶體的寫入時序控制電路，其中該寫入時序產生單元使用該設定完成訊號或該重置完成訊號的其中之一和該時脈訊號進行邏輯運算以產生該寫入時序。
  6. 如申請專利範圍第5項所述之非揮發性記憶體的寫入時序控制電路，其中該寫入時序產生單元包括：一第一反相器，連接該第一電流監測器，接收該設定完成訊號；一第一開關單元，藉由一第一開關接收反相後之該設定完成訊號，及藉由一第二開關接收該重置完成訊號；以及一第一及閘，包括一第一輸入端、一第二輸入端及一輸出端，該第一輸入端接收該時脈訊號，該第二輸入端經該開關單元選擇接收反相後的該設定完成訊號或接收該重置完成訊號，該輸出端連接該時序控制線，並輸出該寫入時序。
  7. 如申請專利範圍第1項所述之非揮發性記憶體的寫入時序控制電路，其中該控制訊號包括一設定完成訊號和一重置完成訊號，而且該阻態監測單元包括：一選擇器，選擇接收一設定電壓或一重置電壓；一第三電壓緩衝器，連接該選擇器和該記憶單元，接收該選擇器輸出之該設定電壓或該重置電壓提供至該記憶單元的位元線端；以及一第三電流監測器，連接該第三電壓緩衝器和該寫入時序產生單元，藉由一電流比較機制監測該記憶單元執行該寫入操作時的電流變化，以測知該記憶單元由高阻態轉為低阻態時輸出該設定完成訊號，或測知該記憶單元由低阻態轉為高阻態時輸出該重置完成訊號。
  8. 如申請專利範圍第7項所述之非揮發性記憶體的寫入時序控制電路，其中該記憶單元為相變式記憶體的記憶單元。
  9. 如申請專利範圍第7項所述之非揮發性記憶體的寫入時序控制電路，其中該寫入時序產生單元包括：一第二反相器，連接該第三電流監測器，接收該設定完成訊號；一第二開關單元，藉由一第三開關接收反相後之該設定完成訊號，及藉由一第四開關接收該重置完成訊號；以及一第二及閘，包括一第一輸入端、一第二輸入端及一輸出端，該第一輸入端接收該時脈訊號，該第二輸入端經該開關單元選擇接收反相後的該設定完成訊號或接收該重置完成訊號，該輸出端連接該時序控制線，並輸出該寫入時序。
  10. 如申請專利範圍第7項所述之非揮發性記憶體的寫入時序控制電路，其中該第三電壓緩衝器為電壓位移器或單位增益緩衝器。
  11. 如申請專利範圍第1項所述之非揮發性記憶體的寫入時序控制電路，其中該時序控制線為該記憶單元的一字元線和/或一位元線。
  12. 一種非揮發性記憶體的寫入時序控制電路，包括：至少一記憶單元，使用不同阻態儲存數值，藉由輸入一寫入時序至一時序控制線，以控制該記憶單元的寫入時間；至少一複製記憶單元，構造和該記憶單元相同，與該記憶單元同步執行一寫入操作；至少一阻態監測單元，連接該複製記憶單元，監測該複製記憶單元在執行該寫入操作時的阻態轉變，以輸出至少一控制訊號；以及至少一寫入時序產生單元，連接該阻態監測單元及該時序控制線，根據一時脈訊號以及該控制訊號產生該寫入時序，其中該寫入時序是在該時脈訊號的一週期開始時致能該時序控制線，在該複製記憶單元完成阻態轉變時禁能該時序控制線。
  13. 如申請專利範圍第12項所述之非揮發性記憶體的寫入時序控制電路，其中更包括：一記憶陣列，由複數該記憶單元組成以及一字元線解碼驅動器，連接該些記憶單元之複數該些時序控制線，以解碼一記憶位址，以指定其中之一記憶單元執行該寫入操作。
  14. 如申請專利範圍第12項所述之非揮發性記憶體的寫入時序控制電路，其中該控制訊號包括一設定完成訊號和一重置完成訊號，而且該阻態監測單元包括：一第一電壓緩衝器，連接該複製記憶單元之一位元線端，接收一設定電壓提供至該位元線端；一第一電流監測器，連接該第一電壓緩衝器及該寫入時序產生單元，藉由一電流比較機制監測該記憶單元在執行該寫入操作時的電流變化，以測知該複製記憶單元由高阻態轉為低阻態的阻態轉變，輸出該設定完成訊號；一第二電壓緩衝器，連接該複製記憶單元之一源極線端，接收一重置電壓提供至該源極線端；以及一第二電流監測器，連接該第二電壓緩衝器及該寫入時序產生單元，藉由一電流比較機制監測該記憶單元在執行該寫入操作時的電流變化，以測知該複製記憶單元由低阻態轉為高阻態的阻態轉變，輸出該重置完成訊號。
  15. 如申請專利範圍第14項所述之非揮發性記憶體的寫入時序控制電路，其中該記憶單元和該複製記憶單元為電阻式記憶體或磁阻式記憶體的記憶單元。
  16. 如申請專利範圍第14項所述之非揮發性記憶體的寫入時序控制電路，其中該寫入時序產生單元使用該設定完成訊號和該重置完成訊號其中之一和該時脈訊號進行邏輯運算以產生該寫入時序。
  17. 如申請專利範圍第16項所述之非揮發性記憶體的寫入時序控制電路，其中該寫入時序產生單元包括：一第一反相器，連接該第一電流監測器，接收該設定完成訊號；一第一開關單元，藉由一第一開關接收反相後之該設定完成訊號，及藉由一第二開關接收該重置完成訊號；以及一第一及閘，包括一第一輸入端、一第二輸入端及一輸出端，該第一輸入端接收該時脈訊號，該第二輸入端經該開關單元選擇接收反相後的該設定完成訊號或接收該重置完成訊號，該輸出端連接該時序控制線，並輸出該寫入時序。
  18. 如申請專利範圍第12項所述之非揮發性記憶體的寫入時序控制電路，其中該控制訊號包括一設定完成訊號和一重置完成訊號，而且該阻態監測單元包括：一選擇器，選擇接收一設定電壓或一重置電壓，出；一第三電壓緩衝器，連接該選擇器和該複製記憶單元，接收選擇器輸出之該設定電壓或該重置電壓提供至該複製記憶單元的位元線端；以及一第三電流監測器，連接該第三電壓緩衝器和該寫入時序產生單元，藉由一電流比較機制監測該複製記憶單元執行該寫入操作時的電流變化，以測知該複製記憶單元由高阻態轉為低阻態時輸出該設定完成訊號，或測知該複製記憶單元由低阻態轉為高阻態時輸出該重置完成訊號。
  19. 如申請專利範圍第18項所述之非揮發性記憶體的寫入時序控制電路，其中該記憶單元和該複製記憶單元為相變式記憶體的記憶單元。
  20. 如申請專利範圍第18項所述之非揮發性記憶體的寫入時序控制電路，其中該寫入時序產生單元包括：一第二反相器，連接該第三電流監測器，接收該設定完成訊號；一第二開關單元，藉由一第三開關接收反相後之該設定完成訊號，及藉由一第四開關接收該重置完成訊號；以及一第二及閘，包括一第一輸入端、一第二輸入端及一輸出端，該第一輸入端接收該時脈訊號，該第二輸入端經該開關單元選擇接收反相後的該設定完成訊號或接收該重置完成訊號，該輸出端連接該時序控制線，並輸出該寫入時序。
  21. 如申請專利範圍第18項所述之非揮發性記憶體的寫入時序控制電路，其中該第三電壓緩衝器為電壓位移器或單位增益緩衝器。
  22. 如申請專利範圍第12項所述之非揮發性記憶體的寫入時序控制電路，其中該時序控制線為該記憶單元的一字元線和/或一位元線。
  23. 一種非揮發性記憶體的寫入時序控制方法，包括：監測至少一記憶單元在執行一寫入操作時的阻態轉變，以輸出至少一控制訊號，其中該記憶單元使用不同阻態儲存數值，並藉由輸入一寫入時序至一時序控制線，以控制該記憶單元的寫入時間；以及根據一時脈訊號以及該控制訊號產生該寫入時序，其中該寫入時序是在該時脈訊號的一週期開始時致能該時序控制線，在該記憶單元完成阻態轉變時禁能該時序控制線。
  24. 如申請專利範圍第23項所述之非揮發性記憶體的寫入時序控制方法，其中上述記憶單元可以為一複製記憶單元，其中該複製記憶單元的構造和該記憶單元相同。
  25. 如申請專利範圍第23項所述之非揮發性記憶體的寫入時序控制方法，其中上述記憶單元可為由複數記憶單元組成一記憶陣列，而且該監測該記憶單元的步驟前，更包括：解碼一記憶位址，以指定其中之一記憶單元的執行該寫入操作。
  26. 如申請專利範圍第23項所述之非揮發性記憶體的寫入時序控制方法，其中該監測該記憶元的步驟中，該控制訊號包括一設定完成訊號，而且更包括：接收一設定電壓提供至該記憶單元的位元線端；藉由一電流比較機制監測該記憶單元在執行該寫入操作時的電流變化，以測知該記憶單元由高阻態轉為低阻態的阻態轉變，輸出該設定完成訊號；
  27. 如申請專利範圍第23項所述之非揮發性記憶體的寫入時序控制方法，其中該監測該記憶元的步驟中，該控制訊號包括一重置完成訊號，而且更包括：接收一重置電壓提供至該記憶單元的源極線端；以及藉由一第二電流比較機制監測該記憶單元在執行該寫入操作時的電流變化，以測知該記憶單元由低阻態轉為高阻態的阻態轉變，輸出該重置完成訊號。
  28. 如申請專利範圍第23項所述之非揮發性記憶體的寫入時序控制方法，其中產生該寫入時序的步驟中包括：使用該設定完成訊號或該重置完成訊號的其中之一和該時脈訊號進行邏輯運算以產生該寫入時序。
  29. 如申請專利範圍第23項所述之非揮發性記憶體的寫入時序控制方法，其中該監測該記憶元的步驟中，該控制訊號包括一設定完成訊號，而且更包括：提供一設定電壓至該記憶單元的位元線端；藉由一電流比較機制監測該記憶單元執行該寫入操作時的電流變化，以測知該記憶單元由高阻態轉為低阻態時輸出該設定完成訊號。
  30. 如申請專利範圍第23項所述之非揮發性記憶體的寫入時序控制方法，其中該監測該記憶元的步驟中，該控制訊號包括一重置完成訊號，而且更包括：提供一重置電壓至該記憶單元的位元線端；藉由一電流比較機制監測該記憶單元執行該寫入操作時的電流變化，以測知該記憶單元由低阻態轉為高阻態時輸出該重置完成訊號。
  31. 如申請專利範圍第23項所述之非揮發性記憶體的寫入時序控制方法，其中該時序控制線包括該記憶單元的一字元線和/或一位元線。
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