TW201314871A - 半導體裝置及其製造方法 - Google Patents
半導體裝置及其製造方法 Download PDFInfo
- Publication number
- TW201314871A TW201314871A TW101119829A TW101119829A TW201314871A TW 201314871 A TW201314871 A TW 201314871A TW 101119829 A TW101119829 A TW 101119829A TW 101119829 A TW101119829 A TW 101119829A TW 201314871 A TW201314871 A TW 201314871A
- Authority
- TW
- Taiwan
- Prior art keywords
- region
- source
- drain
- impurity concentration
- annular
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 429
- 238000004519 manufacturing process Methods 0.000 title claims description 59
- 239000012535 impurity Substances 0.000 claims abstract description 631
- 239000007943 implant Substances 0.000 claims description 330
- 230000015572 biosynthetic process Effects 0.000 claims description 294
- 238000002513 implantation Methods 0.000 claims description 265
- 238000003860 storage Methods 0.000 claims description 233
- 239000000758 substrate Substances 0.000 claims description 230
- 238000000034 method Methods 0.000 claims description 191
- 238000002955 isolation Methods 0.000 claims description 78
- 230000008569 process Effects 0.000 claims description 57
- 230000003068 static effect Effects 0.000 claims description 17
- 239000013078 crystal Substances 0.000 claims description 8
- 230000005611 electricity Effects 0.000 claims description 3
- 239000008186 active pharmaceutical agent Substances 0.000 claims 1
- 238000010276 construction Methods 0.000 claims 1
- 125000001475 halogen functional group Chemical group 0.000 abstract description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 345
- 229910052751 metal Inorganic materials 0.000 description 255
- 239000002184 metal Substances 0.000 description 255
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 100
- 229910052796 boron Inorganic materials 0.000 description 81
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 71
- 229910052802 copper Inorganic materials 0.000 description 71
- 239000010949 copper Substances 0.000 description 71
- 101100198313 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RME1 gene Proteins 0.000 description 48
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 36
- 229910052698 phosphorus Inorganic materials 0.000 description 36
- 239000011574 phosphorus Substances 0.000 description 36
- 239000011229 interlayer Substances 0.000 description 34
- 229910052785 arsenic Inorganic materials 0.000 description 32
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 32
- 102100033697 DNA cross-link repair 1A protein Human genes 0.000 description 29
- 101000871548 Homo sapiens DNA cross-link repair 1A protein Proteins 0.000 description 29
- 229910052732 germanium Inorganic materials 0.000 description 29
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 29
- 238000005253 cladding Methods 0.000 description 25
- 230000000052 comparative effect Effects 0.000 description 21
- 230000012447 hatching Effects 0.000 description 20
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 18
- 230000004888 barrier function Effects 0.000 description 15
- 238000005530 etching Methods 0.000 description 13
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 11
- 229910001936 tantalum oxide Inorganic materials 0.000 description 11
- 239000010410 layer Substances 0.000 description 9
- 101000881131 Homo sapiens RNA/RNP complex-1-interacting phosphatase Proteins 0.000 description 8
- 102100037566 RNA/RNP complex-1-interacting phosphatase Human genes 0.000 description 8
- 125000006850 spacer group Chemical group 0.000 description 8
- 101100464170 Candida albicans (strain SC5314 / ATCC MYA-2876) PIR1 gene Proteins 0.000 description 7
- 101100464175 Candida albicans (strain SC5314 / ATCC MYA-2876) PIR32 gene Proteins 0.000 description 7
- 101150045321 PIR3 gene Proteins 0.000 description 7
- 101100060070 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CIS3 gene Proteins 0.000 description 7
- 101100231811 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) HSP150 gene Proteins 0.000 description 7
- 101100411643 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RAD5 gene Proteins 0.000 description 7
- 101100464174 Schizosaccharomyces pombe (strain 972 / ATCC 24843) pir2 gene Proteins 0.000 description 7
- 101150107032 eccCb1 gene Proteins 0.000 description 7
- 101100381850 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) BLM10 gene Proteins 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- XSOKHXFFCGXDJZ-UHFFFAOYSA-N telluride(2-) Chemical compound [Te-2] XSOKHXFFCGXDJZ-UHFFFAOYSA-N 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- NZIHMSYSZRFUQJ-UHFFFAOYSA-N 6-chloro-1h-benzimidazole-2-carboxylic acid Chemical compound C1=C(Cl)C=C2NC(C(=O)O)=NC2=C1 NZIHMSYSZRFUQJ-UHFFFAOYSA-N 0.000 description 2
- 101150043288 PIR5 gene Proteins 0.000 description 2
- 206010036790 Productive cough Diseases 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- BIXHRBFZLLFBFL-UHFFFAOYSA-N germanium nitride Chemical compound N#[Ge]N([Ge]#N)[Ge]#N BIXHRBFZLLFBFL-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 210000003802 sputum Anatomy 0.000 description 2
- 208000024794 sputum Diseases 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical group [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 208000005189 Embolism Diseases 0.000 description 1
- 229910052691 Erbium Inorganic materials 0.000 description 1
- MWPLVEDNUUSJAV-UHFFFAOYSA-N anthracene Natural products C1=CC=CC2=CC3=CC=CC=C3C=C21 MWPLVEDNUUSJAV-UHFFFAOYSA-N 0.000 description 1
- 125000005577 anthracene group Chemical group 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 238000006880 cross-coupling reaction Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- UYAHIZSMUZPPFV-UHFFFAOYSA-N erbium Chemical compound [Er] UYAHIZSMUZPPFV-UHFFFAOYSA-N 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- SCCCLDWUZODEKG-UHFFFAOYSA-N germanide Chemical compound [GeH3-] SCCCLDWUZODEKG-UHFFFAOYSA-N 0.000 description 1
- 229910001507 metal halide Inorganic materials 0.000 description 1
- 150000005309 metal halides Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 1
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 1
- 230000001568 sexual effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Ceramic Engineering (AREA)
- Toxicology (AREA)
- Chemical & Material Sciences (AREA)
- Health & Medical Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Engineering & Computer Science (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本發明旨在提供一種半導體裝置及其製造方法，其中於SRAM記憶胞內存取閘電極(AG1)正下方區域中，形成環狀區域(AHS)俾鄰接源極/汲極區域(SDS)，形成環狀區域(AHB)俾鄰接源極/汲極區域(SDB)。於驅動閘電極(DG1)正下方區域中，形成環狀區域(DHS)俾鄰接源極/汲極區域(SDS)，形成環狀區域(DHE)俾鄰接源極/汲極區域(SDE)。設定環狀區域(AHS)之雜質濃度高於環狀區域(AHB)之雜質濃度，環狀區域(DHS)之雜質濃度高於環狀區域(DHE)之雜質濃度。環狀區域(AHB)之雜質濃度與環狀區域(DHE)之雜質濃度不同。
Description
本發明係關於半導體裝置及其製造方法，特別是關於包含SRAM記憶胞之半導體裝置，與如此半導體裝置之製造方法。
半導體裝置一形態中，有稱為SOC(System On Chip)之半導體裝置。此種半導體裝置中，於1個晶片內搭載有複數邏輯電路及記憶胞等。在此，說明關於作為如此之半導體裝置記憶胞，適用SRAM(Static Random Access Memory)之半導體裝置。
SRAM記憶胞藉由使2個反相器交叉耦合之正反器與2個存取電晶體構成。正反器中設有交叉耦合之2個存儲節點。2個存儲節點中，存在有設定成一方存儲節點之電位為高位準，另一方存儲節點電位為低位準之雙穩定狀態。只要施加既定電源電位，即可保持該狀態，該狀態作為資訊記憶為「1」或「0」。
一般具有6個電晶體之SRAM記憶胞中，在存儲節點與接地電位之間連接驅動電晶體，在存儲節點與電源電位之間連接負載電晶體。且在存儲節點與位元線之間連接存取電晶體。經由存取電晶體寫入並讀取資料。
為確保讀取邊限，讀取資料時吾人要求提高存取電晶體之臨限值電壓，提高相對於存取電晶體之電流驅動電晶體之電流比(β比)。另一方面，為確保寫入邊限，寫入資料時吾人要求降低存取電晶體之臨限值電壓，提高相對於負載電晶體之電流存取電晶體之電流比(γ比)。
作為因應如此之要求之存取電晶體，在非專利文獻1或是非專利文獻2所記載之SRAM記憶胞中，有人提倡為調整臨限值電壓，1對環狀(Halo)區域之雜質濃度非對稱之存取電晶體。亦即，有人提倡1對環狀(Halo)區域中，連接存儲節點側環狀區域之雜質濃度高於連接位元線側環狀區域之雜質濃度之存取電晶體。又，所謂環狀區域係經微細化之電晶體中，為抑制短通道效應而形成之雜質區域。且形成環狀區域之離子植入亦稱口袋植入。另一方面，非專利文獻3中，有人提倡用來抑制構成SRAM之電晶體臨限值電壓差異之佈局。
【非專利文獻1】 Jae-Joon Kim, Aditya Bansal, Rahul Rao, Shih-Hsien Lo, and Ching-Te Chuang, “Relaxing Conflict Between Read Stability and Writability in 6T SRAM Cell Using Asymmetric Transistors”, IEEE ELECTRON DEVICE LETTERS, VOL.30, NO.8, AUGUST 2009.
【非專利文獻2】 Koji Nii et al., “A 0.5V 100MHz PD-SOI SRAM with Enhanced Read Stability and Write Margin by Asymmetric MOSFET and Forward Body Bias”, Solid-State Circuits Conference Digest of Technical Papers(ISSCC), Feb. 2010, pp.356-357.
【非專利文獻3】 Shigeki Ohbayashi et al., “A 65-nm SoC Embedded 6T-SRAM Designed for Manufacturability With Read and Write Operation Stabilizing Circuits”, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.42, No.4, APRIL 2007, pp.820-829.
然而，上述具有存取電晶體之SRAM中，有如下之問題點。
環狀區域除存取電晶體外，亦形成於驅動電晶體或負載電晶體。分別形成於驅動電晶體及負載電晶體之1對環狀區域之雜質濃度相同(對稱)。作為存取電晶體與驅動電晶體形成NMIS(N channel type metal Insulator Semiconductor)電晶體，其環狀區域形成為p型雜質區域。另一方面，作為負載電晶體形成PMIS(P channel type metal Insulator Semiconductor)電晶體，其環狀區域形成為n型雜質區域。
在上述SRAM(記憶胞)中，於各存取電晶體、驅動電晶體及負載電晶體，為分別形成雜質濃度相同之1對環狀區域，作為植入遮罩形成3個光阻遮罩。又，於存取電晶體，為使1對環狀區域中一方環狀區域之雜質濃度高於另一方環狀區域之雜質濃度，作為植入遮罩，更形成1個光阻遮罩。如此，具有習知之SRAM之半導體裝置中，為形成係SRAM記憶胞之各電晶體環狀區域，至少需4個植入遮罩。
為改善具有習知之SRAM之半導體裝置，本發明之目的在於提供一種半導體裝置及其製造方法，以實現減少植入遮罩。
依本發明一實施形態之半導體裝置具有靜態隨機存取記憶體，其特徵在於包含存儲節點、位元線對、接地配線、第1元件形成區域及第2元件形成區域、存取電晶體與驅動電晶體。存儲節點包含記憶資料之第1存儲節點及第2存儲節點。位元線對輸入輸出資料。對接地配線施加接地電位。於半導體基板主表面中之既定區域藉由元件分離絕緣膜分別界定第1元件形成區域及第2元件形成區域。存取電晶體包含：第1導電型第1源極/汲極區域及第2源極/汲極區域，形成於第1
元件形成區域，相互保持距離；以及存取閘電極，位在由第1源極/汲極區域與第2源極/汲極區域所包夾之區域上。
驅動電晶體包含：第1導電型第3源極/汲極區域及第4源極/汲極區域，形成於第1元件形成區域，相互保持距離；以及驅動閘電極，位在由第3源極/汲極區域與第4源極/汲極區域所包夾之區域上。
存取電晶體包含具有第1雜質濃度之第2導電型第1環狀區域，與具有第2雜質濃度之第2導電型第2環狀區域。形成第1環狀區域，俾於存取閘電極正下方區域，鄰接電性連接位元線對既定位元線之第1源極/汲極區域。形成第2環狀區域，俾於存取閘電極正下方區域，鄰接電性連接存儲節點之第2源極/汲極區域。驅動電晶體包含具有第3雜質濃度之第2導電型第3環狀區域，與具有第4雜質濃度之第2導電型第4環狀區域。形成第3環狀區域，俾於驅動閘電極正下方區域，鄰接電性連接存儲節點之第3源極/汲極區域。形成第4環狀區域，俾於驅動閘電極正下方區域，鄰接電性連接接地配線之第4源極/汲極區域。設定第2雜質濃度高於第1雜質濃度。設定第3雜質濃度高於第4雜質濃度。設定第1雜質濃度與第4雜質濃度不同(請求項1)。
依本發明另一實施形態之半導體裝置具有靜態隨機存取記憶體，其特徵在於包含存儲節點、第1位元線對及第2位元線對、接地配線、第1元件形成區域及第2元件形成區域、第1存取電晶體、驅動電晶體與第2存取電晶體。存儲節點包含記憶資料之第1存儲節點及第2存儲節點。第1位元線對及第2位元線對分別輸入輸出資料。對接地配線施加接地電位。於半導體基板主表面中之既定區域藉由元件分離絕緣膜分別界定第1元件形成區域及第2元件形成區域。第1存取電晶體包含：第1導電型第1源極/汲極區域及第2源極/汲極區域，形成於第1
元件形成區域，相互保持距離；以及第1存取閘電極，位在由第1源極/汲極區域與第2源極/汲極區域所包夾之區域上。
驅動電晶體包含：第1導電型第3源極/汲極區域及第4源極/汲極，形成於第1元件形成區域，相互保持距離；以及驅動閘電極，位在由第3源極/汲極區域與第4源極/汲極所包夾之區域上。
第2存取電晶體包含：第1導電型第5源極/汲極及第6源極/汲極，形成於第1元件形成區域，相互保持距離；以及第2存取閘電極，位在由第5源極/汲極與第6源極/汲極所包夾之區域上。
第1存取電晶體包含具有第1雜質濃度之第2導電型第1環狀區域，與具有第2雜質濃度之第2導電型第2環狀區域。形成第1環狀區域，俾於第1存取閘電極正下方區域，鄰接電性連接第1位元線對既定位元線之第1源極/汲極區域。形成第2環狀區域，俾於第1存取閘電極正下方區域，鄰接電性連接存儲節點之第2源極/汲極區域。驅動電晶體包含具有第3雜質濃度之第2導電型第3環狀區域，與具有第4雜質濃度之第2導電型第4環狀區域。形成第3環狀區域，俾於驅動閘電極正下方區域，鄰接電性連接存儲節點之第3源極/汲極區域。形成第4環狀區域，俾於驅動閘電極正下方區域，鄰接電性連接接地配線之第4源極/汲極。第2存取電晶體包含具有第5雜質濃度之第2導電型第5環狀區域，與具有第6雜質濃度之第2導電型第6環狀區域。形成第5環狀區域，俾於第2存取閘電極正下方區域，鄰接電性連接第2位元線對既定位元線之第5源極/汲極。形成第6環狀區域，俾於第2存取閘電極正下方區域，鄰接電性連接存儲節點之第6源極/汲極。設定第2雜質濃度高於第1雜質濃度。設定第3雜質濃度高於第4雜質濃度。設定第1雜質濃度與第4雜質濃度不同。設定第5雜質濃度低於第6雜質濃度(請求項4)。
依本發明又一實施形態之半導體裝置具有靜態隨機存取記憶體，其特徵在於包含存儲節點、第1位元線對及第2位元線對、接地配線、第1元件形成區域及第2元件形成區域、第1存取電晶體、第1驅動電晶體、第2存取電晶體與第2驅動電晶體。存儲節點包含記憶資料之第1存儲節點及第2存儲節點。第1位元線對及第2位元線對分別輸入輸出資料。對接地配線施加接地電位。於半導體基板主表面中之既定區域藉由元件分離絕緣膜分別界定第1元件形成區域及第2元件形成區域。第1存取電晶體包含：第1導電型第1源極/汲極區域及第2源極/汲極區域，形成於第1元件形成區域，相互保持距離；以及第1存取閘電極，位在由第1源極/汲極區域與第2源極/汲極區域所包夾之區域上。
第1驅動電晶體包含：第1導電型第3源極/汲極區域及第4源極/汲極，形成於第1元件形成區域，相互保持距離；以及第1驅動閘電極，位在由第3源極/汲極區域與第4源極/汲極所包夾之區域上。
第2存取電晶體包含：第1導電型第5源極/汲極及第6源極/汲極，形成於第1元件形成區域，相互保持距離；以及第2存取閘電極，位在由第5源極/汲極與第6源極/汲極所包夾之區域上。
第2驅動電晶體包含：第1導電型第7源極/汲極及第8源極/汲極，形成於第1元件形成區域，相互保持距離；以及第2驅動閘電極，位在由第7源極/汲極與第8源極/汲極所包夾之區域上。
第1存取電晶體包含具有第1雜質濃度之第2導電型第1環狀區域，與具有第2雜質濃度之第2導電型第2環狀區域。形成第1環狀
區域，俾於第1存取閘電極正下方區域，鄰接電性連接第1位元線對既定位元線之第1源極/汲極區域。形成第2環狀區域，俾於存取閘電極正下方區域，鄰接電性連接存儲節點之第2源極/汲極區域。第1驅動電晶體包含具有第3雜質濃度之第2導電型第3環狀區域，與具有第4雜質濃度之第2導電型第4環狀區域。形成第3環狀區域，俾於第1驅動閘電極正下方區域，鄰接電性連接存儲節點之第3源極/汲極區域。形成第4環狀區域，俾於第1驅動閘電極正下方區域，鄰接電性連接接地配線之第4源極/汲極。第2存取電晶體包含具有第5雜質濃度之第2導電型第5環狀區域，與具有第6雜質濃度之第2導電型第6環狀區域。形成第5環狀區域，俾於第2存取閘電極正下方區域，鄰接電性連接第2位元線對既定位元線之第5源極/汲極。形成第6環狀區域，俾於第2存取閘電極正下方區域，鄰接電性連接存儲節點之第6源極/汲極。第2驅動電晶體包含具有第7雜質濃度之第2導電型第7環狀區域，與具有第8雜質濃度之第2導電型第8環狀區域。形成第7環狀區域，俾於第2驅動閘電極正下方區域，鄰接電性連接存儲節點之第7源極/汲極。形成第8環狀區域，俾於第2驅動閘電極正下方區域，鄰接電性連接接地配線之第8源極/汲極。設定第2雜質濃度高於第1雜質濃度。設定第3雜質濃度高於第4雜質濃度。設定第1雜質濃度與第4雜質濃度不同。設定第5雜質濃度低於第6雜質濃度。設定第7雜質濃度高於第8雜質濃度(請求項8)。
依本發明再一實施形態之半導體裝置具有靜態隨機存取記憶體，其特徵在於包含存儲節點、第1位元線對、讀取位元線、接地配線、第1元件形成區域及第2元件形成區域、第1存取電晶體、第1驅動電晶體、第2驅動電晶體與第2存取電晶體。存儲節點包含記憶資料之第1存儲節點及第2存儲節點。第1位元線對輸入輸出資料。讀取位元線輸出資料。對接地配線施加接地電位。於半導體基板主表面中之既定區域藉由元件分離絕緣膜分別界定第1元件形成區域及第2元件形成區域。第1存取電晶體包含：
第1導電型第1源極/汲極區域及第2源極/汲極區域，形成於第1元件形成區域，相互保持距離；以及第1存取閘電極，位在由第1源極/汲極區域與第2源極/汲極區域所包夾之區域上。
第1驅動電晶體包含：第1導電型第3源極/汲極區域及第4源極/汲極，形成於第1元件形成區域，相互保持距離；以及第1驅動閘電極，位在由第3源極/汲極區域與第4源極/汲極所包夾之區域上。
第2驅動電晶體包含：第1導電型第5源極/汲極及第6源極/汲極，形成於第1元件形成區域，相互保持距離；以及第2驅動閘電極，位在由第5源極/汲極與第6源極/汲極所包夾之區域上。
第2存取電晶體包含：第1導電型第7源極/汲極及第8源極/汲極，形成於第1元件形成區域，相互保持距離；以及第2存取閘電極，位在由第7源極/汲極與第8源極/汲極所包夾之區域上。
第1存取電晶體包含具有第1雜質濃度之第2導電型第1環狀區域，與具有第2雜質濃度之第2導電型第2環狀區域。形成第1環狀區域，俾於第1存取閘電極正下方區域，鄰接電性連接第1位元線對既定位元線之第1源極/汲極區域。形成第2環狀區域，俾於第1存取閘電極正下方區域，鄰接電性連接存儲節點之第2源極/汲極區域。第1驅動電晶體包含具有第3雜質濃度之第2導電型第3環狀區域，與具有第4雜質濃度之第2導電型第4環狀區域。形成第3環狀區域，俾於第1驅動閘電極正下方區域，鄰接電性連接存儲節點之第3源極/汲極區域。形成第4環狀區域，俾於第1驅動閘電極正下方區域，鄰接電性連接接地配線之第4源極/汲極。第2驅動電晶體包含具有第5雜質濃度之第2導電型第5環狀區域，與具有第6雜質濃
度之第2導電型第6環狀區域。形成第5環狀區域，俾於第2驅動閘電極正下方區域，鄰接電性連接接地配線之第5源極/汲極。形成第6環狀區域，俾於第2驅動閘電極正下方區域，鄰接電性連接存儲節點之第6源極/汲極。第2存取電晶體包含具有第7雜質濃度之第2導電型第7環狀區域，與具有第8雜質濃度之第2導電型第8環狀區域。形成第7環狀區域，俾於第2存取閘電極正下方區域，鄰接電性連接存儲節點之第7源極/汲極。形成第8環狀區域，俾於第2存取閘電極正下方區域，鄰接電性連接讀取位元線之第8源極/汲極。設定第2雜質濃度高於第1雜質濃度。設定第3雜質濃度高於第4雜質濃度。設定第1雜質濃度與第4雜質濃度不同。設定第5雜質濃度與第6雜質濃度相同。設定第7雜質濃度與第8雜質濃度相同(請求項10)。
依本發明再一實施形態之半導體裝置具有靜態隨機存取記憶體，其特徵在於包含存儲節點、位元線對、接地配線、第1元件形成區域及第2元件形成區域、存取電晶體與驅動電晶體。存儲節點包含記憶資料之第1存儲節點及第2存儲節點。位元線對輸入輸出資料。對接地配線施加接地電位。於半導體基板主表面中之既定區域藉由元件分離絕緣膜分別界定第1元件形成區域及第2元件形成區域。存取電晶體包含：第1導電型第1源極/汲極區域及第2源極/汲極區域，形成於第1元件形成區域，相互保持距離；以及存取閘電極，在由第1源極/汲極區域與第2源極/汲極區域包夾之區域上，沿第1方向設置。
驅動電晶體包含：第1導電型第3源極/汲極區域及第4源極/汲極，形成於第1元件形成區域，相互保持距離；以及驅動閘電極，在由第3源極/汲極區域與第4源極/汲極包夾之區域上，沿與第1方向交叉之第2方向設置。
存取電晶體包含具有第1雜質濃度之第2導電型第1環狀區
域，與具有第2雜質濃度之第2導電型第2環狀區域。形成第1環狀區域，俾於存取閘電極正下方區域，鄰接電性連接位元線對既定位元線之第1源極/汲極區域。形成第2環狀區域，俾於存取閘電極正下方區域，鄰接電性連接存儲節點之第2源極/汲極區域。驅動電晶體包含具有第3雜質濃度之第2導電型第3環狀區域，與具有第4雜質濃度之第2導電型第4環狀區域。形成第3環狀區域，俾於驅動閘電極正下方區域，鄰接電性連接存儲節點之第3源極/汲極區域。形成第4環狀區域，俾於驅動閘電極正下方區域，鄰接電性連接接地配線之第4源極/汲極。設定第2雜質濃度高於第1雜質濃度。設定第3雜質濃度與第4雜質濃度相同。設定第3雜質濃度及第4雜質濃度與第1雜質濃度相同，或低於第1雜質濃度(請求項11)。
依本發明再一實施形態之半導體裝置之製造方法中，該半導體裝置具有靜態隨機存取記憶體，該半導體裝置之製造方法包含以下程序。藉由於半導體基板主表面形成元件分離絕緣膜，分別將應形成第1導電型電晶體之第1元件形成區域及應形成第2導電型電晶體之第2元件形成區域加以界定。在由第1元件形成區域中，相互保持距離，且會形成電性連接位元線對既定位元線之第1源極/汲極區域之第1區域，與會形成電性連接存儲節點之第2源極/汲極區域之第2區域之間所包夾之區域上，形成存取閘構造，並在由相互保持距離，且會形成電性連接存儲節點之第3源極/汲極區域之第3區域，與會形成電性連接接地配線之第4源極/汲極區域之第4區域之間所包夾之區域上，形成驅動閘構造。形成第1環狀植入遮罩，以使存取閘構造中，位於第2區域側之第1側面露出，並使第2區域、驅動閘構造、第3區域及第4區域露出，包覆存取閘構造中，位於第1區域側之第2側面、第1區域及第2元件形成區域。隔著第1環狀植入遮罩，針對露出之半導體基板區域，以自垂直於主表面之方向傾斜之角度，將第2導電型第1雜質加以植入。形成第2環狀植入遮罩，以使驅動閘構造
中，位於第3區域側之第1側面露出，並使第3區域、存取閘構造、第1區域及第2區域露出，包覆驅動閘構造中，位於第4區域側之第2側面、第4區域及第2元件形成區域。隔著第2環狀植入遮罩，針對露出之半導體基板區域，以自垂直於主表面之方向傾斜之角度，將第2導電型第2雜質加以植入。藉由植入第1導電型雜質，形成第1源極/汲極區域、第2源極/汲極區域、第3源極/汲極區域及第4源極/汲極區域。植入第2導電型第1雜質，植入第2導電型第2雜質，形成第1源極/汲極區域~第4源極/汲極區域，藉此於存取閘構造正下方區域中，形成具有第1雜質濃度之第2導電型第1環狀區域，俾鄰接第1源極/汲極區域，且形成具有高於第1雜質濃度之第2雜質濃度之第2導電型第2環狀區域，俾鄰接第2源極/汲極區域。且於驅動閘構造正下方區域，形成具有第3雜質濃度之第2導電型第3環狀區域，俾鄰接第3源極/汲極區域，且形成具有低於第3雜質濃度，與第1雜質濃度不同之第4雜質濃度之第2導電型第4環狀區域，俾鄰接第4源極/汲極區域(請求項12)。
依本發明再一實施形態之半導體裝置之製造方法中，該半導體裝置具有靜態隨機存取記憶體，該半導體裝置之製造方法包含以下程序。藉由於半導體基板主表面形成元件分離絕緣膜，分別將應形成第1導電型電晶體之第1元件形成區域及應形成第2導電型電晶體之第2元件形成區域加以界定。在由第1元件形成區域中，相互保持距離，且會形成電性連接第1位元線對既定位元線之第1源極/汲極區域之第1區域，與會形成電性連接存儲節點之第2源極/汲極區域之第2區域之間所包夾之區域上，形成第1存取閘構造。在由相互保持距離，且會形成電性連接存儲節點之第3源極/汲極區域之第3區域，與會形成電性連接接地配線之第4源極/汲極區域之第4區域之間所包夾之區域上，形成第1驅動閘構造。在由相互保持距離，且會形成電性連接與第1位元線對不同之第2位元線對既定位元線之第5源極/汲極區域之第5區
域，與會形成電性連接存儲節點之第6源極/汲極區域之第6區域之間所包夾之區域上，形成第2存取閘構造。形成第1環狀植入遮罩，以使第1存取閘構造中，位於第2區域側之第1側面、第2區域、第1驅動閘構造、第3區域、第4區域、第2存取閘構造中，位於第6區域側之第1側面及第6區域露出，包覆第1存取閘構造中，位於第1區域側之第2側面、第1區域、第2存取閘構造中，位於第5區域側之第2側面、第5區域及第2元件形成區域。隔著第1環狀植入遮罩，針對露出之半導體基板區域，以自垂直於主表面之方向傾斜之角度，將第2導電型第1雜質加以植入。形成第2環狀植入遮罩，以使第1驅動閘構造中，位於第3區域側之第1側面、第3區域、第1存取閘構造、第1區域、第2區域、第2存取閘構造、第5區域、第6區域露出，包覆第1驅動閘構造中，位於第4區域側之第2側面、第4區域及第2元件形成區域。隔著第2環狀植入遮罩，針對露出之半導體基板區域，以自垂直於主表面之方向傾斜之角度，將第2導電型第2雜質加以植入。藉由植入第1導電型雜質，形成第1源極/汲極區域、第2源極/汲極區域、第3源極/汲極區域、第4源極/汲極區域、第5源極/汲極區域及第6源極/汲極區域。植入第2導電型第1雜質，植入第2導電型第2雜質，形成第1源極/汲極區域~第6源極/汲極區域，藉此於第1存取閘構造正下方區域中，形成具有第1雜質濃度之第2導電型第1環狀區域，俾鄰接第1源極/汲極區域，並形成具有高於第1雜質濃度之第2雜質濃度之第2導電型第2環狀區域，俾鄰接第2源極/汲極區域。且於第1驅動閘構造正下方區域中，形成具有第3雜質濃度之第2導電型第3環狀區域，俾鄰接第3源極/汲極區域，並形成具有低於第3雜質濃度，與第1雜質濃度不同之第4雜質濃度之第2導電型第4環狀區域，俾鄰接第4源極/汲極區域。且於第2存取閘構造正下方區域中，形成具有第5雜質濃度之第2導電型第5環狀區域，俾鄰接第5源極/汲極區域，並形成具有高於第5雜質濃度之第6雜質濃度之第2導電型第6環狀區域，俾鄰接第6源極/汲極區域(請求項15)。
依本發明再一實施形態之半導體裝置之製造方法中，該半導體裝置具有靜態隨機存取記憶體，該半導體裝置之製造方法包含以下程序。藉由於半導體基板主表面形成元件分離絕緣膜，分別將應形成第1導電型電晶體之第1元件形成區域及應形成第2導電型電晶體之第2元件形成區域加以界定。在由第1元件形成區域中，相互保持距離，且會形成電性連接位元線對既定位元線之第1源極/汲極區域之第1區域，與會形成電性連接存儲節點之第2源極/汲極區域之第2區域之間所包夾之區域上，沿第1方向形成存取閘構造。在由相互保持距離，且會形成電性連接存儲節點之第3源極/汲極區域之第3區域，與會形成電性連接接地配線之第4源極/汲極區域之第4區域之間所包夾之區域上，沿與第1方向交叉之第2方向形成驅動閘構造。形成第1環狀植入遮罩，其具有使存取閘構造中，位於第2區域側之第1側面、第2區域、驅動閘構造中，位於第3區域側之第1側面及第3區域露出之開口部，包覆存取閘構造中，位於第1區域側之第2側面、第1區域、驅動閘構造中，位於第4區域側之第2側面、第4區域及第2元件形成區域。隔著第1環狀植入遮罩，針對於開口部露出之半導體基板區域，以自垂直於主表面之方向傾斜之角度，自第1方向之一方與另一方，及第2方向之一方與另一方，分別植入第2導電型第1雜質。形成第2環狀植入遮罩，以使存取閘構造、第1區域、第2區域、驅動閘構造、第3區域及第4區域露出，包覆第2元件形成區域。隔著第2環狀植入遮罩，針對露出之半導體基板區域，以自垂直於主表面之方向傾斜之角度，自第1方向之一方與另一方，及第2方向之一方與另一方，分別植入第2導電型第2雜質。藉由植入第1導電型雜質，形成第1源極/汲極區域、第2源極/汲極區域、第3源極/汲極區域及第4源極/汲極區域。植入第2導電型第1雜質，植入第2導電型第2雜質，形成第1源極/汲極區域~第4源極/汲極區域，藉此於存取閘構造正下方區域中，形成具有第1雜質濃度之第2導電型第1環狀區域，俾鄰接
第1源極/汲極區域，並形成具有高於第1雜質濃度之第2雜質濃度之第2導電型第2環狀區域，俾鄰接第2源極/汲極區域。且於驅動閘構造正下方區域中，形成具有第3雜質濃度之第2導電型第3環狀區域，俾鄰接第3源極/汲極區域，並形成具有低於第3雜質濃度之第4雜質濃度之第2導電型第4環狀區域，俾鄰接第4源極/汲極區域(請求項21)。
按照依本發明各實施形態之半導體裝置，可減少用來形成包含第1環狀區域~第4環狀區域之環狀區域之遮罩。且可提升讀取邊限與寫入邊限雙方。
按照依本發明各實施形態之半導體裝置製造方法，可減少用來形成包含第1環狀區域~第4環狀區域之環狀區域之遮罩。
首先，說明關於作為記憶胞適用SRAM且稱為SOC之半導體裝置一例。如圖1所示，半導體裝置SCD中，將微控制單元、類比數位轉換器、數位類比轉換器、匯流排控制器等分別實現特定功能之複數邏輯電路LC、連接數個該邏輯電路，暫時記憶資料之SRAM部SR等搭載於1個晶片。形成IO區域IO，俾包圍邏輯電路LC及SRAM部SR。如圖2所示，SRAM部SR包含具有呈矩陣狀配置之複數記憶胞之SRAM記憶胞陣列MA、X解碼器XD、Y解碼器YD、讀出放大器SA、寫入驅動器WD及主控制電路MC。
其次，說明關於SRAM記憶胞之等價電路。如圖3所示，SRAM記憶胞藉由使2個反相器交叉耦合之正反器，與2個存取電晶體AT1、AT2構成。正反器中設有使其交叉耦合之2個存儲節點SN、
/SN。存取電晶體AT1、AT2連接在存儲節點SN、/SN與位元線BL、/BL之間。存取電晶體AT1、AT2之閘連接字元線WL。
正反器中，在存儲節點SN、/SN與接地配線(VSS)之間連接驅動電晶體DT1、DT2。且在存儲節點SN、/SN與電源配線(VDD)之間連接負載電晶體LT1、LT2。驅動電晶體DT1之閘、負載電晶體LT1之閘及存儲節點/SN相互電性連接。且驅動電晶體DT2之閘、負載電晶體LT2之閘及存儲節點SN相互電性連接。
讀取及寫入資料前，位元線BL、/BL皆被預充至H位準。例如，分別於存儲節點SN、/SN記憶H位準、L位準之記憶胞中，讀取資料時，導通之驅動電晶體DT2將由位元線/BL蓄能之電荷經由存取電晶體AT2取出，降低位元線/BL之電位。未圖示之讀出放大器偵測位元線/BL電壓降低。且改寫同記憶胞資料時，進行未圖示之寫入驅動器經由蓄能為H位準之位元線BL及存取電晶體AT1將由存儲節點N1蓄能之電荷取出之動作。
本半導體裝置各複數SRAM記憶胞中，設定於存取電晶體AT1、AT2，分別形成之1對環狀區域HR內，鄰接連接存儲節點SN、/SN之源極/汲極區域之環狀區域AHS之雜質濃度高於鄰接連接位元線BL、/BL之源極/汲極區域之環狀區域AHB之雜質濃度。且設定於驅動電晶體DT1、DT2，分別形成之1對環狀區域HR內，鄰接連接存儲節點SN、/SN之源極/汲極區域之環狀區域DHS之雜質濃度高於鄰接連接接地配線(VSS)之源極/汲極區域之環狀區域DHE之雜質濃度。且環狀區域AHB之雜質濃度與環狀區域DHE之雜質濃度設定為不同雜質濃度，在此，設定環狀區域DHE之雜質濃度低於環狀區域AHB之雜質濃度。
其次，說明關於SRAM記憶胞之構造。圖4係顯示構成SRAM胞陣列記憶胞之電晶體及連接該電晶體之接觸件佈局之俯視圖。
此俯視圖中，由虛線包圍之區域分別構成一個SRAM記憶胞。各SRAM記憶胞之電晶體及接觸件與其鄰接之記憶胞呈鏡面對稱配置。代表性的SRAM記憶胞MA1包含存取電晶體AT1、AT2、驅動電晶體DT1、DT2及負載電晶體LT1、LT2。
半導體基板SUB之主表面中，以元件分離絕緣膜形成元件分離區域ISR，藉此界定相互電性分離之元件形成區域FRN、FRP。元件形成區域FRN形成於NMIS區域RN。於元件形成區域FRN，作為n通道型MIS電晶體，形成存取電晶體AT1、AT2與驅動電晶體DT1、DT2。元件形成區域FRP形成於PMIS區域RP。於元件形成區域FRP，作為p通道型MIS電晶體，形成負載電晶體LT1、LT1。
形成存取電晶體AT1、AT2之存取閘電極AG1、AG2，與驅動電晶體DT1、DT2之驅動閘電極DG1、DG2，俾穿越元件形成區域FRN。形成負載電晶體LT1、LT2之負載閘電極LG1、LG2，俾穿越元件形成區域FRP。且形成存取閘電極AG1、AG2、驅動閘電極DG1、DG2及負載閘電極LG1、LG2，俾皆沿一方向延伸。
圖5係沿通過圖4中相互鄰接之SRAM記憶胞MA1、MA2之驅動電晶體DT1、存取電晶體AT1之剖面線V-V之剖面圖。如圖5所示，在由形成有電性連接存儲節點(接觸件SNC)之n型源極/汲極區域SDS之區域S，與形成有電性連接位元線(接觸件BLC)之n型源極/汲極區域SDB之區域B包夾之區域上，形成存取電晶體AT1之存取閘電極AG1。在存取閘電極AG1正下方區域，作為p型環狀區域HR，形成環狀區域AHS，俾鄰接源極/汲極區域SDS，且形成環狀區域AHB，鄰接源極/汲極區域SDB。
且在由形成有電性連接接地配線(接觸件VSSC)之n型源極/汲極區域SDE之區域E，與形成有電性連接存儲節點(接觸件SNC)之n型源極/汲極區域SDS之區域S包夾之區域上，形成驅動電晶體DT1
之驅動閘電極DG1。在驅動閘電極DG1正下方區域，作為p型環狀區域HR，形成環狀區域DHS，俾鄰接源極/汲極區域SDS，且形成環狀區域DHE，俾鄰接源極/汲極區域SDE。
各源極/汲極區域SD中，自其表面橫跨既定深度形成延伸區域ER，且形成金屬矽化物膜SCL。形成矽氮化膜等應力襯層膜SL，俾包覆存取閘電極AG1及驅動閘電極DG1等。形成矽氧化膜(例如TEOS(Tetra Ethyl Ortho Silicate)膜)等層間絕緣膜IL1，俾包覆該應力襯層膜SL。形成穿通層間絕緣膜IL1及應力襯層膜SL而電性連接金屬矽化物膜SCL(源極/汲極區域SD)之栓塞PG。栓塞PG包含TiN膜等阻障金屬膜BA1與鎢膜TL1。
電性連接位於源極/汲極區域SDE之金屬矽化物膜SCL之栓塞PG構成接觸件VSSC。且電性連接位於源極/汲極區域SDS之金屬矽化物膜SCL之栓塞PG構成接觸件SNC(或存儲節點)。又，電性連接位於源極/汲極區域SDB之金屬矽化物膜SCL之栓塞PG構成接觸件BLC。
在層間絕緣膜IL1上形成矽氮化膜等蝕刻阻擋膜ES，俾包覆栓塞PG。在該蝕刻阻擋膜ES上形成矽氧化膜等層間絕緣膜IL2。形成穿通層間絕緣膜IL2及蝕刻阻擋膜ES而電性連接栓塞PG之銅配線CW1。銅配線CW1包含TaN膜等阻障金屬膜BA2與銅膜CL1，構成第1金屬配線。圖5中雖未圖示，但在第1金屬配線更上層尚形成有多層金屬配線。
其次，說明關於電性連接各電晶體之多層配線構造。圖6係顯示電晶體與第1金屬配線連接構造之俯視圖。圖7係顯示第1金屬配線與第2金屬配線連接構造之俯視圖。圖8係顯示第2金屬配線與第3金屬配線連接構造之俯視圖。圖6~圖8雖顯示針對1個記憶胞之多層配線構造，但其鄰接之SRAM記憶胞上的多層配線構造與圖6~
圖8呈鏡面對稱而形成配線圖案，故主要說明關於SRAM記憶胞MA1。
存取電晶體AT1之1對源極/汲極區域SD之一方(源極/汲極區域SDB)經由接觸件BLC(栓塞PG)、第1金屬配線BLM1(銅配線CW1)及穿孔BLV1，電性連接作為位元線BL之第2金屬配線BLM2。存取電晶體AT1之1對源極/汲極區域SD之另一方(源極/汲極區域SDS)經由接觸件SNC(栓塞PG)、第1金屬配線SNM1(銅配線CW1)及接觸件LGC，分別電性連接負載電晶體LT1之1對源極/汲極區域之一方、負載電晶體LT2之負載閘電極LG2與驅動電晶體DT2之驅動閘電極DG2。
且存取電晶體AT1之1對源極/汲極區域之另一方(源極/汲極區域SDS)電性連接驅動電晶體DT1之1對源極/汲極區域之一方(源極/汲極區域SDS)。存取電晶體AT1之存取閘電極AG1經由接觸件WLC(栓塞PG)、第1金屬配線WLM1(銅配線CW1)、穿孔BLV1、第2金屬配線WLM2及穿孔WLV2，電性連接作為字元線WL之第3金屬配線WLM3。
驅動電晶體DT1之1對源極/汲極區域之另一方(源極/汲極區域SDE)經由接觸件VSSC(栓塞PG)、第1金屬配線VSSM1(銅配線CW1)、穿孔VSSV1、第2金屬配線VSSM2及穿孔VSSV2，電性連接賦予接地電位，作為接地配線VSS之第3金屬配線VSSM3。負載電晶體LT1之1對源極/汲極區域之另一方經由接觸件VDDC、第1金屬配線VDDM1(銅配線CW1)及穿孔VDDV1，電性連接作為電源配線VDD之第2金屬配線VDDM2。
存取電晶體AT2之1對源極/汲極區域之一方經由接觸件/BLC(栓塞PG)、第1金屬配線/BLM1(銅配線CW1)及穿孔/BLV1，電性連接作為位元線/BL之第2金屬配線/BLM2。存取電晶體AT2
之1對源極/汲極區域之另一方經由接觸件/SCN(栓塞PG)、第1金屬配線/SNM1及接觸件/LGC，分別電性連接負載電晶體LT2之1對源極/汲極區域之一方、負載電晶體LT1之負載閘電極LG1與驅動電晶體DT1之驅動閘電極DG1。且存取電晶體AT2之1對源極/汲極區域之另一方電性連接驅動電晶體DT2之1對源極/汲極區域之一方。
存取電晶體AT2之存取閘電極AG2經由接觸件WLC、第1金屬配線WLM1(銅配線CW1)、穿孔WLV1、第2金屬配線WLM2及穿孔WLV2，電性連接作為字元線WL之第3金屬配線WLM3。驅動電晶體DT2之1對源極/汲極區域之另一方經由接觸件VSSC(栓塞PG)、第1配線VSSM1(銅配線CW1)、穿孔VSSV1、第2金屬配線VSSM2及穿孔VSSV2，電性連接賦予接地電位，作為接地配線VSS之第3金屬配線VSSM3。負載電晶體LT2之1對源極/汲極區域之另一方經由接觸件VDDC、第1金屬配線VDDM1(銅配線CW1)及穿孔VDDV1，電性連接賦予電源電位，作為電源配線Vdd之第2金屬配線VDDM2。
如此，SRAM記憶胞MA1中，接觸件WLC連接字元線WL。接觸件VSSC連接接地配線VSS。接觸件VDDC連接電源配線VDD。接觸件BLC連接位元線BL，接觸件/BLC連接位元線/BL。且接觸件SNC構成存儲節點SN，接觸件/SNC構成存儲節點/SN。
且鄰接SRAM記憶胞MA1之SRAM記憶胞MA2中，接觸件SNC構成SRAM記憶胞MA2之存儲節點SN。接觸件VSSC連接接地配線VSS。連接位元線BL之接觸件BLC由SRAM記憶胞MA1與SRAM記憶胞MA2共有。
其次，詳細說明關於存取電晶體之構造。又，作為剖面構造，顯示對應圖4所示之剖面線V-V沿剖面線之剖面構造。如圖9所示，形成為穿越元件形成區域FRN(參照圖4)之存取電晶體AT1(AT2)之
存取閘電極AG1以在SiON等界面層(Inter Layer)SF上堆疊分別含有La之HfO2、HfSiON等，具有既定介電常數之High-k膜HK、TiN等具有既定工作函數之金屬膜ML及多晶矽膜PS之態樣形成，在多晶矽膜PS表面更形成鎳矽化物等金屬矽化物膜SCL。
在存取閘電極AG1(AG2)兩側面上，形成例如矽氮化膜等補償間隙壁OS。在該補償間隙壁OS上，形成矽氧化膜SO與矽氮化膜SNI所構成之側壁間隙壁SW。
包夾存取閘電極AG1(AG2)，與存取閘電極AG1(AG1)延伸之方向正交(閘長方向)之一方元件形成區域部分中，形成環狀區域AHS、延伸區域ER、源極/汲極區域SD及金屬矽化物膜SCL。另一方面，與存取閘電極AG1(AG1)延伸之方向正交之另一方元件形成區域部分中，形成環狀區域AHB、延伸區域ER、源極/汲極區域SD及金屬矽化物膜SCL。
如圖9所示，環狀區域AHS、AHB處於分別鄰接一對源極/汲極區域SD相互對向之部分之區域，自側壁間隙壁SW正下方區域起到達存取閘電極AG1(AG2)正下方區域而形成。環狀區域HR之雜質濃度為1×1018/cm3~1×1019/cm3等級，而在本半導體裝置中，設定環狀區域AHS之雜質濃度高於環狀區域AHB之雜質濃度。
圖10顯示環狀區域之雜質濃度分布。橫軸顯示自存取閘電極AG1(AG2)側面下端部半導體基板表面部分起之深度(箭頭F1、F2)，縱軸顯示P型雜質之雜質濃度。環狀區域AHS、AHB中，於存取閘電極AG1(AG2)側面下端部半導體基板表面部分內，環狀區域AHS之雜質濃度高於環狀區域AHB之雜質濃度。且分別自表面起於既定深度f1、f2開始出現雜質濃度峰(極大值)。環狀區域AHS之雜質濃度峰高於環狀區域AHB之雜質濃度峰，於環狀區域AHS約為6×1018/cm3，於環狀區域AHB約為5×1018/cm3。又，SRAM記
憶胞延伸區域ER(參照圖5、圖9)之雜質濃度為5×1020/cm3~1×1021/cm3，源極/汲極區域SD(參照圖5、圖9)之雜質濃度約為5×1021/cm3。
如上述，本半導體裝置中，作為環狀區域，除形成於存取閘電極AG1、AG2正下方區域之環狀區域AHS、AHB外，尚有形成於驅動閘電極DG1正下方區域之環狀區域DHS、DHE(參照圖5)。環狀區域DHS、DHE中，設定環狀區域DHS之雜質濃度高於環狀區域DHE之雜質濃度。且設定環狀區域DHS之雜質濃度高於環狀區域AHB之雜質濃度，設定環狀區域DHE之雜質濃度低於環狀區域AHB之雜質濃度。如後述，本半導體裝置中，環狀區域AHS、AHB、DHS、DHE各雜質濃度有其高低關係，藉此可提高讀取邊限及寫入邊限雙方。
其次，說明關於上述半導體裝置製造方法。半導體裝置中，除SRAM電路外雖亦包含邏輯電路等，但在此，以形成SRAM記憶胞之存取電晶體及驅動電晶體之方法為中心說明之。
首先，於半導體基板SUB之主表面藉由元件分離絕緣膜形成元件分離區域ISR，藉此界定相互電性分離之元件形成區域FRN、FRP(參照圖4)。其次，如圖11所示，於元件形成區域FRN形成p井PW。其次，以在半導體基板SUB表面上使界面層SF介在，堆疊具有既定介電常數之High-k膜HK、具有既定工作函數之金屬膜ML及多晶矽膜PS之態樣形成會成為存取閘電極AG1之閘構造G，與會成為驅動閘電極DG1之閘構造G。其次，在半導體基板SUB上形成例如矽氮化膜(未經圖示)，俾包覆閘構造G。其次，藉由對該矽氮化膜施行異向性蝕刻，於閘構造G兩側面形成補償間隙壁OS。
其次，如圖12及圖13所示，藉由施行既定照相雕刻處理，形成用來形成環狀區域，會成為植入遮罩之光阻遮罩RMH1(植入遮
罩A)。形成光阻遮罩RMH1，俾於SRAM記憶胞區域MA1(參照圖4)，依開口圖案使會成為存取閘電極AG1(AG2)之閘構造G中，位於形成電性連接存儲節點之源極/汲極區域之區域S側之側面、該區域S、會成為驅動閘電極DG1(DG2)之閘構造G與形成電性連接接地配線之源極/汲極區域之區域E露出。
另一方面，形成光阻遮罩RMH1，俾包覆會成為存取閘電極AG1之閘構造G中，位於形成電性連接位元線之源極/汲極區域之區域B側之側面與該區域B。
且形成光阻遮罩RMH1，俾於SRAM記憶胞MA2(參照圖4)，依開口圖案使會成為存取閘電極AG1(AG2)之閘構造G中，位於配置有形成電性連接存儲節點之源極/汲極區域之區域S之一側之側面、該區域S、會成為驅動閘電極DG1(DG2)之閘構造G與形成有電性連接接地配線之源極/汲極區域之區域E露出。
亦即，橫跨相互鄰接之2個SRAM記憶胞MA1、MA2等形成光阻遮罩RMH1各開口部，使自一方SRAM記憶胞MA1會成為存取閘電極之閘構造G中，位於區域S側之側面，至另一方SRAM記憶胞MA2會成為存取閘電極之閘構造G中，位於區域S側之側面止之區域連續露出。
另一方面，形成光阻遮罩RMH1，俾包覆自SRAM記憶胞MA1會成為存取閘電極之閘構造G中，位於區域B側之側面起，至SRAM記憶胞MA2會成為存取閘電極之閘構造中，位於區域B側之側面止之區域，並包覆PMIS區域RP。
其次，如圖14所示，以光阻遮罩RMH1為植入遮罩，自與閘構造G延伸之方向大致正交之一方起，朝相對於垂直於半導體基板SUB主表面之方向傾斜(θ=約7度)地植入例如硼，藉此於露出之p
井PW區域形成p型雜質區域PIR1。其次，如圖15所示，同樣以光阻遮罩RMH1為植入遮罩，自和與閘構造G延伸之方向大致正交之一方相反方向之另一方起，相對於垂直於半導體基板SUB主表面之方向傾斜(θ=約7度)地植入硼，藉此於露出之p井PW區域形成p型雜質區域PIR2(環狀植入A)。又，圖14所示程序之植入與圖15所示程序之植入中，以相同植入量及相同植入能量植入硼。
其次，如圖16所示，去除光阻遮罩RMH1。此時，元件形成區域FRN中之區域B內，不形成雜質區域。其次，如圖17所示，藉由施行既定照相雕刻處理，形成用來形成環狀區域，會成為植入遮罩之光阻遮罩RMH2(植入遮罩B)。
形成光阻遮罩RMH2，俾於一個SRAM記憶胞區域，依開口圖案使會成為驅動閘電極DG1(DG2)之閘構造G中，位於配置有形成電性連接存儲節點之源極/汲極區域之區域S之一側之側面、該區域S、會成為存取閘電極AG1(AG2)之閘構造G與形成電性連接位元線之源極/汲極區域之區域B露出。
另一方面，形成光阻遮罩RMH2，俾包覆會成為驅動閘電極DG1之閘構造G中，位於配置形成有電性連接接地配線之源極/汲極區域之區域E之一側之側面、該區域E與元件形成區域FRP。
其次，如圖18所示，以光阻遮罩RMH2為植入遮罩，自與閘構造G延伸之方向大致正交之一方起，相對於垂直於半導體基板SUB主表面之方向傾斜(θ=約7度)地植入例如硼，藉此於露出之區域p井PW區域形成p型雜質區域PIR3。其次，如圖19所示，同樣以光阻遮罩RMH2為植入遮罩，自和與閘構造G延伸之方向大致正交之一方相反方向之另一方起，相對於垂直於半導體基板SUB主表面之方向傾斜(θ=約7度)地植入硼，藉此於露出之p井PW區域形成p型雜質區域PIR4(環狀植入B)。又，圖18所示程序之植入與圖19所
示程序之植入中，以相同植入量及相同植入能量植入硼。
環狀植入A(圖14及圖15)與環狀植入B(圖18及圖19)中，在此，設定植入條件為環狀植入B之植入量高於環狀植入A之植入量，俾環狀區域(AHB)之雜質濃度高於環狀區域(DHE)之雜質濃度。又，作為環狀植入之植入量，只要植入量可使環狀區域(AHB)之雜質濃度與環狀區域(DHE)之雜質濃度不同即可，亦可設定植入條件，俾環狀植入B之植入量低於環狀植入A之植入量。
如此，如圖20所示，區域B中，形成p型雜質區域PIR3、PIR4，區域E中，形成p型雜質區域PIR1、PIR2，區域S中，形成p型雜質區域PIR1、PIR2、PIR3、PIR4。p型雜質區域PIR1、PIR2、PIR3、PIR4之一部分會成為環狀區域。
其次，如圖21所示，形成使NMIS區域RN露出，包覆PMIS區域RP之光阻遮罩RME1(植入遮罩C)。其次，如圖22所示，以該光阻遮罩RME1為植入遮罩，自大致垂直於半導體基板SUB主表面之方向朝半導體基板SUB內植入例如磷或砷，藉此自露出之p井PW區域表面橫跨既定深度形成延伸區域ER(延伸植入)。其後，去除光阻遮罩RME1。又，延伸植入亦可在環狀植入A及環狀植入B前進行。
其次，如圖23所示，形成包覆NMIS區域RN，使PMIS區域RP露出之光阻遮罩RME2(植入遮罩D)。其次，與於元件形成區域FRN形成會成為環狀區域之p型雜質區域PIR1、PIR2、PIR3、PIR4之程序相同，以光阻遮罩RME2為植入遮罩，自垂直於半導體基板SUB主表面之方向起朝露出之半導體基板SUB內植入磷或砷，藉此於元件形成區域FRP形成環狀區域(未經圖示)。其次，自垂直於半導體基板SUB主表面之方向起朝半導體基板SUB內植入硼，藉此形成延伸區域(未經圖示)。其後，去除光阻遮罩RME2。
其次，依序形成例如矽氧化膜與矽氮化膜(未經圖示)，俾包覆閘構造G(存取閘電極AG1、AG2、驅動閘電極DG1、DG2等)。其次，藉由對該矽氧化膜與矽氮化膜施行異向性蝕刻，如圖24所示，在閘構造G兩側面上，形成矽氧化膜SO與矽氮化膜SNI所構成之側壁間隙壁SW。
其次，如圖25所示，形成使NMIS區域RN露出，包覆PMIS區域RP之光阻遮罩RMSD1。其次，如圖26所示，以光阻遮罩RMSD1(圖25)及側壁間隙壁SW等為植入遮罩，自垂直於半導體基板SUB主表面之方向起朝半導體基板SUB內植入磷或砷，藉此自露出之p井PW區域表面橫跨既定深度形成源極/汲極區域SD。其後，去除光阻遮罩RMSD1。
其次，如圖27所示，形成包覆NMIS區域RN，使PMIS區域RP露出之光阻遮罩RMSD2。其次，以光阻遮罩RMSD2及側壁間隙壁SW等為植入遮罩，自垂直於半導體基板SUB主表面之方向起朝半導體基板SUB內植入硼，藉此自露出之元件形成區域FRP表面起橫跨既定深度形成源極/汲極區域(未經圖示)。其後，去除光阻遮罩RMSD2。
其次，如圖28所示，藉由施行既定退火處理，使經植入之雜質熱擴散，藉此使源極/汲極區域SD、延伸區域ER及環狀區域HR活化。此時，因雜質熱擴散，源極/汲極區域SD、延伸區域ER及環狀區域HR沿橫方向與縱(深度)方向擴散。
其次，如圖29所示，藉由自行對準金屬矽化程序，在露出之源極/汲極區域SD及存取閘電極AG1及驅動閘電極DG1等多晶矽膜表面，形成例如鎳矽化物等金屬矽化物膜SCL。其次，如圖30所示，形成例如矽氮化膜等應力襯層膜SL，俾包覆存取閘電極AG1
及驅動閘電極DG1等。形成矽氧化膜(例如TEOS膜)等層間絕緣膜IL1，俾包覆該應力襯層膜SL。
其次，藉由對層間絕緣膜IL1施行異向性蝕刻，形成使金屬矽化物膜SCL露出之接觸孔CH(參照圖31)。其次，形成氮化鈦(TiN)等阻障金屬膜BA1，俾包覆接觸孔CH內壁(參照圖31)，且在該阻障金屬膜BA1上形成鎢膜TL1，俾填充接觸孔CH內(參照圖31)。其次，藉由施行化學機械拋光處理(CMP：Chemical Mechanical Polishing)，去除位在層間絕緣膜IL1上表面上之阻障金屬膜及鎢膜之部分，如圖31所示，在接觸孔CH內，形成包含阻障金屬膜BA1與鎢膜TL1之栓塞PG。
其次，如圖5所示，形成矽氮化膜等蝕刻阻擋膜ES，俾包覆栓塞PG。在該蝕刻阻擋膜ES上，形成矽氧化膜等層間絕緣膜IL2。其次，形成使栓塞PG表面露出之溝槽。其次，形成例如氮化鉭(TaN)等阻障金屬膜BA2，俾包覆溝槽內壁，且在該阻障金屬膜BA2上形成銅膜CL1，俾填充溝槽內。其次，藉由施行化學機械拋光處理，去除位在層間絕緣膜IL2上表面上之阻障金屬膜及銅膜之部分，在溝槽內，形成包含阻障金屬膜BA2與銅膜CL1之銅配線CW1。銅配線CW1對應第1金屬配線。
此後，形成層間絕緣膜(未經圖示)，俾包覆銅配線CW1。於該層間絕緣膜，以與形成栓塞PG之方法相同之方法，形成穿孔VSSV1、WLV1、BLV1、VDDV1、/BLV1(參照圖7)。其次，形成層間絕緣膜(未經圖示)，俾包覆穿孔VSSV1、WLV1、BLV1、VDDV1、/BLV1。於該層間絕緣膜，以與形成銅配線CW1之方法相同之方法，形成第2金屬配線VSSM2、WLM2、BLM2、VDDM2、/BLM2(參照圖7)。
其次，形成層間絕緣膜(未經圖示)，俾包覆第2金屬配線
VSSM2、WLM2、BLM2、VDDM2、/BLM2。於該層間絕緣膜，以與形成栓塞PG之方法相同之方法，形成穿孔VSSV2、WLV2(參照圖8)。其次，形成層間絕緣膜(未經圖示)，俾包覆穿孔VSSV2、WLV2。於該層間絕緣膜，以與形成銅配線CW1之方法相同之方法，形成第3金屬配線VSSM3、WLM3(參照圖8)。如此，形成SRAM記憶胞之主要部分。
一般而言，已知為確保SRAM記憶胞之讀取邊限β比宜高，為確保寫入邊限γ比宜高。如圖32所示，讀取動作中，電流自位元線BL(/BL)經過存取電晶體AT1(AT2)及驅動電晶體DT1(DT2)流往接地配線。另一方面，寫入動作中，電流自電源配線經過負載電晶體LT1(LT2)及存取電晶體AT1(AT2)流往位元線BL(/BL)。
在此，β比以相對於存取電晶體AT1(AT2)驅動電晶體DT1(DT2)之電流比(惟在存取電晶體與驅動電晶體之間，源極對閘極電壓及源極對汲極電壓皆相同)表示。γ比以相對於負載電晶體LT1(LT2)存取電晶體AT1(AT2)之電流比(在存取電晶體與負載電晶體之間，源極對閘極電壓及源極對汲極電壓皆相同)表示。
作為確保讀取邊限及寫入邊限雙方之手段，將依電流流向電流特性不同，具有非對稱性質之電晶體用於存取電晶體與驅動電晶體有效。如圖33所示，本半導體裝置中，設定具有1對環狀區域AHS、AHB之存取電晶體AT1、AT2內，環狀區域AHS之雜質濃度高於環狀區域AHB之雜質濃度。且設定具有1對環狀區域DHS、DHE之驅動電晶體DT1、DT2內，環狀區域DHS之雜質濃度高於環狀區域DHE之雜質濃度。且本半導體裝置中，設定驅動電晶體DT1、DT2環狀區域DHE之雜質濃度低於存取電晶體AT1、AT2環狀區域AHB之雜質濃度。
如圖34所示，存取電晶體AT1、AT2(驅動電晶體DT1、DT2)
中，自位在形成相對雜質濃度較高之環狀區域AHS(DHS)之一側之源極/汲極區域起，朝位在形成相對雜質濃度較低之環狀區域AHB(DHE)之一側之源極/汲極區域流動之電流係電流IF，朝其相反方向流動之電流係電流IR。圖35顯示相同源極對汲極電壓下，電流IF、IR與源極對閘極電壓Vgs之關係。
如圖35所示，自環狀區域AHS(DHS)側源極/汲極區域起朝環狀區域AHB(DHE)側源極/汲極區域電流流動時電晶體之臨限值電壓低於其相反之自環狀區域AHB(DHE)側源極/汲極區域起朝環狀區域AHS(DHS)側源極/汲極區域電流流動時電晶體之臨限值電壓。
如圖32及圖33所示，上述半導體裝置之存取電晶體AT1(AT2)中，雜質濃度相對較高之環狀區域AHS形成於存儲節點SN(/SN)側，雜質濃度相對較低之環狀區域AHB形成於位元線BL(/BL)側。且驅動電晶體DT1(DT2)中，雜質濃度相對較高之環狀區域DHS形成於存儲節點SN(/SN)側，雜質濃度相對較低之環狀區域DHE形成於接地配線VSS側。
因此，如圖36所示，讀取動作中，可易於抑制自位元線側朝存儲節點側於存取電晶體流動之電流(電流IRA)，可易於增加自存儲節點側朝接地配線側於驅動電晶體流動之電流(電流IFD)。藉此，可提高β比(IFD/IRA)，可提高讀取邊限。
且寫入動作中，可易於增加自存儲節點側朝位元線側於存取電晶體流動之電流(電流IFA)。藉此，可提高γ比(IFA/負載電晶體中流動之電流)，可提高寫入邊限。如此，可提高上述半導體裝置中，讀取邊限與寫入邊限雙方。
且驅動電晶體DT1、DT2中流動之電流僅係讀取動作時自存儲
節點側朝接地配線側流動之電流。因此，形成雜質濃度相對較高之環狀區域DHS於存儲節點SN(/SN)側，形成雜質濃度相對較低之環狀區域DHE於接地配線(VSS)側，藉此可使驅動電晶體DT1、DT2之臨限值電壓相對較低，使讀取時可高速動作。
又，雖已說明關於本半導體裝置中，設定驅動電晶體DT1、DT2環狀區域DHE之雜質濃度低於存取電晶體AT1、AT2環狀區域AHB之雜質濃度之情形，但設定驅動電晶體DT1、DT2環狀區域DHE之雜質濃度高於存取電晶體AT1、AT2環狀區域AHB之雜質濃度時，可抑制在讀取動作時，來自驅動電晶體DT1、DT2之漏洩電流。
此外本半導體裝置中，可將用來形成包含如此之存取電晶體AT1、AT2及驅動電晶體DT1、DT2之各電晶體環狀區域，會成為植入遮罩之光阻遮罩加以刪減。參雜比較例說明關於此。
依比較例之半導體裝置中，首先，如圖37所示，藉由於半導體基板101主表面形成元件分離絕緣膜102，界定相互電性分離之元件形成區域103a、103b。其次，存取電晶體AL之存取閘電極ALG、存取電晶體AR之存取閘電極ARG、驅動電晶體NL之驅動閘電極NLG及驅動電晶體NR之驅動閘電極NRG分別形成於既定位置，俾穿越元件形成區域103a。且負載電晶體PL之負載閘電極PLG及負載電晶體PR之負載閘電極PRG分別形成於既定位置，俾穿越元件形成區域103b。又，圖37中，顯示2個分的SRAM記憶胞(虛線框152a、152b)。
其次，說明關於形成環狀區域等之程序。如圖38所示，首先，形成用來形成存取電晶體AL、AR環狀區域之光阻遮罩131。形成光阻遮罩131，俾使虛線框152a內形成SRAM記憶胞之存取電晶體AR之區域RAR，與虛線框152b內形成SRAM記憶胞之存取電晶體
AL之區域RAL露出，包覆其他區域。
其次，以光阻遮罩131為植入遮罩，以離子植入之方式朝露出之元件形成區域103a傾斜地植入p型雜質，藉此形成環狀區域。此時，區域RAL中，對相對於存取電晶體AL位於驅動電晶體NL側之元件形成區域103a之部分，植入更多p型雜質。且區域RAR中，對相對於存取電晶體AR位於驅動電晶體NR側之元件形成區域103a之部分，植入更多p型雜質。如此，於存取電晶體AL、AR，形成雜質濃度非對稱之環狀區域。其後，去除光阻遮罩131。
其次，如圖39所示，形成另一用來形成存取電晶體AL、AR環狀區域之光阻遮罩132。形成光阻遮罩132，俾使虛線框152a內形成SRAM記憶胞之存取電晶體AL之區域RAL，與虛線框152b內形成SRAM記憶胞之存取電晶體AR之區域RAR露出，包覆其他區域。
其次，以光阻遮罩132為植入遮罩，以離子植入之方式朝露出之元件形成區域103a傾斜地植入p型雜質，藉此形成環狀區域。此時，區域RAL中，對相對於存取電晶體AL位於驅動電晶體NL側之元件形成區域103a之部分，植入更多p型雜質。且區域RAR中，對相對於存取電晶體AR位於驅動電晶體NR側之元件形成區域103a之部分，植入更多p型雜質。如此，於存取電晶體AL、AR，形成雜質濃度非對稱之環狀區域。其後，去除光阻遮罩132。
其次，如圖40所示，形成用來形成負載電晶體PL、PR環狀區域與延伸區域之光阻遮罩133。形成光阻遮罩133，俾使虛線框152a內形成SRAM記憶胞之負載電晶體PL、PR之區域，與虛線框152b內形成SRAM記憶胞之負載電晶體PL、PR之區域露出，包覆形成存取電晶體AL、AR及驅動電晶體NL、NR之區域。
其次，以光阻遮罩133為植入遮罩，以離子植入之方式朝露出之元件形成區域103b傾斜地植入n型雜質，藉此形成環狀區域。且以光阻遮罩133為植入遮罩，朝露出之元件形成區域103b植入p型雜質，藉此形成延伸區域。其後，去除光阻遮罩133。
其次，如圖41所示，形成用來形成驅動電晶體NL、NR環狀區域之光阻遮罩134。形成光阻遮罩134，俾使虛線框152a內形成SRAM記憶胞之負載電晶體NL、NR之區域RNL、RNR，與虛線框152b內形成SRAM記憶胞之負載電晶體NL、NR之區域RNL、RNR露出，包覆其他區域。其次，以光阻遮罩134為植入遮罩，以離子植入之方式朝露出之元件形成區域103a傾斜地植入p型雜質，藉此形成環狀區域。其後，去除光阻遮罩134。
如此，依比較例之半導體裝置中，可形成包含非對稱環狀區域之SRAM記憶胞。此SRAM記憶胞中，作為用來形成包含非對稱環狀區域之環狀區域之植入遮罩，需光阻遮罩131、光阻遮罩132、光阻遮罩133及光阻遮罩134至少4個光阻遮罩。
相對於依比較例之半導體裝置，上述半導體裝置中，藉由光阻遮罩RMH1(植入遮罩A)與光阻遮罩RMH2(植入遮罩B)形成存取電晶體AT1、AT2之非對稱環狀區域與驅動電晶體DT1、DT2之環狀區域。且藉由光阻遮罩RME2(植入遮罩D)形成負載電晶體LT1、LT2之環狀區域。
亦即，為形成構成SRAM記憶胞之各電晶體環狀區域，依比較例之半導體裝置中需至少4個植入遮罩(光阻遮罩)，相對於此上述半導體裝置中可藉由3個植入遮罩(光阻遮罩)形成各電晶體環狀區域。藉此，至少可刪減1片用來圖案化光阻遮罩之照相雕刻遮罩，其結果，可對生產成本之降低做出貢獻。
又，雖已舉例說明在上述半導體裝置之存取電晶體與驅動電晶體中，使用植入遮罩A及植入遮罩B分別進行環狀植入A與環狀植入B後，使用植入遮罩C進行延伸植入之情形，但亦可在進行延伸植入後，進行環狀植入。此時，亦可首先使用植入遮罩C進行延伸植入後，使用植入遮罩A進行環狀植入A，使用植入遮罩B進行環狀植入B。
且在作為植入遮罩A、B形成之光阻遮罩RMH1、RMH2中，作為開口部(穿通圖案)，形成相較於鄰接之存取(驅動)閘電極間間隔充分夠大的開口部。藉此，即使傾斜地植入硼(p型雜質)，亦不因光阻遮罩而遮蔽硼，可確實地將硼植入應植入之區域。
已說明關於在前述半導體裝置中，為進行SRAM記憶胞之寫入與讀取，具有1對存取電晶體AT1、AT2之情形。在此，說明關於作為寫入及讀取埠，更包含1對存取電晶體，具有雙埠SRAM記憶胞之半導體裝置第1例。
首先，說明關於該SRAM記憶胞之等價電路。如圖42所示，雙埠SRAM記憶胞中，作為字元線，設有字元線WLA與字元線WLB。且作為位元線對，設有位元線對BLA、/BLA與位元線對BLB、/BLB。
在存儲節點SN、/SN與位元線BLA、/BLA之間連接1對存取電晶體AT1、AT2。存取電晶體AT1、AT2之閘連接字元線WLA。在存儲節點SN、/SN與位元線BLB、/BLB之間連接1對存取電晶體AT3、AT4。存取電晶體AT3、AT4之閘連接字元線WLB。
設定存取電晶體AT1、AT2中，分別形成之1對環狀區域HR內，
鄰接連接存儲節點SN、/SN之源極/汲極區域之環狀區域AHS之雜質濃度高於鄰接連接位元線BLA、/BLA之源極/汲極區域之環狀區域AHB之雜質濃度。且設定驅動電晶體DT1、DT2中，分別形成之1對環狀區域HR內，鄰接連接存儲節點SN、/SN之源極/汲極區域之環狀區域DHS之雜質濃度高於鄰接連接接地配線(VSS)之源極/汲極區域之環狀區域DHE之雜質濃度。
設定存取電晶體AT3、AT4中，分別形成之1對環狀區域HR內，鄰接連接存儲節點SN、/SN之源極/汲極區域之環狀區域AHS之雜質濃度高於鄰接連接位元線BLB、/BLB之源極/汲極區域之環狀區域AHB之雜質濃度。又，關於此以外之構成，與圖3所示之等價電路相同，故對同一構件賦予同一符號而不重複其說明。
其次，說明關於SRAM記憶胞之構造。圖43係顯示構成SRAM胞陣列記憶胞之電晶體及連接該電晶體之接觸件佈局之俯視圖。此俯視圖中，由虛線包圍之區域分別構成一個SRAM記憶胞。
於半導體基板SUB主表面，以元件分離絕緣膜形成元件分離區域ISR，藉此界定相互電性分離之元件形成區域FRN、FRP。元件形成區域FRN形成於NMIS區域RN。
作為n通道型MIS電晶體，於元件形成區域FRN，形成存取電晶體AT1、AT3、AT2、AT4，與驅動電晶體DT1、DT2。另一方面，作為p通道型MIS電晶體，於元件形成區域FRP，形成負載電晶體LT1、LT2。
形成存取電晶體AT1之元件形成區域FRN、形成存取電晶體AT2之元件形成區域FRN與形成驅動電晶體DT1之元件形成區域FRN藉由元件分離區域ISR相互電性分離。且形成存取電晶體AT3之元件形成區域FRN、形成存取電晶體AT4之元件形成區域FRN與
形成驅動電晶體DT2之元件形成區域FRN藉由元件分離區域ISR相互電性分離。
形成存取電晶體AT1、AT2之存取閘電極AG1、AG2，俾作為共通電極，穿越元件形成區域FRN。且形成存取電晶體AT3、AT4之存取閘電極AG3、AG4，俾作為共通電極，穿越元件形成區域FRN。形成驅動電晶體DT1、DT2之驅動閘電極DG1、DG2，俾穿越元件形成區域FRN。且形成驅動閘電極DG1、DG2之元件形成區域FNR中，形成驅動閘電極DG1、DG2之閘幅，俾較例如存取電晶體AT1、AT2(AT3、AT4)之閘幅長。
另一方面，形成負載電晶體LT1、LT2之負載閘電極LG1、LG2，俾穿越元件形成區域FRP。且形成存取閘電極AG1、AG2、AG3、AG4、驅動閘電極DG1、DG2及負載閘電極LG1、LG2，俾皆朝一方向延伸。
圖44係沿圖43中，通過SRAM記憶胞驅動電晶體DT1與存取電晶體AT1之剖面線XLIV-XLIV之剖面圖。如圖44所示，在由形成有電性連接存儲節點(接觸件SNC)之n型源極/汲極區域SDS之區域S，與形成有電性連接位元線(接觸件BLAC)之n型源極/汲極區域SDB之區域B包夾之區域上，形成存取電晶體AT1之存取閘電極AG1。於存取閘電極AG1正下方區域，作為p型環狀區域HR，形成環狀區域AHS俾鄰接源極/汲極區域SDS，且形成環狀區域AHB俾鄰接源極/汲極區域SDB。
且在由形成有電性連接接地配線(接觸件VSSC)之n型源極/汲極區域SDE之區域E，與形成有電性連接存儲節點(接觸件SNC)之n型源極/汲極區域SDS之區域S包夾之區域上，形成驅動電晶體DT1之驅動閘電極DG1。於驅動閘電極DG1正下方區域，作為p型環狀區域HR，形成環狀區域DHS俾鄰接源極/汲極區域SDS，且形成環
狀區域DHE俾鄰接源極/汲極區域SDE。又，關於與依圖5(實施形態1)之半導體裝置相同之構件賦予同一符號，不重複其說明。
圖44中雖未圖示，但在第1金屬配線更上層尚形成有多層金屬配線。其次，說明關於電性連接該各電晶體之多層配線構造。圖45係顯示1個記憶胞中電晶體與第1金屬配線連接構造之俯視圖。圖46係顯示第1金屬配線與第2金屬配線連接構造之俯視圖。圖47係顯示第2金屬配線與第3金屬配線連接構造之俯視圖。
存取電晶體AT1(AT2)1對源極/汲極區域之一方經由接觸件BLAC(/BLAC)、第1金屬配線BLAM1(/BLAM1)及穿孔BLAV1(/BLAV1)，電性連接作為位元線BLA(/BLA)之第2金屬配線BLAM2(/BLAM2)。
存取電晶體AT1(AT2)之閘電極AG1(AG2)經由接觸件WLAC、第1金屬配線WLAM1、穿孔WLAV1、第2金屬配線WLAM2及穿孔WLAV2，電性連接作為字元線WLA之第3金屬配線WLAM3。
存取電晶體AT3(AT4)之1對源極/汲極區域之一方經由接觸件BLBC(/BLBC)、第1金屬配線BLBM1(/BLBM1)及穿孔BLBV1(/BLBV1)，電性連接作為位元線BLB(/BLB)之第2金屬配線BLBM2(/BLBM2)。
存取電晶體AT3(AT4)之閘電極AG3(AG4)經由接觸件WLBC、第1金屬配線WLBM1、穿孔WLBV1、第2金屬配線WLBM2及穿孔WLBV2，電性連接作為字元線WLB之第3金屬配線WLBM3。
存取電晶體AT1(AT3)之1對源極/汲極區域之另一方經由接觸
件SNC、第1金屬配線SNM1及接觸件SNGC，分別電性連接負載電晶體LT2之負載閘電極LG2，與驅動電晶體DT2之驅動閘電極DG2。
存取電晶體AT2(AT4)之1對源極/汲極區域之另一方經由接觸件/SNC、第1金屬配線/SNM1及接觸件/SNGC，分別電性連接負載電晶體LT1之負載閘電極LG1，與驅動電晶體DT1之驅動閘電極DG1。
且存取電晶體AT1(AT3)之1對源極/汲極區域之另一方經由接觸件SNC、第1金屬配線SNM1及接觸件SNC，電性連接驅動電晶體DT1之1對源極/汲極區域之一方。
存取電晶體AT2(AT4)之1對源極/汲極區域之另一方經由接觸件/SNC、第1金屬配線/SNM1及接觸件/SNC，電性連接驅動電晶體DT2之1對源極/汲極區域之一方。
且存取電晶體AT1(AT3)之1對源極/汲極區域之另一方經由接觸件SNC、第1金屬配線SNM1及接觸件SNLC，電性連接負載電晶體LT1之1對源極/汲極區域之一方。
存取電晶體AT2(AT4)之1對源極/汲極區域之另一方經由接觸件/SNC、第1金屬配線/SNM1及接觸件/SNLC，電性連接負載電晶體LT2之1對源極/汲極區域之一方。
其次，說明關於上述半導體裝置之製造方法。首先，於半導體基板SUB主表面以元件分離絕緣膜形成元件分離區域ISR，藉此界定相互電性分離之元件形成區域FRN、FRP(參照圖43)。其次，經過與前述圖11所示之程序相同之程序，分別形成會成為存取閘電極AG1、AG2、AG3、AG4、驅動閘電極DG1、DG2及負載閘電極LG1、LG2之閘構造G(參照圖48)。其次，於閘構造G兩側面形成
補償間隙壁(未經圖示)。
其次，如圖48所示，藉由施行既定照相雕刻處理，形成用來形成環狀區域，會成為植入遮罩之光阻遮罩RMH1(植入遮罩A)。形成光阻遮罩RMH1，俾依開口圖案使會成為存取閘電極AG1、AG2(AG3、AG4)之各閘構造G中，位於形成電性連接存儲節點之源極/汲極區域之區域S側之側面、該區域S、會成為驅動閘電極DG1(DG2)之閘構造G與形成有電性連接接地配線之源極/汲極區域之區域E露出。
另一方面，形成光阻遮罩RMH1，俾包覆會成為存取閘電極AG1、AG2(AG3、AG4)之閘構造G中，位於形成電性連接位元線之源極/汲極區域之區域B側之側面與該區域B，並包覆PMIS區域RP。
其次，以光阻遮罩RMH1為植入遮罩，自與閘構造G延伸之方向大致正交之一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入例如硼，藉此於露出之p井區域形成p型雜質區域(未經圖示)。其次，同樣以光阻遮罩RMH1為植入遮罩，自和與閘構造G延伸之方向大致正交之一方相反方向之另一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入硼，藉此於露出之p井區域形成p型雜質區域(未經圖示)(環狀植入A)。又，此環狀植入A中，以相同植入量及相同植入能量植入硼。其後，去除光阻遮罩RMH1。
其次，如圖49所示，藉由施行既定照相雕刻處理，形成用來形成環狀區域，會成為植入遮罩之光阻遮罩RMH2(植入遮罩B)。形成光阻遮罩RMH2，俾依開口圖案使會成為驅動閘電極DG1(DG2)之閘構造G中，位於配置有形成電性連接存儲節點之源極/汲極區域之區域S之一側之側面、該區域S、會成為存取閘電極
AG1、AG2(AG3、AG4)之閘構造G與形成電性連接位元線之源極/汲極區域之區域B露出。
另一方面，形成光阻遮罩RMH2，俾包覆會成為驅動閘電極DG1(DG2)之閘構造G中，位於配置有形成有電性連接接地配線之源極/汲極區域之區域E之一側之側面、該區域E與元件形成區域FRP。
其次，以光阻遮罩RMH2為植入遮罩，自與閘構造G延伸之方向大致正交之一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入例如硼，藉此於露出之區域p井區域形成p型雜質區域(未經圖示)。其次，同樣以光阻遮罩RMH2為植入遮罩，自和與閘構造G延伸之方向大致正交之一方相反方向之另一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入硼，藉此於露出之p井區域形成p型雜質區域(未經圖示)(環狀植入B)。又，此環狀植入B中，以相同植入量及相同植入能量植入硼。
於環狀植入A與環狀植入B，在此設定環狀植入B之植入量高於環狀植入A之植入量之植入條件，俾環狀區域(AHB)之雜質濃度高於環狀區域(DHE)之雜質濃度。又，作為環狀植入之植入量，植入量使環狀區域(AHB)之雜質濃度與環狀區域(DHE)之雜質濃度不同即可，亦可設定為環狀植入B之植入量低於環狀植入A之植入量之植入條件。
其次，如圖50所示，形成使NMIS區域RN露出，包覆PMIS區域RP之光阻遮罩RME1(植入遮罩C)。其次，以該光阻遮罩RME1為植入遮罩，自垂直於半導體基板SUB主表面之方向起朝半導體基板SUB內植入例如磷或砷，藉此自露出之p井PW區域表面橫跨既定深度形成延伸區域ER(參照圖44)(延伸植入)。其後，去除光阻遮罩RME1。又，延伸植入亦可在環狀植入A及環狀植入B前進行。
其次，形成包覆NMIS區域RN，使PMIS區域RP露出之光阻遮罩(未經圖示)(植入遮罩D)。其次，與於元件形成區域FRN形成會成為環狀區域之p型雜質區域之程序相同，以該光阻遮罩為植入遮罩，自垂直於半導體基板SUB主表面之方向起朝露出之半導體基板SUB內植入磷或砷，藉此於元件形成區域FRP形成環狀區域(未經圖示)。其次，自垂直於半導體基板SUB主表面之方向起朝半導體基板SUB內植入硼，藉此形成延伸區域(未經圖示)。其後，去除該光阻遮罩。
其次，經過與前述圖28~圖31所示之程序相同之程序，如圖44所示，作為第1金屬配線，形成銅配線CW1。其後，在銅配線CW1上，形成圖46及圖47所示之多層配線構造，形成SRAM記憶胞之主要部分。
包含雙埠SRAM記憶胞之本半導體裝置中，於存取電晶體AT1、AT2，AT3、AT3分別形成環狀區域AHS、AHB。存取電晶體AT1(AT2)中，雜質濃度相對較高之環狀區域AHS形成於存儲節點SN(/SN)側，雜質濃度相對較低之環狀區域AHB形成於位元線BLA(/BLA)側。存取電晶體AT3(AT4)中，雜質濃度相對較高之環狀區域AHS形成於存儲節點SN(/SN)側，雜質濃度相對較低之環狀區域AHB形成於位元線BLB(/BLB)側。
且於驅動電晶體DT1、DT2分別形成環狀區域DHS、DHB。雜質濃度相對較高之環狀區域DHS形成於存儲節點SN(/SN)側，雜質濃度相對較低之環狀區域DHE形成於接地配線VSS側。且設定驅動電晶體DT1、DT2之閘幅較存取電晶體AT1、AT2(AT3、AT4)之閘幅長。
因此，如實施形態1中所說明，於讀取動作，可易於抑制自位
元線(BLA(/BLA)、BLB(/BLB))側朝存儲節點(SN(/SN))側，於存取電晶體(AT1(AT2)、AT3(AT4))流動之電流，並可易於使自存儲節點(SN(/SN))側朝接地配線(VSS)側，於驅動電晶體DT1(DT2)流動之電流更增加。藉此，可提高β比，可更提高讀取邊限。
且於寫入動作，可易於增加自存儲節點(SN(/SN))側朝位元線(BLA(/BLA)、BLB(/BLB))側，於存取電晶體(AT1(AT2)、AT3(AT4))流動之電流(電流IFA)。藉此，可提高γ比，可提高寫入邊限。如此，依第1例之半導體裝置中，可提高讀取邊限與寫入邊限雙方。
且如實施形態1中所說明，驅動電晶體DT1、DT2中流動之電流僅係讀取動作時自存儲節點側朝接地配線側流動之電流。因此，形成雜質濃度相對較高之環狀區域DHS於存儲節點SN(/SN)側，形成雜質濃度相對較低之環狀區域DHE於接地配線(VSS)側，藉此可使驅動電晶體DT1、DT2之臨限值電壓相對較低，使讀取時可高速動作。
另一方面，如實施形態1中所說明，設定驅動電晶體DT1、DT2中環狀區域DHE之雜質濃度高於存取電晶體AT1、AT2環狀區域AHB之雜質濃度時，可抑制於讀取動作時，來自驅動電晶體DT1、DT2之漏洩電流。
且上述半導體裝置中，存取電晶體AT1、AT2、AT3、AT4之環狀區域AHB、AHS，與驅動電晶體DT1、DT2之環狀區域DHE、DHS係藉由光阻遮罩RMH1(植入遮罩A)與光阻遮罩RMH2(植入遮罩B)形成。且藉由光阻遮罩(植入遮罩D)形成負載電晶體LT1、LT2之環狀區域。藉此，相較於係依比較例之半導體裝置時，可刪減1片用來形成環狀區域之照相雕刻遮罩。
在此，說明關於包含雙埠SRAM記憶胞之半導體裝置第2例。首先，SRAM記憶胞之等價電路圖與依第1例之半導體裝置中SRAM記憶胞之等價電路(參照圖42)相同，故不重複其說明。
其次，說明關於SRAM記憶胞之構造。圖51係顯示構成SRAM胞陣列記憶胞之電晶體及連接該電晶體之接觸件佈局之俯視圖。此俯視圖中，由虛線包圍之區域分別構成一個SRAM記憶胞。
於半導體基板SUB主表面，以元件分離絕緣膜形成元件分離區域ISR，藉此界定相互電性分離之元件形成區域FRN、FRP。元件形成區域FRN形成於NMIS區域RN。
作為n通道型MIS電晶體，於元件形成區域FRN，形成存取電晶體AT1、AT3、AT2、AT4，與驅動電晶體DT1、DT2。另一方面，作為p通道型MIS電晶體，於元件形成區域FRP，形成負載電晶體LT1、LT2。
形成存取電晶體AT1之元件形成區域FRN、形成存取電晶體AT3之元件形成區域FRN與形成驅動電晶體DT1之元件形成區域FRN相互連接。且形成存取電晶體AT2之元件形成區域FRN、形成存取電晶體AT4之元件形成區域FRN與形成驅動電晶體DT2之元件形成區域FRN相互連接。且形成驅動閘電極DG1、DG2之元件形成區域FNR中，形成驅動閘電極DG1、DG2之閘幅，俾較例如存取電晶體AT1、AT2(AT3、AT4)之閘幅長。
另一方面，形成負載電晶體LT1、LT2之負載閘電極LG1、LG2，俾穿越元件形成區域FRP。且形成存取閘電極AG1、AG2、AG3、AG4、驅動閘電極DG1、DG2及負載閘電極LG1、LG2，俾皆朝一方向延伸。
圖52係沿圖51中，通過SRAM記憶胞之驅動電晶體DT1與存取電晶體AT1之剖面線LII-LII之剖面圖。如圖52所示，在由形成有電性連接存儲節點(接觸件SNC)之n型源極/汲極區域SDS之區域S，與形成有電性連接位元線(接觸件BLAC)之n型源極/汲極區域SDB之區域B包夾之區域上，形成存取電晶體AT1之存取閘電極AG1。於存取閘電極AG1正下方區域，作為p型環狀區域HR，形成環狀區域AHS俾鄰接源極/汲極區域SDS，且形成環狀區域AHB俾鄰接源極/汲極區域SDB。
且在由形成有電性連接接地配線(接觸件VSSC)之n型源極/汲極區域SDE之區域E，與形成有電性連接存儲節點(接觸件SNC)之n型源極/汲極區域SDS之區域S包夾之區域上，形成驅動電晶體DT1之驅動閘電極DG1。於驅動閘電極DG1正下方區域，作為p型環狀區域HR，形成環狀區域DHS俾鄰接源極/汲極區域SDS，且形成環狀區域DHE俾鄰接源極/汲極區域SDE。又，關於與依第1例之半導體裝置相同之構件賦予同一符號，不重複其說明。
其次，說明關於電性連接各電晶體之多層配線構造。圖53係顯示1個記憶胞中電晶體與第1金屬配線連接構造之俯視圖。圖54係顯示第1金屬配線與第2金屬配線連接構造之俯視圖。圖55係顯示第2金屬配線與第3金屬配線連接構造之俯視圖。
存取電晶體AT1(AT2)1對源極/汲極區域之一方經由接觸件BLAC(/BLAC)、第1金屬配線BLAM1(/BLAM1)及穿孔BLAV1(/BLAV1)，電性連接作為位元線BLA(/BLA)之第2金屬配線BLAM2(/BLAM2)。
存取電晶體AT1(AT2)之閘電極AG1(AG2)經由接觸件WLAC、第1金屬配線WLAM1、穿孔WLAV1、第2金屬配線WLAM2及穿孔WLAV2，電性連接作為字元線WLA之第3金屬配線
WLAM3。
存取電晶體AT3(AT4)之1對源極/汲極區域之一方經由接觸件BLBC(/BLBC)、第1金屬配線BLBM1(/BLBM1)及穿孔BLBV1(/BLBV1)，電性連接作為位元線BLB(/BLB)之第2金屬配線BLBM2(/BLBM2)。
存取電晶體AT3(AT4)之閘電極AG3(AG4)經由接觸件WLBC、第1金屬配線WLBM1、穿孔WLBV1、第2金屬配線WLBM2及穿孔WLBV2，電性連接作為字元線WLB之第3金屬配線WLBM3。
存取電晶體AT1(AT3)之1對源極/汲極區域之另一方經由接觸件SNC、第1金屬配線SNNM1及接觸件SNLC，分別電性連接負載電晶體LT2之負載閘電極LG2，與驅動電晶體DT2之驅動閘電極DG2。
存取電晶體AT2(AT4)之1對源極/汲極區域之另一方經由接觸件/SNC、第1金屬配線/SNM1及接觸件/SNLC，分別電性連接負載電晶體LT1之負載閘電極LG1，與驅動電晶體DT1之驅動閘電極DG1。
且存取電晶體AT1(AT3)之1對源極/汲極區域之另一方電性連接驅動電晶體DT1之1對源極/汲極區域之一方。存取電晶體AT2(AT4)之1對源極/汲極區域之另一方電性連接驅動電晶體DT2之1對源極/汲極區域之一方。
且存取電晶體AT1(AT3)之1對源極/汲極區域之另一方經由接觸件SNC、第1金屬配線SNM1及接觸件SNLC，電性連接負載電晶體LT1之1對源極/汲極區域之一方。存取電晶體AT2(AT4)之1對源極/汲極區域之另一方經由接觸件/SNC、第1金屬配線/SNM1及接
觸件/SNLC，電性連接負載電晶體LT2之1對源極/汲極區域之一方。
其次，說明關於上述半導體裝置之製造方法。首先，於半導體基板SUB主表面以元件分離絕緣膜形成元件分離區域ISR，藉此界定相互電性分離之元件形成區域FRN、FRP(參照圖52)。其次，經過與圖11所示之程序相同之程序，分別形成會成為存取閘電極AG1、AG2、AG3、AG4、驅動閘電極DG1、DG2及負載閘電極LG1、LG2之閘構造G(參照圖56)。其次，於閘構造G兩側面形成補償間隙壁(未經圖示)。
其次，如圖56所示，藉由施行既定照相雕刻處理，形成用來形成環狀區域，會成為植入遮罩之光阻遮罩RMH1(植入遮罩A)。形成光阻遮罩RMH1，俾依開口圖案使會成為存取閘電極AG1、AG3(AG2、AG4)之各閘構造G中，位於形成有電性連接存儲節點之源極/汲極區域之區域S側之側面、該區域S、會成為驅動閘電極DG1(DG2)之閘構造G與形成有電性連接接地配線之源極/汲極區域之區域E露出。
另一方面，形成光阻遮罩RMH1，俾包覆會成為存取閘電極AG1、AG3(AG2、AG4)之閘構造G中，位於形成電性連接位元線之源極/汲極區域之區域B側之側面，與該區域B，並包覆PMIS區域RP。
其次，以光阻遮罩RMH1為植入遮罩，自與閘構造G延伸之方向大致正交之一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入例如硼，藉此於露出之p井區域形成p型雜質區域(未經圖示)。其次，同樣以光阻遮罩RMH1為植入遮罩，自和與閘構造G延伸之方向大致正交之一方相反方向之另一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入硼，藉此於露出之p井區域形成p型雜質區域(未經圖示)(環狀植入A)。又，此環狀植入A
中，以相同植入量及相同植入能量植入硼。其後，去除光阻遮罩RMH1。
其次，如圖57所示，藉由施行既定照相雕刻處理，形成用來形成環狀區域，會成為植入遮罩之光阻遮罩RMH2(植入遮罩B)。形成光阻遮罩RMH2，俾依開口圖案使會成為驅動閘電極DG1(DG2)之閘構造G中，位於配置有形成電性連接存儲節點之源極/汲極區域之區域S之一側之側面、該區域S、會成為存取閘電極AG1、AG3(AG2、AG4)之閘構造G與形成電性連接位元線之源極/汲極區域之區域B露出。
另一方面，形成光阻遮罩RMH2，俾包覆會成為驅動閘電極DG1(DG2)之閘構造G中，位於配置有形成有電性連接接地配線之源極/汲極區域之區域E之一側之側面、該區域E與PMIS區域RP。
其次，以光阻遮罩RMH2為植入遮罩，自與閘構造G延伸之方向大致正交之一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入例如硼，藉此於露出之區域p井區域形成p型雜質區域(未經圖示)。其次，同樣以光阻遮罩RMH2為植入遮罩，自和與閘構造G延伸之方向大致正交之一方相反方向之另一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入硼，藉此於露出之p井區域形成p型雜質區域(未經圖示)(環狀植入B)。又，此環狀植入B中，以相同植入量及相同植入能量植入硼。
於環狀植入A與環狀植入B，在此設定環狀植入B之植入量高於環狀植入A之植入量之植入條件，俾環狀區域(AHB)之雜質濃度高於環狀區域(DHE)之雜質濃度。又，作為環狀植入之植入量，植入量使環狀區域(AHB)之雜質濃度與環狀區域(DHE)之雜質濃度不同即可，亦可設定為環狀植入B之植入量低於環狀植入A之植入量之植入條件。
其次，如圖58所示，形成使NMIS區域RN露出，包覆PMIS區域RP之光阻遮罩RME1(植入遮罩C)。其次，以該光阻遮罩RME1為植入遮罩，自垂直於半導體基板SUB主表面之方向起朝半導體基板SUB內植入例如磷或砷，藉此自露出之p井PW區域表面橫跨既定深度形成延伸區域ER(參照圖52)(延伸植入)。其後，去除光阻遮罩RME1。又，延伸植入亦可在環狀植入A及環狀植入B前進行。
其次，形成包覆NMIS區域RN，使PMIS區域RP露出之光阻遮罩(未經圖示)(植入遮罩D)。其次，與於元件形成區域FRN形成會成為環狀區域之p型雜質區域之程序相同，以該光阻遮罩為植入遮罩，自垂直於半導體基板SUB主表面之方向起朝露出之半導體基板SUB內植入磷或砷，藉此於元件形成區域FRP形成環狀區域(未經圖示)。其次，自垂直於半導體基板SUB主表面之方向起朝半導體基板SUB內植入硼，藉此形成延伸區域(未經圖示)。其後，去除該光阻遮罩。
其次，經過與圖28~圖31所示之程序(實施形態1)相同之程序，如圖52所示，作為第1金屬配線，形成銅配線CW1。其後，在銅配線CW1上，形成圖54及圖55所示之多層配線構造，形成SRAM記憶胞之主要部分。
包含雙埠SRAM記憶胞之本半導體裝置之存取電晶體AT1(AT2)中，雜質濃度相對較高之環狀區域AHS形成於存儲節點SN(/SN)側，雜質濃度相對較低之環狀區域AHB形成於位元線BLA(/BLA)側。存取電晶體AT3(AT4)中，雜質濃度相對較高之環狀區域AHS形成於存儲節點SN(/SN)側，雜質濃度相對較低之環狀區域AHB形成於位元線BLB(/BLB)側。
且驅動電晶體DT1、DT2中，雜質濃度相對較高之環狀區域
DHS形成於存儲節點SN(/SN)側，雜質濃度相對較低之環狀區域DHE形成於接地配線VSS側。且設定驅動電晶體DT1、DT2之閘幅較存取電晶體AT1、AT2(AT3、AT4)之閘幅長。
因此，如實施形態1中所說明，於讀取動作，可易於抑制自位元線(BLA(/BLA)、BLB(/BLB))側朝存儲節點(SN(/SN))側，於存取電晶體(AT1(AT2)、AT3(AT4))流動之電流，並可更易於增加自存儲節點(SN(/SN))側朝接地配線(VSS)側，於驅動電晶體DT1(DT2)流動之電流。藉此，可提高β比，可更提高讀取邊限。
且於寫入動作，可易於增加自存儲節點(SN(/SN))側朝位元線(BLA(/BLA)、BLB(/BLB))側，於存取電晶體(AT1(AT2)、AT3(AT4))流動之電流(電流IFA)。藉此，可提高γ比，可提高寫入邊限。如此，依第2例之半導體裝置中，可提高讀取邊限與寫入邊限雙方。
且如實施形態1中所說明，驅動電晶體DT1、DT2中流動之電流僅係讀取動作時自存儲節點側朝接地配線側流動之電流。因此，形成雜質濃度相對較高之環狀區域DHS於存儲節點SN(/SN)側，形成雜質濃度相對較低之環狀區域DHE於接地配線(VSS)側，藉此可使驅動電晶體DT1、DT2之臨限值電壓相對較低，使讀取時可高速動作。
另一方面，如實施形態1中所說明，設定驅動電晶體DT1、DT2中環狀區域DHE之雜質濃度高於存取電晶體AT1、AT2環狀區域AHB之雜質濃度時，可抑制於讀取動作時，來自驅動電晶體DT1、DT2之漏洩電流。
且上述半導體裝置中，存取電晶體AT1、AT2、AT3、AT4之環狀區域AHB、AHS，與驅動電晶體DT1、DT2之環狀區域DHE、DHS係藉由光阻遮罩RMH1(植入遮罩A)與光阻遮罩RMH2(植入遮
罩B)形成。且藉由光阻遮罩(植入遮罩D)形成負載電晶體LT1、LT2之環狀區域。藉此，相較於係依比較例之半導體裝置時，可刪減1片用來形成環狀區域之照相雕刻遮罩。
在此，說明關於包含雙埠SRAM記憶胞之半導體裝置第3例。
首先，說明關於該SRAM記憶胞之等價電路。如圖59所示，此雙埠SRAM記憶胞中，作為驅動電晶體，包含4個驅動電晶體DT1A、DT1B、DT2A、DT2B。驅動電晶體DT1A、DT1B係將第1例或是第2例驅動電晶體DT1分為2個驅動電晶體者。且驅動電晶體DT2A、DT2B係將第1例或是第2例驅動電晶體DT2分為2個驅動電晶體者。
設定驅動電晶體DT1A、DT1B中，分別形成之1對環狀區域HR內，鄰接連接存儲節點SN之源極/汲極區域之環狀區域DHS之雜質濃度高於鄰接連接接地配線(VSS)之源極/汲極區域之環狀區域DHE之雜質濃度。且設定驅動電晶體DT2A、DT2B中，分別形成之1對環狀區域HR內，鄰接連接存儲節點/SN之源極/汲極區域之環狀區域DHS之雜質濃度高於鄰接連接接地配線(VSS)之源極/汲極區域之環狀區域DHE之雜質濃度。又，關於此以外之構成，與圖42所示之等價電路相同，故對同一構件賦予同一符號不重複其說明。
其次，說明關於SRAM記憶胞之構造。圖60係顯示構成SRAM胞陣列記憶胞之電晶體及連接該電晶體之接觸件佈局之俯視圖。此俯視圖中，由虛線包圍之區域分別構成一個SRAM記憶胞。
於半導體基板SUB主表面，以元件分離絕緣膜形成元件分離區域ISR，藉此界定相互電性分離之元件形成區域FRN、FRP。元
件形成區域FRN形成於NMIS區域RN。
作為n通道型MIS電晶體，於元件形成區域FRN，形成存取電晶體AT1、AT3、AT2、AT4，與驅動電晶體DT1、DT2。驅動電晶體DT1係使驅動電晶體DT1A與驅動電晶體DT1B並列連接者，驅動電晶體DT2係使驅動電晶體DT2A與驅動電晶體DT2B並列連接者。另一方面，作為p通道型MIS電晶體，於元件形成區域FRP，形成負載電晶體LT1、LT2。
形成存取電晶體AT1之元件形成區域FRN與形成驅動電晶體DT1A之元件形成區域FRN連接。形成存取電晶體AT3之元件形成區域FRN與形成驅動電晶體DT1B之元件形成區域FRN連接。形成驅動電晶體DT1A等之元件形成區域FRN，與形成驅動電晶體DT1B等之元件形成區域FRN藉由元件分離區域ISR相互電性分離。
形成存取電晶體AT2之元件形成區域FRN與形成驅動電晶體DT2A之元件形成區域FRN連接。形成存取電晶體AT2之元件形成區域FRN與形成驅動電晶體DT2B之元件形成區域FRN連接。形成驅動電晶體DT2A等之元件形成區域FRN，與形成驅動電晶體DT2B等之元件形成區域FRN藉由元件分離區域ISR相互電性分離。
形成驅動電晶體DT1A、DT1B之驅動閘電極DG1，俾作為驅動電晶體DT1之共通驅動閘電極，穿越因元件分離區域ISR而分離之2個元件形成區域FRN。且形成驅動電晶體DT2A、DT2B之驅動閘電極DG2，俾作為驅動電晶體DT2之共通驅動閘電極，穿越因元件分離區域ISR而分離之2個元件形成區域FRN。
另一方面，形成負載電晶體LT1、LT2之負載閘電極LG1、
LG2，俾穿越元件形成區域FRP。且形成存取閘電極AG1、AG2、AG3、AG4、驅動閘電極DG1、DG2及負載閘電極LG1、LG2，俾皆朝一方向延伸。
圖61係沿圖60中，通過SRAM記憶胞驅動電晶體DT1A與存取電晶體AT1之剖面線LXI-LXI之剖面圖。如圖61所示，在由形成有電性連接存儲節點(接觸件SNC)之n型源極/汲極區域SDS之區域S，與形成有電性連接位元線(接觸件BLAC)之n型源極/汲極區域SDB之區域B包夾之區域上，形成存取電晶體AT1之存取閘電極AG1。於存取閘電極AG1正下方區域，作為p型環狀區域HR，形成環狀區域AHS俾鄰接源極/汲極區域SDS，且形成環狀區域AHB俾鄰接源極/汲極區域SDB。
且在由形成有電性連接接地配線(接觸件VSSC)之n型源極/汲極區域SDE之區域E，與形成有電性連接存儲節點(接觸件SNC)之n型源極/汲極區域SDS之區域S包夾之區域上，形成驅動電晶體DT1A之驅動閘電極DG1。於驅動閘電極DG1正下方區域，作為p型環狀區域HR，形成環狀區域DHS俾鄰接源極/汲極區域SDS，且形成環狀區域DHE俾鄰接源極/汲極區域SDE。又，關於與依第1例之半導體裝置相同之構件賦予同一符號，不重複其說明。
其次，說明關於電性連接各電晶體之多層配線構造。圖62係顯示1個記憶胞中電晶體與第1金屬配線連接構造之俯視圖。圖63係顯示第1金屬配線與第2金屬配線連接構造之俯視圖。圖64係顯示第2金屬配線與第3金屬配線連接構造之俯視圖。
存取電晶體AT1(AT2)1對源極/汲極區域之一方經由接觸件BLAC(/BLAC)、第1金屬配線BLAM1(/BLAM1)及穿孔BLAV1(/BLAV1)，電性連接作為位元線BLA(/BLA)之第2金屬配線BLAM2(/BLAM2)。
存取電晶體AT1(AT2)之閘電極AG1(AG2)經由接觸件WLAC、第1金屬配線WLAM1、穿孔WLAV1、第2金屬配線WLAM2及穿孔WLAV2，電性連接作為字元線WLA之第3金屬配線WLAM3。
存取電晶體AT3(AT4)之1對源極/汲極區域之一方經由接觸件BLBC(/BLBC)、第1金屬配線BLBM1(/BLBM1)及穿孔BLBV1(/BLBV1)，電性連接作為位元線BLB(/BLB)之第2金屬配線BLBM2(/BLBM2)。
存取電晶體AT3(AT4)之閘電極AG3(AG4)經由接觸件WLBC、第1金屬配線WLBM1、穿孔WLBV1、第2金屬配線WLBM2及穿孔WLBV2，電性連接作為字元線WLB之第3金屬配線WLBM3。
存取電晶體AT1(AT3)之1對源極/汲極區域之另一方經由接觸件SNC、第1金屬配線SNM1及接觸件SNLC，分別電性連接負載電晶體LT2之負載閘電極LG2、驅動電晶體DT2B之驅動閘電極DG2與驅動閘電晶體DT2A之驅動閘電極DG2。
存取電晶體AT2(AT4)之1對源極/汲極區域之另一方經由接觸件/SNC、第1金屬配線/SNM1及接觸件/SNLC，分別電性連接負載電晶體LT1之負載閘電極LG1、驅動電晶體DT1A之驅動閘電極DG1與驅動電晶體DT1B之驅動閘電極DG1。
且存取電晶體AT1(AT3)之1對源極/汲極區域之另一方電性連接驅動電晶體DT1A(DT1B)之1對源極/汲極區域之一方。存取電晶體AT2(AT4)之1對源極/汲極區域之另一方電性連接驅動電晶體DT2A(DT2B)之1對源極/汲極區域之一方。
且存取電晶體AT1(AT3)之1對源極/汲極區域之另一方經由接觸件SNC、第1金屬配線SNM1及接觸件SNLC，電性連接負載電晶體LT1之1對源極/汲極區域之一方。存取電晶體AT2(AT4)之1對源極/汲極區域之另一方經由接觸件/SNC、第1金屬配線/SNM1及接觸件/SNLC，電性連接負載電晶體LT2之1對源極/汲極區域之一方。
其次，說明關於上述半導體裝置之製造方法。首先，於半導體基板SUB主表面以元件分離絕緣膜形成元件分離區域ISR，藉此界定相互電性分離之元件形成區域FRN、FRP(參照圖60)。其次，經過與圖11所示之程序相同之程序，分別形成會成為存取閘電極AG1、AG2、AG3、AG4、驅動閘電極DG1、DG2及負載閘電極LG1、LG2之閘構造G(參照圖65)。其次，於閘構造G兩側面形成補償間隙壁(未經圖示)。
其次，如圖65所示，藉由施行既定照相雕刻處理，形成用來形成環狀區域，會成為植入遮罩之光阻遮罩RMH1(植入遮罩A)。形成光阻遮罩RMH1，俾依開口圖案使會成為存取閘電極AG1、AG3(AG2、AG4)之各閘構造G中，位於形成有電性連接存儲節點之源極/汲極區域之區域S側之側面、該區域S、會成為驅動閘電極DG1(DG2)之閘構造G與形成有電性連接接地配線之源極/汲極區域之區域E露出。
另一方面，形成光阻遮罩RMH1，俾包覆會成為存取閘電極AG1、AG3(AG2、AG4)之閘構造G中，位於形成電性連接位元線之源極/汲極區域之區域B側之側面與該區域B，並包覆PMIS區域RP。
其次，以光阻遮罩RMH1為植入遮罩，自與閘構造G延伸之方向大致正交之一方起，相對於垂直於半導體基板SUB主表面之方
向傾斜地植入例如硼，藉此於露出之p井區域形成p型雜質區域(未經圖示)。其次，同樣以光阻遮罩RMH1為植入遮罩，自和與閘構造G延伸之方向大致正交之一方相反方向之另一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入硼，藉此於露出之p井區域形成p型雜質區域(未經圖示)(環狀植入A)。又，此環狀植入A中，以相同植入量及相同植入能量植入硼。其後，去除光阻遮罩RMH1。
其次，如圖66所示，藉由施行既定照相雕刻處理，形成用來形成環狀區域，會成為植入遮罩之光阻遮罩RMH2(植入遮罩B)。形成光阻遮罩RMH2，俾依開口圖案使會成為驅動閘電極DG1(DG2)之閘構造G中，位於配置有形成電性連接存儲節點之源極/汲極區域之區域S之一側之側面、該區域S、會成為存取閘電極AG1、AG3(AG2、AG4)之閘構造G與形成電性連接位元線之源極/汲極區域之區域B露出。
另一方面，形成光阻遮罩RMH2，俾包覆會成為驅動閘電極DG1(DG2)之閘構造G中，位於配置有形成有電性連接接地配線之源極/汲極區域之區域E之一側之側面、該區域E與PMIS區域RP。
其次，以光阻遮罩RMH2為植入遮罩，自與閘構造G延伸之方向大致正交之一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入例如硼，藉此於露出之區域p井區域形成p型雜質區域(未經圖示)。其次，同樣以光阻遮罩RMH2為植入遮罩，自和與閘構造G延伸之方向大致正交之一方相反方向之另一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入硼，藉此於露出之p井區域形成p型雜質區域(未經圖示)(環狀植入B)。又，此環狀植入B中，以相同植入量及相同植入能量植入硼。
於環狀植入A與環狀植入B，在此，設定環狀植入B之植入量
高於環狀植入A之植入量之植入條件，俾環狀區域(AHB)之雜質濃度高於環狀區域(DHE)之雜質濃度。又，作為環狀植入之植入量，植入量使環狀區域(AHB)之雜質濃度與環狀區域(DHE)之雜質濃度不同即可，亦可設定為環狀植入B之植入量低於環狀植入A之植入量之植入條件。
其次，如圖67所示，形成使NMIS區域RN露出，包覆PMIS區域RP之光阻遮罩RME1(植入遮罩C)。其次，以該光阻遮罩RME1為植入遮罩，自垂直於半導體基板SUB主表面之方向起朝半導體基板SUB內植入例如磷或砷，藉此自露出之p井PW區域表面橫跨既定深度形成延伸區域ER(參照圖61)(延伸植入)。其後，去除光阻遮罩RME1。又，延伸植入亦可在環狀植入A及環狀植入B前進行。
其次，形成包覆NMIS區域RN，使PMIS區域RP露出之光阻遮罩(未經圖示)(植入遮罩D)。其次，與於元件形成區域FRN形成會成為環狀區域之p型雜質區域之程序相同，以該光阻遮罩為植入遮罩，自垂直於半導體基板SUB主表面之方向起朝露出之半導體基板SUB內植入磷或砷，藉此於元件形成區域FRP形成環狀區域(未經圖示)。其次，自垂直於半導體基板SUB主表面之方向起朝半導體基板SUB內植入硼，藉此形成延伸區域(未經圖示)。其後，去除該光阻遮罩。
其次，經過與圖28~圖31所示之程序(實施形態1)相同之程序，如圖61所示，作為第1金屬配線，形成銅配線CW1。其後，在銅配線CW1上，形成圖63及圖64所示之多層配線構造，形成SRAM記憶胞之主要部分。
包含雙埠SRAM記憶胞之本半導體裝置存取電晶體AT1、AT3(AT2、AT4)中，雜質濃度相對較高之環狀區域AHS形成於存儲節點SN(/SN)側，雜質濃度相對較低之環狀區域AHB形成於位元線
BLA、/BLA(BLB、/BLB)側。且驅動電晶體DT1、DT2中，雜質濃度相對較高之環狀區域DHS形成於存儲節點SN(/SN)側，雜質濃度相對較低之環狀區域DHE形成於接地配線VSS側。且本半導體裝置中，相較於依第2例之半導體裝置，分別形成驅動電晶體DT1、DT2之元件形成區域FRN分成2個。
依第2例之半導體裝置中，如圖51所示，形成驅動電晶體DT1(DT2)、存取電晶體AT1(AT2)及存取電晶體AT3(AT4)之元件形成區域FRN相互連接，該元件形成區域FRN之圖案中有彎曲之部分(彎曲圖案)。伴隨半導體裝置之微細化會變得難以藉由照相雕刻處理圖案化如此之彎曲圖案，故完成圖案(形狀)會帶圓弧。
依第3例之半導體裝置中，分別形成驅動電晶體DT1、DT2之元件形成區域FRN分成2個，故無如此之彎曲圖案。因此，無作為完成圖案帶圓弧之部分，可抑制起因於遮罩偏離等之特性差異。
且驅動電晶體DT1、DT2之閘幅雖因分別形成驅動電晶體DT1、DT2之元件形成區域FRN分成2個，相當程度地較係依第2例之半導體裝置時短，但作為驅動電晶體DT1(DT2)之閘幅，較存取電晶體AT1、AT3(AT2、AT4)各閘幅長。
因此，如實施形態1中所說明，於讀取動作，可易於抑制自位元線(BLA(/BLA)、BLB(/BLB))側朝存儲節點(SN(/SN))側，於存取電晶體(AT1(AT2)、AT3(AT4))流動之電流，並可使自存儲節點(SN(/SN))側朝接地配線(VSS)側，於驅動電晶體DT1(DT2)流動之電流易於增加。藉此，可提高β比，可提高讀取邊限。
且於寫入動作，可使自存儲節點(SN(/SN))側朝位元線(BLA(/BLA)、BLB(/BLB))側，於存取電晶體(AT1(AT2)、AT3(AT4))流動之電流(電流IFA)易於增加。藉此，可提高γ比，可提高寫入邊
限。如此，依第3例之半導體裝置中，可提高讀取邊限與寫入邊限雙方。
且如實施形態1中所說明，驅動電晶體DT1、DT2中流動之電流僅係讀取動作時自存儲節點側朝接地配線側流動之電流。因此，形成雜質濃度相對較高之環狀區域DHS於存儲節點SN(/SN)側，形成雜質濃度相對較低之環狀區域DHE於接地配線(VSS)側，藉此可使驅動電晶體DT1、DT2之臨限值電壓相對較低，使讀取時可高速動作。
另一方面，如實施形態1中所說明，設定驅動電晶體DT1、DT2中環狀區域DHE之雜質濃度高於存取電晶體AT1、AT2環狀區域AHB之雜質濃度時，可抑制於讀取動作時，來自驅動電晶體DT1、DT2之漏洩電流。
且上述半導體裝置中，存取電晶體AT1、AT2、AT3、AT4之環狀區域AHB、AHS，與驅動電晶體DT1、DT2之環狀區域DHE、DHS係藉由光阻遮罩RMH1(植入遮罩A)與光阻遮罩RMH2(植入遮罩B)形成。且負載電晶體LT1、LT2之環狀區域係藉由光阻遮罩(植入遮罩D)形成。藉此，相較於係依比較例之半導體裝置時，可刪減1片用來形成環狀區域之照相雕刻遮罩。
在此，說明關於包含雙埠SRAM記憶胞之半導體裝置之其他例。首先，SRAM記憶胞之等價電路與圖42所示之等價電路相同，故不重複其說明。
其次，說明關於SRAM記憶胞之構造。圖68係顯示構成SRAM胞陣列記憶胞之電晶體及連接該電晶體之接觸件佈局之俯視圖。此俯視圖中，由虛線包圍之區域分別構成一個SRAM記憶胞。
於半導體基板SUB主表面，以元件分離絕緣膜形成元件分離區域ISR，藉此界定相互電性分離之元件形成區域FRN、FRP。元件形成區域FRN形成於NMIS區域RN。
作為n通道型MIS電晶體，於元件形成區域FRN形成存取電晶體AT1、AT2、AT3、AT4，與驅動電晶體DT1、DT2。另一方面，作為p通道型MIS電晶體，於元件形成區域FRP形成負載電晶體LT1、LT1。
形成存取電晶體AT1之元件形成區域FRN，與形成存取電晶體AT2及驅動電晶體DT2之元件形成區域FRN藉由元件分離區域ISR相互電性分離。且形成存取電晶體AT4之元件形成區域FRN，與形成存取電晶體AT3及驅動電晶體DT1之元件形成區域FRN藉由元件分離區域ISR相互電性分離。
形成存取電晶體AT1、AT2之存取閘電極AG1、AG2，俾作為共通電極，穿越元件形成區域FRN。且形成存取電晶體AT3、AT4之存取閘電極AG3、AG4，俾作為共通電極，穿越元件形成區域FRN。形成驅動電晶體DT1之驅動閘電極DG1，俾穿越形成存取電晶體AT3之元件形成區域FRN。形成驅動電晶體DT2之驅動閘電極DG2，俾穿越形成存取電晶體AT2之元件形成區域FRN。
另一方面，形成負載電晶體LT1、LT2之負載閘電極LG1、LG2，俾穿越元件形成區域FRP。且形成存取閘電極AG1、AG2、AG3、AG4、驅動閘電極DG1、DG2及負載閘電極LG1、LG2，俾皆朝一方向延伸。
圖69係沿圖68中，通過SRAM記憶胞驅動電晶體DT2與存取電晶體AT2之剖面線LXIX-LXIX之剖面圖。如圖69所示，在由形成有
電性連接存儲節點(接觸件/SNC)之n型源極/汲極區域SDS之區域S，與形成有電性連接位元線(接觸件/BLAC)之n型源極/汲極區域SDB之區域B包夾之區域上，形成存取電晶體AT2之存取閘電極AG2。於存取閘電極AG2正下方區域，作為p型環狀區域HR，形成環狀區域AHS俾鄰接源極/汲極區域SDS，且形成環狀區域AHB俾鄰接源極/汲極區域SDB。
且在由形成有電性連接接地配線(接觸件VSSC)之n型源極/汲極區域SDE之區域E，與形成有電性連接存儲節點(接觸件/SNC)之n型源極/汲極區域SDS之區域S包夾之區域上，形成驅動電晶體DT2之驅動閘電極DG2。於驅動閘電極DG2正下方區域，作為p型環狀區域HR，形成環狀區域DHS俾鄰接源極/汲極區域SDS，且形成環狀區域DHE俾鄰接源極/汲極區域SDE。又，關於與圖5(實施形態1)所示之半導體裝置相同之構件賦予同一符號，不重複其說明。
其次，說明關於電性連接各電晶體之多層配線構造。圖70係顯示1個記憶胞中電晶體與第1金屬配線連接構造之俯視圖。圖71係顯示第1金屬配線與第2金屬配線連接構造之俯視圖。圖72係顯示第2金屬配線與第3金屬配線連接構造之俯視圖。
存取電晶體AT1(AT2)1對源極/汲極區域之一方經由接觸件BLAC(/BLAC)、第1金屬配線BLAM1(/BLAM1)及穿孔BLAV1(/BLAV1)，電性連接作為位元線BLA(/BLA)之第2金屬配線BLAM2(/BLAM2)。
存取電晶體AT1(AT2)之閘電極AG1(AG2)經由接觸件WLAC、第1金屬配線WLAM1、穿孔WLAV1、第2金屬配線WLAM2及穿孔WLAV2，電性連接作為字元線WLA之第3金屬配線WLAM3。
存取電晶體AT3(AT4)之1對源極/汲極區域之一方經由接觸件BLBC(/BLBC)、第1金屬配線BLBM1(/BLBM1)及穿孔BLBV1(/BLBV1)，電性連接作為位元線BLB(/BLB)之第2金屬配線BLBM2(/BLBM2)。
存取電晶體AT3(AT4)之閘電極AG3(AG4)經由接觸件WLBC、第1金屬配線WLBM1、穿孔WLBV1、第2金屬配線WLBM2及穿孔WLBV2，電性連接作為字元線WLB之第3金屬配線WLBM3。
存取電晶體AT1之1對源極/汲極區域之另一方經由接觸件SNC電性連接負載電晶體LT2之負載閘電極LG2，與驅動電晶體DT2之驅動閘電極DG2。
存取電晶體AT3之1對源極/汲極區域之另一方經由接觸件SNC、第1金屬配線SNM1及接觸件LGC電性連接負載電晶體LT2之負載閘電極LG2，與驅動電晶體DT2之驅動閘電極DG2。
存取電晶體AT2之1對源極/汲極區域之另一方經由接觸件/SNC、第1金屬配線/SNM1及接觸件/LGC電性連接負載電晶體LT1之負載閘電極LG1，與驅動電晶體DT1之驅動閘電極DG1。
存取電晶體AT4之1對源極/汲極區域之另一方經由接觸件/SNC電性連接負載電晶體LT1之負載閘電極LG1，與驅動電晶體DT1之驅動閘電極DG1。
其次，說明關於上述半導體裝置之製造方法。首先，於半導體基板SUB主表面以元件分離絕緣膜形成元件分離區域ISR，藉此界定相互電性分離之元件形成區域FRN、FRP(參照圖68)。其次，
經過與圖11所示之程序相同之程序，分別形成會成為存取閘電極AG1、AG2、AG3、AG4、驅動閘電極DG1、DG2及負載閘電極LG1、LG2之閘構造G(參照圖73)。其次，於閘構造G兩側面形成補償間隙壁(未經圖示)。
其次，如圖73所示，藉由施行既定照相雕刻處理，形成用來形成環狀區域，會成為植入遮罩之光阻遮罩RMH1(植入遮罩A)。形成光阻遮罩RMH1，俾依開口圖案使會成為存取閘電極AG1、AG2(AG3、AG4)之各閘構造G中，位於形成電性連接存儲節點之源極/汲極區域之區域S側之側面、該區域S、會成為驅動閘電極DG2(DG1)之閘構造G與形成有電性連接接地配線之源極/汲極區域之區域E露出。
另一方面，形成光阻遮罩RMH1，俾包覆會成為存取閘電極AG1、AG2(AG3、AG4)之閘構造G中，位於形成電性連接位元線之源極/汲極區域之區域B側之側面與該區域B，並包覆PMIS區域RP。
其次，以光阻遮罩RMH1為植入遮罩，自與閘構造G延伸之方向大致正交之一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入例如硼，藉此於露出之p井區域形成p型雜質區域(未經圖示)。其次，同樣以光阻遮罩RMH1為植入遮罩，自和與閘構造G延伸之方向大致正交之一方相反方向之另一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入硼，藉此於露出之p井區域形成p型雜質區域(未經圖示)(環狀植入A)。又，此環狀植入A中，以相同植入量及相同植入能量植入硼。其後，去除光阻遮罩RMH1。
其次，如圖74所示，藉由施行既定照相雕刻處理，形成用來形成環狀區域，會成為植入遮罩之光阻遮罩RMH2(植入遮罩B)。
形成光阻遮罩RMH2，俾依開口圖案使會成為驅動閘電極DG1(DG2)之閘構造G中，位於配置有形成電性連接存儲節點之源極/汲極區域之區域S之一側之側面、該區域S、會成為存取閘電極AG1、AG2(AG3、AG4)之閘構造G與形成電性連接位元線之源極/汲極區域之區域B露出。
另一方面，形成光阻遮罩RMH2，俾包覆會成為驅動閘電極DG1(DG2)之閘構造G中，位於配置有形成有電性連接接地配線之源極/汲極區域之區域E之一側之側面、該區域E與元件形成區域FRP。
其次，以光阻遮罩RMH2為植入遮罩，自與閘構造G延伸之方向大致正交之一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入例如硼，藉此於露出之區域p井區域形成p型雜質區域(未經圖示)。其次，同樣以光阻遮罩RMH2為植入遮罩，自和與閘構造G延伸之方向大致正交之一方相反方向之另一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入硼，藉此於露出之p井區域形成p型雜質區域(未經圖示)(環狀植入B)。又，此環狀植入B中，以相同植入量及相同植入能量植入硼。
於環狀植入A與環狀植入B，在此設定環狀植入B之植入量高於環狀植入A之植入量之植入條件，俾環狀區域(AHB)之雜質濃度高於環狀區域(DHE)之雜質濃度。又，作為環狀植入之植入量，植入量使環狀區域(AHB)之雜質濃度與環狀區域(DHE)之雜質濃度不同即可，亦可設定為環狀植入B之植入量低於環狀植入A之植入量之植入條件。
其次，如圖75所示，形成使NMIS區域RN露出，包覆PMIS區域RP之光阻遮罩RME1(植入遮罩C)。其次，以該光阻遮罩RME1為植入遮罩，自垂直於半導體基板SUB主表面之方向起朝半導體
基板SUB內植入例如磷或砷，藉此自露出之p井PW區域表面橫跨既定深度形成延伸區域ER(參照圖69)(延伸植入)。其後，去除光阻遮罩RME1。又，延伸植入亦可在環狀植入A及環狀植入B前進行。
其次，形成包覆NMIS區域RN，使PMIS區域RP露出之光阻遮罩(未經圖示)(植入遮罩D)。其次，與於元件形成區域FRN形成會成為環狀區域之p型雜質區域之程序相同，以該光阻遮罩為植入遮罩，自垂直於半導體基板SUB主表面之方向起朝露出之半導體基板SUB內植入磷或砷，藉此於元件形成區域FRP形成環狀區域(未經圖示)。其次，自垂直於半導體基板SUB主表面之方向起朝半導體基板SUB內植入硼，藉此形成延伸區域(未經圖示)。其後，去除該光阻遮罩。
其次，經過與圖28~圖31所示之程序(實施形態1)相同之程序，如圖69所示，作為第1金屬配線，形成銅配線CW1。其後，在銅配線CW1上，形成圖71及圖72所示之多層配線構造，形成SRAM記憶胞之主要部分。
包含雙埠SRAM記憶胞之本半導體裝置中，於存取電晶體AT1、AT2，AT3、AT3分別形成環狀區域AHS、AHB。存取電晶體AT1(AT2)中，雜質濃度相對較高之環狀區域AHS形成於存儲節點SN(/SN)側，雜質濃度相對較低之環狀區域AHB形成於位元線BLA(/BLA)側。存取電晶體AT3(AT4)中，雜質濃度相對較高之環狀區域AHS形成於存儲節點SN(/SN)側，雜質濃度相對較低之環狀區域AHB形成於位元線BLB(/BLB)側。
且於驅動電晶體DT1、DT2分別形成環狀區域DHS、DHB。雜質濃度相對較高之環狀區域DHS形成於存儲節點SN(/SN)側，雜質濃度相對較低之環狀區域DHE形成於接地配線VSS側。
因此，如實施形態1中所說明，於讀取動作，可易於抑制自位元線(BLA(/BLA)、BLB(/BLB))側朝存儲節點(SN(/SN))側，於存取電晶體(AT1(AT2)、AT3(AT4))流動之電流，並可使自存儲節點(SN(/SN))側朝接地配線(VSS)側，於驅動電晶體DT1(DT2)流動之電流易於增加。藉此，可提高β比，可提高讀取邊限。
且於寫入動作，可使自存儲節點(SN(/SN))側朝位元線(BLA(/BLA)、BLB(/BLB))側，於存取電晶體(AT1(AT2)、AT3(AT4))流動之電流(電流IFA)易於增加。藉此，可提高γ比，可提高寫入邊限。如此，本半導體裝置中，可提高讀取邊限與寫入邊限雙方。
且如實施形態1中所說明，驅動電晶體DT1、DT2中流動之電流僅係讀取動作時自存儲節點側朝接地配線側流動之電流。因此，形成雜質濃度相對較高之環狀區域DHS於存儲節點SN(/SN)側，形成雜質濃度相對較低之環狀區域DHE於接地配線(VSS)側，藉此可使驅動電晶體DT1、DT2之臨限值電壓相對較低，使讀取時可高速動作。
另一方面，如實施形態1中所說明，設定驅動電晶體DT1、DT2中環狀區域DHE之雜質濃度高於存取電晶體AT1、AT2環狀區域AHB之雜質濃度時，可抑制於讀取動作時，來自驅動電晶體DT1、DT2之漏洩電流。
且上述半導體裝置中，存取電晶體AT1、AT2、AT3、AT4之環狀區域AHB、AHS，與驅動電晶體DT1、DT2之環狀區域DHE、DHS係藉由光阻遮罩RMH1(植入遮罩A)與光阻遮罩RMH2(植入遮罩B)形成。且負載電晶體LT1、LT2之環狀區域係藉由光阻遮罩(植入遮罩D)形成。藉此，相較於係依比較例之半導體裝置時，可刪減1片用來形成環狀區域之照相雕刻遮罩。
在此，說明關於作為包含雙埠SRAM記憶胞之半導體裝置，具有4個存取電晶體、4個驅動電晶體及2個負載電晶體之半導體裝置。
首先，該SRAM記憶胞之等價電路與圖59(實施形態2第3例)所示之等價電路基本上相同。如圖76所示，雙埠SRAM記憶胞中，驅動電晶體DT1與驅動電晶體DT3在存儲節點SN與接地配線(VSS)之間並列連接。驅動電晶體DT2與驅動電晶體DT4在存儲節點/SN與接地配線(VSS)之間並列連接。
設定驅動電晶體DT1、DT3(DT2、DT4)中，分別形成之1對環狀區域HR內，鄰接連接存儲節點SN(/SN)之源極/汲極區域之環狀區域DHS之雜質濃度高於鄰接連接接地配線(VSS)之源極/汲極區域之環狀區域DHE之雜質濃度。又，關於此以外之構成，與圖59所示之等價電路相同，故對同一構件賦予同一符號不重複其說明。
其次，說明關於SRAM記憶胞之構造。圖77係顯示構成SRAM胞陣列記憶胞之電晶體及連接該電晶體之接觸件佈局之俯視圖。此俯視圖中，由虛線包圍之區域分別構成一個SRAM記憶胞。
於半導體基板SUB主表面，以元件分離絕緣膜形成元件分離區域ISR，藉此界定相互電性分離之元件形成區域FRN、FRP。元件形成區域FRN形成於NMIS區域RN。元件形成區域FRP形成於PMIS區域RP。
作為n通道型MIS電晶體，於元件形成區域FRN形成存取電晶體AT1、AT3、AT2、AT4，與驅動電晶體DT1、DT2、DT3、DT4。另一方面，作為p通道型MIS電晶體，於元件形成區域FRP，形成負載電晶體LT1、LT2。
形成存取電晶體AT1之元件形成區域FRN與形成存取電晶體AT3之元件形成區域FRN連接。形成驅動電晶體DT1之元件形成區域FRN與形成驅動電晶體DT3之元件形成區域FRN連接。形成存取電晶體AT1、AT3之元件形成區域FRN，與形成驅動電晶體DT1、DT3之元件形成區域FRN藉由元件分離區域ISR相互電性分離。
形成存取電晶體AT2之元件形成區域FRN與形成存取電晶體AT4之元件形成區域FRN連接。形成驅動電晶體DT2之元件形成區域FRN與形成驅動電晶體DT4之元件形成區域FRN連接。形成存取電晶體AT2、AT4之元件形成區域FRN，與形成驅動電晶體DT2、DT4之元件形成區域FRN藉由元件分離區域ISR相互電性分離。
形成驅動電晶體DT1、DT3之驅動閘電極DG1、DG3，俾共通閘電極(閘構造)彎曲，分別穿越元件形成區域FRN。且形成驅動電晶體DT2、DT4之驅動閘電極DG2、DG4，俾共通閘電極(閘構造)彎曲，分別穿越元件形成區域FRN。
圖78係沿圖77中，通過SRAM記憶胞存取電晶體AT3與存取電晶體AT3之剖面線LXXVIII-LXXVIII之剖面圖。且圖79係沿圖77中，通過驅動電晶體DT1與驅動電晶體DT3之剖面線LXXIX-LXXIX之剖面圖。
如圖78所示，在由形成有電性連接存儲節點(接觸件SNC)之n型源極/汲極區域SDS之區域S，與形成有電性連接位元線(接觸件BLAC)之n型源極/汲極區域SDB之區域B包夾之區域上，形成存取電晶體AT1之存取閘電極AG1。於存取閘電極AG1正下方區域，作為p型環狀區域HR，形成環狀區域AHS俾鄰接源極/汲極區域SDS，形成環狀區域AHB俾鄰接源極/汲極區域SDB。
且在由形成有電性連接存儲節點(接觸件SNC)之n型源極/汲極區域SDS之區域S，與形成有電性連接位元線(接觸件BLBC)之n型源極/汲極區域SDB之區域B包夾之區域上，形成存取電晶體AT3之存取閘電極AG3。於存取閘電極AG3正下方區域，作為p型環狀區域HR，形成環狀區域AHS俾鄰接源極/汲極區域SDS，形成環狀區域AHB俾鄰接源極/汲極區域SDB。
如圖79所示，在由形成有電性連接存儲節點(接觸件SNC)之n型源極/汲極區域SDS之區域S，與形成有電性連接接地配線(接觸件VSSC)之n型源極/汲極區域SDE之區域E包夾之區域上，形成驅動電晶體DT1之驅動閘電極DG1。於驅動閘電極DG1正下方區域，作為p型環狀區域HR，形成環狀區域DHS俾鄰接源極/汲極區域SDS，形成環狀區域DHE俾鄰接源極/汲極區域SDE。
且在由形成有電性連接存儲節點(接觸件SNC)之n型源極/汲極區域SDS之區域S，與形成有電性連接接地配線(接觸件VSSC)之n型源極/汲極區域SDE之區域E包夾之區域上，形成驅動電晶體DT3之驅動閘電極DG3。於驅動閘電極DG3正下方區域，作為p型環狀區域HR，形成環狀區域DHS俾鄰接源極/汲極區域SDS，形成環狀區域DHE俾鄰接源極/汲極區域SDE。
又，關於此以外之構成，與圖61等所示之構造相同，故對同一構件賦予同一符號，不重複其說明。且在圖78及圖79所示之第1金屬配線更上層，藉由多層金屬配線等，形成對應圖76所示之SRAM記憶胞等價電路之多層配線構造(未經圖示)。
其次，說明關於上述半導體裝置之製造方法。首先，於半導體基板SUB主表面以元件分離絕緣膜形成元件分離區域ISR，藉此界定相互電性分離之元件形成區域FRN、FRP(參照圖77)。其次，經過與圖11所示之程序相同之程序，分別形成會成為存取閘電極
AG1、AG2、AG3、AG4、驅動閘電極DG1、DG2、DG3、DG4及負載閘電極LG1、LG2之閘構造G(參照圖80)。其次，於閘構造G兩側面形成補償間隙壁。
其次，如圖80所示，藉由施行既定照相雕刻處理，形成用來形成環狀區域，會成為植入遮罩之光阻遮罩RMH1(植入遮罩A)。形成光阻遮罩RMH1，俾使會成為存取閘電極AG1、AG3(AG2、AG4)之各閘構造G中，位於形成有電性連接存儲節點之源極/汲極區域之區域S側之側面與該區域S露出，並使會成為驅動閘電極DG1、DG3(DG2、DG4)之閘構造G、形成有電性連接接地配線之源極/汲極區域之區域E與形成有電性連接存儲節點之源極/汲極區域之區域S露出。
另一方面，形成光阻遮罩RMH1，俾包覆會成為存取閘電極AG1、AG3(AG2、AG4)之閘構造G中，位於形成電性連接位元線之源極/汲極區域之區域B側之側面與該區域B，並包覆PMIS區域RP。
其次，以光阻遮罩RMH1為植入遮罩，自與閘構造G延伸之方向大致正交之一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入例如硼，藉此於露出之p井區域形成p型雜質區域(未經圖示)。其次，同樣以光阻遮罩RMH1為植入遮罩，自和與閘構造G延伸之方向大致正交之一方相反方向之另一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入硼，藉此於露出之p井區域形成p型雜質區域(未經圖示)(環狀植入A)。又，此環狀植入A中，以相同植入量及相同植入能量植入硼。其後，去除光阻遮罩RMH1。
其次，如圖81所示，藉由施行既定照相雕刻處理，形成用來形成環狀區域，會成為植入遮罩之光阻遮罩RMH2(植入遮罩B)。
形成光阻遮罩RMH2，俾使會成為存取閘電極AG1、AG3(AG2、AG4)之各閘構造G、形成有電性連接存儲節點之源極/汲極區域之區域S與形成電性連接位元線之源極/汲極區域之區域B露出，並使會成為驅動閘電極DG1、DG3(DG2、DG4)之閘構造G中，位於配置形成有電性連接存儲節點之源極/汲極區域之區域S側之側面與該區域S露出。
另一方面，形成光阻遮罩RMH2，俾包覆會成為驅動閘電極DG1、DG3(DG2、DG4)之閘構造G中，位於配置形成有電性連接接地配線之源極/汲極區域之區域E側之側面、該區域E與元件形成區域FRP。
其次，以光阻遮罩RMH2為植入遮罩，自與閘構造G延伸之方向大致正交之一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入例如硼，藉此於露出之區域p井區域形成p型雜質區域(未經圖示)。其次，同樣以光阻遮罩RMH2為植入遮罩，自和與閘構造G延伸之方向大致正交之一方相反方向之另一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入硼，藉此於露出之p井區域形成p型雜質區域(未經圖示)(環狀植入B)。又，此環狀植入B中，以相同植入量及相同植入能量植入硼。
於環狀植入A與環狀植入B，在此設定環狀植入B之植入量高於環狀植入A之植入量之植入條件，俾環狀區域(AHB)之雜質濃度高於環狀區域(DHE)之雜質濃度。又，作為環狀植入之植入量，植入量使環狀區域(AHB)之雜質濃度與環狀區域(DHE)之雜質濃度不同即可，亦可設定為環狀植入B之植入量低於環狀植入A之植入量之植入條件。
其次，如圖82所示，形成使NMIS區域RN露出，包覆PMIS區域RP之光阻遮罩RME1(植入遮罩C)。其次，以該光阻遮罩RME1
為植入遮罩，自垂直於半導體基板SUB主表面之方向起朝半導體基板SUB內植入例如磷或砷，藉此自露出之p井PW區域表面橫跨既定深度形成延伸區域ER(參照圖78、圖79)(延伸植入)。其後，去除光阻遮罩RME1。又，延伸植入亦可在環狀植入A及環狀植入B前進行。
其次，形成包覆NMIS區域RN，使PMIS區域RP露出之光阻遮罩(未經圖示)(植入遮罩D)。其次，與於元件形成區域FRN形成會成為環狀區域之p型雜質區域之程序相同，以該光阻遮罩為植入遮罩，自垂直於半導體基板SUB主表面之方向起朝露出之半導體基板SUB內植入磷或砷，藉此於元件形成區域FRP形成環狀區域(未經圖示)。其次，自垂直於半導體基板SUB主表面之方向起朝半導體基板SUB內植入硼，藉此形成延伸區域(未經圖示)。其後，去除該光阻遮罩。
其次，經過與圖28~圖31所示之程序(實施形態1)相同之程序，如圖78或圖79所示，作為第1金屬配線，形成銅配線CW1。其後，在銅配線CW1上形成多層配線構造，形成SRAM記憶胞之主要部分。
包含雙埠SRAM記憶胞之本半導體裝置存取電晶體AT1(AT2)中，雜質濃度相對較高之環狀區域AHS形成於存儲節點SN(/SN)側，雜質濃度相對較低之環狀區域AHB形成於位元線BLA(/BLA)側。存取電晶體AT3(AT4)中，雜質濃度相對較高之環狀區域AHS形成於存儲節點SN(/SN)側，雜質濃度相對較低之環狀區域AHB形成於位元線BLB(/BLB)側。
且驅動電晶體DT1、DT3(DT2、DT4)中，雜質濃度相對較高之環狀區域DHS形成於存儲節點SN(/SN)側，雜質濃度相對較低之環狀區域DHE形成於接地配線VSS側。且驅動電晶體DT1與驅動電
晶體DT3並列連接，驅動電晶體DT2與驅動電晶體DT4並列連接。
因此，如實施形態1中所說明，於讀取動作，可易於抑制自位元線(BLA(/BLA)、BLB(/BLB))側朝存儲節點(SN(/SN))側，於存取電晶體(AT1(AT2)、AT3(AT4))流動之電流，並可使自存儲節點(SN(/SN))側朝接地配線(VSS)側，於驅動電晶體DT1、DT3(DT2、DT4)流動之電流易於更增加。藉此，可提高β比，可更提高讀取邊限。
且於寫入動作，可使自存儲節點(SN(/SN))側朝位元線(BLA(/BLA)、BLB(/BLB))側，於存取電晶體(AT1(AT2)、AT3(AT4))流動之電流(電流IFA)易於增加。藉此，可提高γ比，可提高寫入邊限。如此，依第2例之半導體裝置中，可提高讀取邊限與寫入邊限雙方。
且如實施形態1中所說明，於驅動電晶體DT1、DT3(DT2、DT4)流動之電流僅係於讀取動作時自存儲節點側朝接地配線側流動之電流。因此，形成雜質濃度相對較高之環狀區域DHS於存儲節點SN(/SN)側，形成雜質濃度相對較低之環狀區域DHE於接地配線(VSS)側，藉此可使驅動電晶體DT1、DT2(DT2、DT4)之臨限值電壓相對降低，可在讀取時高速動作。
另一方面，如實施形態1中所說明，設定驅動電晶體DT1、DT3、DT2、DT4中環狀區域DHE之雜質濃度高於存取電晶體AT1(AT3)、AT2(AT4)之環狀區域AHB之雜質濃度時，可抑制在讀取動作時，來自驅動電晶體DT1、DT3、DT2、DT4之漏洩電流。
且上述半導體裝置中，存取電晶體AT1、AT2、AT3、AT4之環狀區域AHB、AHS，與驅動電晶體DT1、DT3、DT2、DT4之環狀區域DHE、DHS係藉由光阻遮罩RMH1(植入遮罩A)與光阻遮罩
RMH2(植入遮罩B)形成。且負載電晶體LT1、LT2之環狀區域係藉由光阻遮罩(植入遮罩D)形成。藉此，相較於係依比較例之半導體裝置時，可刪減1片用來形成環狀區域之照相雕刻遮罩。
在此，說明關於作為包含雙埠SRAM記憶胞之半導體裝置，具有4個存取電晶體、4個驅動電晶體及2個負載電晶體之半導體裝置其他例。
首先，該SRAM記憶胞之等價電路與圖76(實施形態4)之等價電路相同，故不重複其說明。
其次，說明關於SRAM記憶胞之構造。圖83係顯示構成SRAM胞陣列記憶胞之電晶體及連接該電晶體之接觸件佈局之俯視圖。此俯視圖中，由虛線包圍之區域分別構成一個SRAM記憶胞。
於半導體基板SUB主表面，以元件分離絕緣膜形成元件分離區域ISR，藉此界定相互電性分離之元件形成區域FRN、FRP。元件形成區域FRN形成於NMIS區域RN。元件形成區域FRP形成於PMIS區域RP。
作為n通道型MIS電晶體，於元件形成區域FRN形成存取電晶體AT1、AT2、AT3、AT4，與驅動電晶體DT1、DT2、DT3、DT4。另一方面，作為p通道型MIS電晶體，於元件形成區域FRP，形成負載電晶體LT1、LT2。
形成存取電晶體AT1之元件形成區域FRN、形成驅動電晶體DT1之元件形成區域FRN、形成驅動電晶體DT2之元件形成區域FRN與形成存取電晶體AT2之元件形成區域FRN連接。且形成存取電晶體AT3之元件形成區域FRN、形成驅動電晶體DT3之元件形成
區域FRN、形成驅動電晶體DT4之元件形成區域FRN與形成存取電晶體AT4之元件形成區域FRN連接。
形成存取電晶體AT1、AT2及驅動電晶體DT1、DT2之元件形成區域FRN，與形成存取電晶體AT3、AT4及驅動電晶體DT3、DT4之元件形成區域FRN藉由元件分離區域ISR相互電性分離。
驅動電晶體DT1、DT3之驅動閘電極DG1、DG3及負載電晶體LT1之負載閘電極LG1藉由共通閘電極(閘構造)形成。驅動電晶體DT1與驅動電晶體DT3並列連接。負載閘電極LG1位在驅動閘電極DG1與驅動閘電極DG3之間。
且驅動電晶體DT2、DT4之驅動閘電極DG2、DG4及負載電晶體LT2之負載閘電極LG2藉由共通閘電極(閘構造)形成。驅動電晶體DT2與驅動電晶體DT4並列連接。負載閘電極LG2位在驅動閘電極DG2與驅動閘電極DG4之間。
且在半導體基板表面上形成對應等價電路而連接存取電晶體AT1~AT4、驅動電晶體DT1~DT3及負載電晶體LT1、LT2之多層配線構造(未經圖示)。
其次，說明關於上述半導體裝置之製造方法。首先，於半導體基板SUB主表面以元件分離絕緣膜形成元件分離區域ISR，藉此界定相互電性分離之元件形成區域FRN、FRP(參照圖83)。其次，經過與圖11所示之程序相同之程序，分別形成會成為存取閘電極AG1、AG2、AG3、AG4、驅動閘電極DG1、DG2、DG3、DG4及負載閘電極LG1、LG2之閘構造G(參照圖84)。其次，於閘構造G兩側面形成補償間隙壁。
其次，如圖84所示，藉由施行既定照相雕刻處理，形成用來
形成環狀區域，會成為植入遮罩之光阻遮罩RMH1(植入遮罩A)。形成光阻遮罩RMH1，俾使會成為存取閘電極AG1、AG2(AG3、AG4)之各閘構造G中，位於形成電性連接存儲節點之源極/汲極區域之區域S側之側面與該區域S露出，並依開口圖案使會成為驅動閘電極DG1、DG2(DG3、DG4)之閘構造G，與形成有電性連接接地配線之源極/汲極區域之區域E露出。
另一方面，形成光阻遮罩RMH1，俾包覆會成為存取閘電極AG1、AG2(AG3、AG4)之閘構造G中，位於形成電性連接位元線之源極/汲極區域之區域B側之側面與該區域B，並包覆PMIS區域RP。
其次，以光阻遮罩RMH1為植入遮罩，自與閘構造G延伸之方向大致正交之一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入例如硼，藉此於露出之p井區域形成p型雜質區域(未經圖示)。其次，同樣以光阻遮罩RMH1為植入遮罩，自和與閘構造G延伸之方向大致正交之一方相反方向之另一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入硼，藉此於露出之p井區域形成p型雜質區域(未經圖示)(環狀植入A)。又，此環狀植入A中，以相同植入量及相同植入能量植入硼。其後，去除光阻遮罩RMH1。
其次，如圖85所示，藉由施行既定照相雕刻處理，形成用來形成環狀區域，會成為植入遮罩之光阻遮罩RMH2(植入遮罩B)。形成光阻遮罩RMH2，俾使會成為存取閘電極AG1、AG2(AG3、AG4)之各閘構造G、形成有電性連接存儲節點之源極/汲極區域之區域S與形成電性連接位元線之源極/汲極區域之區域B露出，並依開口圖案使會成為驅動閘電極DG1、DG2(DG3、DG4)之閘構造G中，位於配置形成有電性連接存儲節點之源極/汲極區域之區域S側之側面露出。
另一方面，形成光阻遮罩RMH2，俾包覆會成為驅動閘電極DG1、DG2(DG3、DG4)之閘構造G中，位於配置形成有電性連接接地配線之源極/汲極區域之區域E側之側面、該區域E與元件形成區域FRP。
其次，以光阻遮罩RMH2為植入遮罩，自與閘構造G延伸之方向大致正交之一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入例如硼，藉此於露出之區域p井區域形成p型雜質區域(未經圖示)。其次，同樣以光阻遮罩RMH2為植入遮罩，自和與閘構造G延伸之方向大致正交之一方相反方向之另一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入硼，藉此於露出之p井區域形成p型雜質區域(未經圖示)(環狀植入B)。又，此環狀植入B中，以相同植入量及相同植入能量植入硼。
於環狀植入A與環狀植入B，在此設定環狀植入B之植入量高於環狀植入A之植入量之植入條件，俾環狀區域(AHB)之雜質濃度高於環狀區域(DHE)之雜質濃度。又，作為環狀植入之植入量，植入量使環狀區域(AHB)之雜質濃度與環狀區域(DHE)之雜質濃度不同即可，亦可設定為環狀植入B之植入量低於環狀植入A之植入量之植入條件。
其次，如圖86所示，形成使NMIS區域RN露出，包覆PMIS區域RP之光阻遮罩RME1(植入遮罩C)。其次，以該光阻遮罩RME1為植入遮罩，自垂直於半導體基板SUB主表面之方向起朝半導體基板SUB內植入例如磷或砷，藉此自露出之p井PW區域表面橫跨既定深度形成延伸區域(未經圖示)(延伸植入)。其後，去除光阻遮罩RME1。又，延伸植入亦可在環狀植入A及環狀植入B前進行。
其次，形成包覆NMIS區域RN，使PMIS區域RP露出之光阻遮
罩(未經圖示)(植入遮罩D)。其次，與於元件形成區域FRN形成會成為環狀區域之p型雜質區域之程序相同，以該光阻遮罩為植入遮罩，自垂直於半導體基板SUB主表面之方向起朝露出之半導體基板SUB內植入磷或砷，藉此於元件形成區域FRP形成環狀區域(未經圖示)。其次，自垂直於半導體基板SUB主表面之方向起朝半導體基板SUB內植入硼，藉此形成延伸區域(未經圖示)。其後，去除該光阻遮罩。
其次，經過與圖28~圖31所示之程序(實施形態1)相同之程序，形成第1金屬配線(未經圖示)。其後，在第1金屬配線上形成多層配線構造，形成SRAM記憶胞之主要部分。
包含雙埠SRAM記憶胞之本半導體裝置存取電晶體AT1(AT2)中，雜質濃度相對較高之環狀區域AHS形成於存儲節點SN(/SN)側，雜質濃度相對較低之環狀區域AHB形成於位元線BLA(/BLA)側。存取電晶體AT3(AT4)中，雜質濃度相對較高之環狀區域AHS形成於存儲節點SN(/SN)側，雜質濃度相對較低之環狀區域AHB形成於位元線BLB(/BLB)側。
且驅動電晶體DT1、DT3(DT2、DT4)中，雜質濃度相對較高之環狀區域DHS形成於存儲節點SN(/SN)側，雜質濃度相對較低之環狀區域DHE形成於接地配線VSS側。且驅動電晶體DT1與驅動電晶體DT3並列連接，驅動電晶體DT2與驅動電晶體DT4並列連接。
藉此，與實施形態4中說明之半導體裝置SRAM記憶胞相同，可提高讀取邊限與寫入邊限雙方。且於讀取時可高速動作。且相較於係依比較例之半導體裝置時，可刪減1片用來形成環狀區域之照相雕刻遮罩。
在此，說明關於包含具有讀取專用埠之3埠SRAM記憶胞之半導體裝置。
首先，說明關於該SRAM記憶胞之等價電路。如圖87所示，3埠SRAM記憶胞中，作為讀取用位元線，設有位元線RBLA與位元線RBLB。且作為讀取用字元線，設有讀取字元線RWLA與讀取字元線RWLB。
存取電晶體AT3之閘連接讀取字元線RWLA，存取電晶體AT3之1對源極/汲極區域之一方連接位元線RBLA。存取電晶體AT4之閘連接讀取字元線RWLB，存取電晶體AT4之1對源極/汲極區域之一方連接位元線RBLB。
驅動電晶體DT3之閘連接驅動電晶體DT1之閘與負載電晶體LT1之閘。驅動電晶體DT3之1對源極/汲極區域之一方連接存取電晶體AT3之1對源極/汲極區域之另一方。驅動電晶體DT3之1對源極/汲極區域之另一方連接接地配線(VSS)。
驅動電晶體DT4之閘連接驅動電晶體DT2之閘與負載電晶體LT2之閘。驅動電晶體DT4之1對源極/汲極區域之一方連接存取電晶體AT4之1對源極/汲極區域之另一方。驅動電晶體DT4之1對源極/汲極區域之另一方連接接地配線(VSS)。
形成存取電晶體AT3、AT4之1對環狀區域AHT、AHT，與驅動電晶體DT3、DT4之1對環狀區域DHT、DHT，俾雜質濃度與驅動電晶體DT1、DT2之1對環狀區域HR(環狀區域DHS、DHE)中，環狀區域DHE之雜質濃度相同。又，關於此以外之構成，與圖3所示之等價電路相同，故對同一構件賦予同一符號不重複其說明。
讀取專用埠中，可藉由偵測導通存取電晶體AT3、AT4時讀取
位元線RBLA、RBLB電位之變動讀取資料。
首先，對應存儲節點SN、/SN之電荷，驅動電晶體DT3、DT4中，一方呈導通狀態，另一方呈斷開狀態。在此狀態下導通存取電晶體AT3、AT4時，於驅動電晶體DT3(DT4)呈導通狀態之埠，預充於讀取位元線RBLA(RBLB)之電荷經由存取電晶體AT3(AT4)及驅動電晶體DT3(DT4)而朝接地配線被取出，讀取位元線RBLA(RBLB)之電位下降。
另一方面，於驅動電晶體DT3(DT4)呈斷開狀態之埠，預充於讀取位元線RBLA(RBLB)之電荷不被取出，讀取位元線RBLA(RBLB)之電位不變動。如此，藉由偵測經預充之讀取位元線RBLA(RBLB)之電位變動讀取資料。
其次，說明關於SRAM記憶胞之構造。圖88係顯示構成SRAM胞陣列記憶胞之電晶體及連接該電晶體之接觸件佈局之俯視圖。此俯視圖中，由虛線包圍之區域分別構成一個SRAM記憶胞。
於半導體基板SUB主表面，以元件分離絕緣膜形成元件分離區域ISR，藉此界定相互電性分離之元件形成區域FRN、FRP。元件形成區域FRN形成於NMIS區域RN。元件形成區域FRP形成於PMIS區域RP。
作為n通道型MIS電晶體，於元件形成區域FRN形成存取電晶體AT1、AT2、AT3、AT4，與驅動電晶體DT1、DT2、DT3、DT4。另一方面，作為p通道型MIS電晶體，於元件形成區域FRP，形成負載電晶體LT1、LT2。
形成存取電晶體AT1之元件形成區域FRN，與形成驅動電晶體DT1之元件形成區域FRN連接。形成存取電晶體AT3之元件形成區
域FRN，與形成驅動電晶體DT3之元件形成區域FRN連接。形成存取電晶體AT1及驅動電晶體DT1之元件形成區域FRN，與形成存取電晶體AT3及驅動電晶體DT3之元件形成區域FRN藉由元件分離區域ISR電性分離。
形成存取電晶體AT2之元件形成區域FRN，與形成驅動電晶體DT2之元件形成區域FRN連接。形成存取電晶體AT4之元件形成區域FRN，與形成驅動電晶體DT4之元件形成區域FRN連接。形成存取電晶體AT2及驅動電晶體DT2之元件形成區域FRN，與形成存取電晶體AT4及驅動電晶體DT4之元件形成區域FRN藉由元件分離區域ISR電性分離。
圖89係沿圖88中，通過SRAM記憶胞存取電晶體AT1與驅動電晶體DT1之剖面線LXXXIX-LXXXIX之剖面圖。圖89所示之剖面構造與圖5所示之剖面構造相同。因此，對同一構件賦予同一符號，不重複其說明。且在圖89所示之第1金屬配線更上層，藉由多層金屬配線等，形成對應圖87所示之SRAM記憶胞等價電路之構造(未經圖示)。
其次，說明關於上述半導體裝置之製造方法。首先，於半導體基板SUB主表面以元件分離絕緣膜形成元件分離區域ISR，藉此界定相互電性分離之元件形成區域FRN、FRP(參照圖88)。其次，經過與圖11所示之程序相同之程序，分別形成會成為存取閘電極AG1、AG2、AG3、AG4、驅動閘電極DG1、DG2、DG3、DG4及負載閘電極LG1、LG2之閘構造G(參照圖90)。其次，於閘構造G兩側面形成補償間隙壁。
其次，如圖90所示，藉由施行既定照相雕刻處理，形成用來形成環狀區域，會成為植入遮罩之光阻遮罩RMH1(植入遮罩A)。首先，形成光阻遮罩RMH1，俾使會成為存取閘電極AG1、AG2
之各閘構造G中，位於形成有電性連接存儲節點之源極/汲極區域之區域S側之側面，與該區域S露出，並使會成為驅動閘電極DG1、DG2之閘構造G，與形成有電性連接接地配線之源極/汲極區域之區域E露出。
且形成光阻遮罩RMH1，俾使會成為存取閘電極AG3、AG4之各閘構造G、形成有電性連接讀取位元線之源極/汲極區域之區域RB、會成為驅動閘電極DG3、DG4之各閘構造G、形成有電性連接接地配線之源極/汲極區域之區域E與由會成為存取閘電極AG3(AG4)之閘構造G與會成為驅動閘電極DG3(DG4)之閘構造G包夾之元件形成區域FRN之部分露出。
另一方面，形成光阻遮罩RMH1，俾包覆會成為存取閘電極AG1、AG2之閘構造G中，位於形成電性連接位元線之源極/汲極區域之區域B側之側面與該區域B，並包覆PMIS區域RP。
其次，以光阻遮罩RMH1為植入遮罩，自與閘構造G延伸之方向大致正交之一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入例如硼，藉此於露出之p井區域形成p型雜質區域(未經圖示)。其次，同樣以光阻遮罩RMH1為植入遮罩，自和與閘構造G延伸之方向大致正交之一方相反方向之另一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入硼，藉此於露出之p井區域形成p型雜質區域(未經圖示)(環狀植入A)。又，此環狀植入A中，以相同植入量及相同植入能量植入硼。其後，去除光阻遮罩RMH1。
其次，如圖91所示，藉由施行既定照相雕刻處理，形成用來形成環狀區域，會成為植入遮罩之光阻遮罩RMH2(植入遮罩B)。形成光阻遮罩RMH2，俾使會成為存取閘電極AG1、AG2之各閘構造G、形成有電性連接存儲節點之源極/汲極區域之區域S與形成電
性連接位元線之源極/汲極區域之區域B露出，並使會成為驅動閘電極DG1、DG2之閘構造G中，位於配置形成有電性連接存儲節點之源極/汲極區域之區域S側之側面露出。
另一方面，形成光阻遮罩RMH2，俾包覆會成為驅動閘電極DG1、DG2之閘構造G中，位於配置形成有電性連接接地配線之源極/汲極區域之區域E側之側面、該區域E與元件形成區域FRP。
且形成光阻遮罩RMH2，俾包覆會成為存取閘電極AG3、AG4之各閘構造G、形成有電性連接讀取位元線之源極/汲極區域之區域RB、會成為驅動閘電極DG3、DG4之各閘構造G、形成有電性連接接地配線之源極/汲極區域之區域E與由會成為存取閘電極AG3(AG4)之閘構造G與會成為驅動閘電極DG3(DG4)之閘構造G包夾之元件形成區域FRN之部分。
其次，以光阻遮罩RMH2為植入遮罩，自與閘構造G延伸之方向大致正交之一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入例如硼，藉此於露出之區域p井區域形成p型雜質區域(未經圖示)。其次，同樣以光阻遮罩RMH2為植入遮罩，自和與閘構造G延伸之方向大致正交之一方相反方向之另一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入硼，藉此於露出之p井區域形成p型雜質區域(未經圖示)(環狀植入B)。又，此環狀植入B中，以相同植入量及相同植入能量植入硼。
於環狀植入A與環狀植入B，在此設定環狀植入B之植入量高於環狀植入A之植入量之植入條件，俾環狀區域(AHB)之雜質濃度高於環狀區域(DHE)之雜質濃度。又，作為環狀植入之植入量，植入量使環狀區域(AHB)之雜質濃度與環狀區域(DHE)之雜質濃度不同即可，亦可設定為環狀植入B之植入量低於環狀植入A之植入量之植入條件。
且形成於存取電晶體AT3、AT4之環狀區域AHT及形成於驅動電晶體DG3、DG4之環狀區域DHT藉由環狀植入A形成，環狀區域AHT、DHT之雜質濃度與驅動電晶體DG1、DG2環狀區域DHE之雜質濃度相同。
其次，如圖92所示，形成使NMIS區域RN露出，包覆PMIS區域RP之光阻遮罩RME1(植入遮罩C)。其次，以該光阻遮罩RME1為植入遮罩，自垂直於半導體基板SUB主表面之方向起朝半導體基板SUB內植入例如磷或砷，藉此自露出之p井PW區域表面橫跨既定深度形成延伸區域ER(參照圖89)(延伸植入)。其後，去除光阻遮罩RME1。又，延伸植入亦可在環狀植入A及環狀植入B前進行。
其次，形成包覆NMIS區域RN，使PMIS區域RP露出之光阻遮罩(未經圖示)(植入遮罩D)。其次，與於元件形成區域FRN形成會成為環狀區域之p型雜質區域之程序相同，以該光阻遮罩為植入遮罩，自垂直於半導體基板SUB主表面之方向起朝露出之半導體基板SUB內植入磷或砷，藉此於元件形成區域FRP形成環狀區域(未經圖示)。其次，自垂直於半導體基板SUB主表面之方向起朝半導體基板SUB內植入硼，藉此形成延伸區域(未經圖示)。其後，去除該光阻遮罩。
其次，經過與圖28~圖31所示之程序(實施形態1)相同之程序，如圖89所示，作為第1金屬配線，形成銅配線CW1。其後，在銅配線CW1上形成多層配線構造，形成SRAM記憶胞之主要部分。
上述包含SRAM記憶胞之半導體裝置中，設有讀取專用埠。構成讀取專用埠之存取電晶體AT3、AT4及驅動電晶體DT3、DT4中，形成存取電晶體AT3、AT4之1對環狀區域AHT、AHT，與驅動電晶體DT3、DT4之1對環狀區域DHT、DHT，俾雜質濃度與驅動電
晶體DT1、DT2之1對環狀區域HR(環狀區域DHS、DHE)中，環狀區域DHE之雜質濃度相同。
本半導體裝置中，設定此驅動電晶體DT1、DT2環狀區域DHE之雜質濃度低於存取電晶體AT1、AT2環狀區域AHB之雜質濃度。因此，讀取埠中環狀區域AHT、DHT之雜質濃度低於環狀區域AHB之雜質濃度。藉此，以讀取專用埠進行之讀取動作中，可提升讀取速度。
且本半導體裝置中，使讀取字元線RWLA與讀取字元線RWLB共通，作為差動讀取使用讀取位元線RBLA與讀取位元線RBLB時，亦可作為2埠SRAM使用。
且本半導體裝置之存取電晶體AT1(AT2)中，雜質濃度相對較高之環狀區域AHS形成於存儲節點SN(/SN)側，雜質濃度相對較低之環狀區域AHB形成於位元線BL(/BL)側。且驅動電晶體DT1、DT2中，雜質濃度相對較高之環狀區域DHS形成於存儲節點SN(/SN)側，雜質濃度相對較低之環狀區域DHE形成於接地配線VSS側。
藉此，與實施形態1中說明之半導體裝置之SRAM記憶胞相同，可提高讀取邊限與寫入邊限雙方。且於讀取時可高速動作。且相較於係依比較例之半導體裝置時，可刪減1片用來形成環狀區域之照相雕刻遮罩。
在此，說明關於包含具有讀取專用埠之3埠SRAM記憶胞之半導體裝置其他例。
首先，說明關於該SRAM記憶胞之等價電路。如圖93所示，形成存取電晶體AT3、AT4之1對環狀區域AHT、AHT，與驅動電晶
體DT3、DT4之1對環狀區域DHT、DHT，俾雜質濃度與存取電晶體AT1、AT2之1對環狀區域HR(環狀區域AHS、AHB)中，環狀區域AHB之雜質濃度相同。又，關於此以外之構成，與圖87所示之等價電路相同，故對同一構件賦予同一符號不重複其說明。
且構成SRAM胞陣列記憶胞之電晶體及連接該電晶體之接觸件之佈局與圖88所示之佈局相同。且對應圖88所示之剖面線沿剖面線之剖面構造與圖89所示之剖面構造相同。因此，關於佈局與剖面構造，不重複其說明。
其次，說明關於上述半導體裝置之製造方法。首先，於半導體基板SUB主表面以元件分離絕緣膜形成元件分離區域ISR，藉此界定相互電性分離之元件形成區域FRN、FRP(參照圖94)。其次，經過與圖11所示之程序相同之程序，分別形成會成為存取閘電極AG1、AG2、AG3、AG4、驅動閘電極DG1、DG2、DG3、DG4及負載閘電極LG1、LG2之閘構造G(參照圖94)。其次，於閘構造G兩側面形成補償間隙壁。
其次，如圖94所示，藉由施行既定照相雕刻處理，形成用來形成環狀區域，會成為植入遮罩之光阻遮罩RMH1(植入遮罩A)。形成光阻遮罩RMH1，俾使會成為存取閘電極AG1、AG2之各閘構造G中，位於形成有電性連接存儲節點之源極/汲極區域之區域S側之側面與該區域S露出，並使會成為驅動閘電極DG1、DG2之閘構造G，與形成有電性連接接地配線之源極/汲極區域之區域E露出。
另一方面，形成光阻遮罩RMH1，俾包覆會成為存取閘電極AG1、AG2之閘構造G中，位於形成電性連接位元線之源極/汲極區域之區域B側之側面與該區域B。
且形成光阻遮罩RMH1，俾包覆會成為存取閘電極AG3、AG4
之各閘構造G、形成有電性連接讀取位元線之源極/汲極區域之區域RB、會成為驅動閘電極DG3、DG4之各閘構造G、形成有電性連接接地配線之源極/汲極區域之區域E、由會成為存取閘電極AG3(AG4)之閘構造G與會成為驅動閘電極DG3(DG4)之閘構造G包夾之元件形成區域FRN之部分與PMIS區域RP。
其次，以光阻遮罩RMH1為植入遮罩，自與閘構造G延伸之方向大致正交之一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入例如硼，藉此於露出之p井區域形成p型雜質區域(未經圖示)。其次，同樣以光阻遮罩RMH1為植入遮罩，自和與閘構造G延伸之方向大致正交之一方相反方向之另一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入硼，藉此於露出之p井區域形成p型雜質區域(未經圖示)(環狀植入A)。又，此環狀植入A中，以相同植入量及相同植入能量植入硼。其後，去除光阻遮罩RMH1。
其次，如圖95所示，藉由施行既定照相雕刻處理，形成用來形成環狀區域，會成為植入遮罩之光阻遮罩RMH2(植入遮罩B)。形成光阻遮罩RMH2，俾使會成為存取閘電極AG1、AG2之各閘構造G、形成有電性連接存儲節點之源極/汲極區域之區域S與形成電性連接位元線之源極/汲極區域之區域B露出，並使會成為驅動閘電極DG1、DG2之閘構造G中，位於配置形成有電性連接存儲節點之源極/汲極區域之區域S側之側面露出。
且形成光阻遮罩RMH2，俾使會成為存取閘電極AG3、AG4之各閘構造G、形成有電性連接讀取位元線之源極/汲極區域之區域RB、會成為驅動閘電極DG3、DG4之各閘構造G、形成有電性連接接地配線之源極/汲極區域之區域E與由會成為存取閘電極AG3(AG4)之閘構造G與會成為驅動閘電極DG3(DG4)之閘構造G包夾之元件形成區域FRN之部分露出。
另一方面，形成光阻遮罩RMH2，俾包覆會成為驅動閘電極DG1、DG2之閘構造G中，位於配置形成有電性連接接地配線之源極/汲極區域之區域E側之側面、該區域E與元件形成區域FRP。
其次，以光阻遮罩RMH2為植入遮罩，自與閘構造G延伸之方向大致正交之一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入例如硼，藉此於露出之區域p井區域形成p型雜質區域(未經圖示)。其次，同樣以光阻遮罩RMH2為植入遮罩，自和與閘構造G延伸之方向大致正交之一方相反方向之另一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入硼，藉此於露出之p井區域形成p型雜質區域(未經圖示)(環狀植入B)。又，此環狀植入B中，以相同植入量及相同植入能量植入硼。
於環狀植入A與環狀植入B，在此設定環狀植入B之植入量高於環狀植入A之植入量之植入條件，俾環狀區域(AHB)之雜質濃度高於環狀區域(DHE)之雜質濃度。又，作為環狀植入之植入量，植入量使環狀區域(AHB)之雜質濃度與環狀區域(DHE)之雜質濃度不同即可，亦可設定為環狀植入B之植入量低於環狀植入A之植入量之植入條件。
且形成於存取電晶體AT3、AT4之環狀區域AHT及形成於驅動電晶體DG3、DG4之環狀區域DHT藉由環狀植入B形成，環狀區域AHT、DHT之雜質濃度與存取電晶體AG1、AG2環狀區域AHB之雜質濃度相同。
其次，如圖96所示，形成使NMIS區域RN露出，包覆PMIS區域RP之光阻遮罩RME1(植入遮罩C)。其次，以該光阻遮罩RME1為植入遮罩，自垂直於半導體基板SUB主表面之方向起朝半導體基板SUB內植入例如磷或砷，藉此自露出之p井PW區域表面橫跨
既定深度形成延伸區域ER(未經圖示)(延伸植入)。其後，去除光阻遮罩RME1。又，延伸植入亦可在環狀植入A及環狀植入B前進行。
其次，形成包覆NMIS區域RN，使PMIS區域RP露出之光阻遮罩(未經圖示)(植入遮罩D)。其次，與於元件形成區域FRN形成會成為環狀區域之p型雜質區域之程序相同，以該光阻遮罩為植入遮罩，自垂直於半導體基板SUB主表面之方向起朝露出之半導體基板SUB內植入磷或砷，藉此於元件形成區域FRP形成環狀區域(未經圖示)。其次，自垂直於半導體基板SUB主表面之方向起朝半導體基板SUB內植入硼，藉此形成延伸區域(未經圖示)。其後，去除該光阻遮罩。
其次，經過與圖28~圖31所示之程序(實施形態1)相同之程序，作為第1金屬配線，形成銅配線CW1(參照圖89)。其後，在銅配線CW1上形成多層配線構造，形成SRAM記憶胞之主要部分。
上述包含SRAM記憶胞之半導體裝置中，設有讀取專用埠。構成讀取專用埠之存取電晶體AT3、AT4及驅動電晶體DT3、DT4中，形成存取電晶體AT3、AT4之1對環狀區域AHT、AHT，與驅動電晶體DT3、DT4之1對環狀區域DHT、DHT，俾雜質濃度與存取電晶體AT1、AT2之1對環狀區域HR(環狀區域AHS、AHB)中，環狀區域AHB之雜質濃度相同。
本半導體裝置中，設定此存取電晶體AT1、AT2環狀區域AHB之雜質濃度高於驅動電晶體DT1、DT2環狀區域DHE之雜質濃度。因此，讀取埠中環狀區域AHT、DHT之雜質濃度高於環狀區域DHE之雜質濃度。藉此，以讀取專用埠進行之讀取動作中，可抑制於讀取時來自驅動電晶體DT3、DT4之漏洩電流。
且本半導體裝置中，使讀取字元線RWLA與讀取字元線RWLB
共通，作為差動讀取使用讀取位元線RBLA與讀取位元線RBLB時，亦可作為2埠SRAM使用。
且本半導體裝置之存取電晶體AT1(AT2)中，雜質濃度相對較高之環狀區域AHS形成於存儲節點SN(/SN)側，雜質濃度相對較低之環狀區域AHB形成於位元線BL(/BL)側。且驅動電晶體DT1、DT2中，雜質濃度相對較高之環狀區域DHS形成於存儲節點SN(/SN)側，雜質濃度相對較低之環狀區域DHE形成於接地配線VSS側。
藉此，與實施形態1中說明之半導體裝置之SRAM記憶胞相同，可提高讀取邊限與寫入邊限雙方。且於讀取時可高速動作。且相較於係依比較例之半導體裝置時，可刪減1片用來形成環狀區域之照相雕刻遮罩。
在此，說明關於具有包含讀取專用埠之2埠SRAM記憶胞之半導體裝置。
首先，說明關於該SRAM記憶胞之等價電路。如圖97所示，2埠SRAM記憶胞中，作為讀取用位元線，設有位元線RBL，且作為讀取用字元線，設有讀取字元線RWL。存取電晶體AT3之閘連接讀取字元線RWL，存取電晶體AT3之1對源極/汲極區域之一方連接位元線RBL。
驅動電晶體DT3之閘連接驅動電晶體DT2之閘與負載電晶體LT2之閘。驅動電晶體DT3之1對源極/汲極區域之一方連接存取電晶體AT3之1對源極/汲極區域之另一方。驅動電晶體DT3之1對源極/汲極區域之另一方連接接地配線(VSS)。
形成存取電晶體AT3之1對環狀區域AHT、AHT，與驅動電晶體DT3之1對環狀區域DHT、DHT，俾雜質濃度與驅動電晶體DT1、DT2之1對環狀區域HR(環狀區域DHS、DHE)中，環狀區域DHE之雜質濃度相同。又，關於此以外之構成，與圖3所示之等價電路相同，故對同一構件賦予同一符號不重複其說明。
讀取專用埠中，藉由偵測導通存取電晶體AT3時讀取位元線RBL電位之變動讀取資料。
其次，說明關於SRAM記憶胞之構造。圖98係顯示構成SRAM胞陣列記憶胞之電晶體及連接該電晶體之接觸件佈局之俯視圖。此俯視圖中，由虛線包圍之區域分別構成一個SRAM記憶胞。
於半導體基板SUB主表面，以元件分離絕緣膜形成元件分離區域ISR，藉此界定相互電性分離之元件形成區域FRN、FRP。元件形成區域FRN形成於NMIS區域RN。元件形成區域FRP形成於PMIS區域RP。
作為n通道型MIS電晶體，於元件形成區域FRN形成存取電晶體AT1、AT2、AT3，與驅動電晶體DT1、DT2、DT3。另一方面，作為p通道型MIS電晶體，於元件形成區域FRP，形成負載電晶體LT1、LT2。
形成存取電晶體AT1之元件形成區域FRN，與形成驅動電晶體DT1之元件形成區域FRN連接。形成存取電晶體AT2之元件形成區域FRN，與形成驅動電晶體DT2之元件形成區域FRN連接。形成存取電晶體AT3之元件形成區域FRN，與形成驅動電晶體DT3之元件形成區域FRN連接。
形成存取電晶體AT1及驅動電晶體DT1之元件形成區域
FRN、形成存取電晶體AT2及驅動電晶體DT2之元件形成區域FRN與形成存取電晶體AT3及驅動電晶體DT3之元件形成區域FRN藉由元件分離區域ISR電性分離。
圖99係沿圖98中，通過SRAM記憶胞存取電晶體AT1與驅動電晶體DT1之剖面線XCIX-XCIX之剖面圖。圖99所示之剖面構造與圖5所示之剖面構造相同。因此，對同一構件賦予同一符號，不重複其說明。且在圖99所示之第1金屬配線更上層，藉由多層金屬配線等，形成對應圖97所示之SRAM記憶胞等價電路之構造(未經圖示)。
其次，說明關於上述半導體裝置之製造方法。首先，於半導體基板SUB主表面以元件分離絕緣膜形成元件分離區域ISR，藉此界定相互電性分離之元件形成區域FRN、FRP(參照圖98)。其次，經過與圖11所示之程序相同之程序，分別形成會成為存取閘電極AG1、AG2、AG3、AG4、驅動閘電極DG1、DG2、DG3、DG4及負載閘電極LG1、LG2之閘構造G(參照圖100)。其次，於閘構造G兩側面形成補償間隙壁。
其次，如圖100所示，藉由施行既定照相雕刻處理，形成用來形成環狀區域，會成為植入遮罩之光阻遮罩RMH1(植入遮罩A)。首先，形成光阻遮罩RMH1，俾使會成為存取閘電極AG1、AG2之各閘構造G中，位於形成有電性連接存儲節點之源極/汲極區域之區域S側之側面與該區域S露出，並使會成為驅動閘電極DG1、DG2之閘構造G，與形成有電性連接接地配線之源極/汲極區域之區域E露出。
且形成光阻遮罩RMH1，俾使會成為存取閘電極AG3之閘構造G、形成有電性連接讀取位元線之源極/汲極區域之區域RB、會成為驅動閘電極DG3之閘構造G、形成有電性連接接地配線之源極/
汲極區域之區域E與由會成為存取閘電極AG3之閘構造G與會成為驅動閘電極DG3之閘構造G包夾之元件形成區域FRN之部分露出。
另一方面，形成光阻遮罩RMH1，俾包覆會成為存取閘電極AG1、AG2之閘構造G中，位於形成電性連接位元線之源極/汲極區域之區域B側之側面與該區域B，並包覆PMIS區域RP。
其次，以光阻遮罩RMH1為植入遮罩，自與閘構造G延伸之方向大致正交之一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入例如硼，藉此於露出之p井區域形成p型雜質區域(未經圖示)。其次，同樣以光阻遮罩RMH1為植入遮罩，自和與閘構造G延伸之方向大致正交之一方相反方向之另一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入硼，藉此於露出之p井區域形成p型雜質區域(未經圖示)(環狀植入A)。又，此環狀植入A中，以相同植入量及相同植入能量植入硼。其後，去除光阻遮罩RMH1。
其次，如圖101所示，藉由施行既定照相雕刻處理，形成用來形成環狀區域，會成為植入遮罩之光阻遮罩RMH2(植入遮罩B)。形成光阻遮罩RMH2，俾使會成為存取閘電極AG1、AG2之各閘構造G、形成有電性連接存儲節點之源極/汲極區域之區域S與形成電性連接位元線之源極/汲極區域之區域B露出，並使會成為驅動閘電極DG1、DG2之閘構造G中，位於配置形成有電性連接存儲節點之源極/汲極區域之區域S側之側面露出。
另一方面，形成光阻遮罩RMH2，俾包覆會成為驅動閘電極DG1、DG2之閘構造G中，位於配置形成有電性連接接地配線之源極/汲極區域之區域E側之側面、該區域E與元件形成區域FRP。
且形成光阻遮罩RMH2，俾包覆會成為存取閘電極AG3之閘構
造G、形成有電性連接讀取位元線之源極/汲極區域之區域RB、會成為驅動閘電極DG3之閘構造G、形成有電性連接接地配線之源極/汲極區域之區域E與由會成為存取閘電極AG3之閘構造G與會成為驅動閘電極DG3之閘構造G包夾之元件形成區域FRN之部分。
其次，以光阻遮罩RMH2為植入遮罩，自與閘構造G延伸之方向大致正交之一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入例如硼，藉此於露出之區域p井區域形成p型雜質區域(未經圖示)。其次，同樣以光阻遮罩RMH2為植入遮罩，自和與閘構造G延伸之方向大致正交之一方相反方向之另一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入硼，藉此於露出之p井區域形成p型雜質區域(未經圖示)(環狀植入B)。又，此環狀植入B中，以相同植入量及相同植入能量植入硼。
於環狀植入A與環狀植入B，在此設定環狀植入B之植入量高於環狀植入A之植入量之植入條件，俾環狀區域(AHB)之雜質濃度高於環狀區域(DHE)之雜質濃度。又，作為環狀植入之植入量，植入量使環狀區域(AHB)之雜質濃度與環狀區域(DHE)之雜質濃度不同即可，亦可設定為環狀植入B之植入量低於環狀植入A之植入量之植入條件。
且形成於存取電晶體AT3之環狀區域AHT及形成於驅動電晶體DG3之環狀區域DHT藉由環狀植入A形成，環狀區域AHT、DHT之雜質濃度與驅動電晶體DG1、DG2環狀區域DHE之雜質濃度相同。
其次，如圖102所示，形成使NMIS區域RN露出，包覆PMIS區域RP之光阻遮罩RME1(植入遮罩C)。其次，以該光阻遮罩RME1為植入遮罩，自垂直於半導體基板SUB主表面之方向起朝半導體基板SUB內植入例如磷或砷，藉此自露出之p井PW區域表面橫跨
既定深度形成延伸區域ER(參照圖99)(延伸植入)。其後，去除光阻遮罩RME1。又，延伸植入亦可在環狀植入A及環狀植入B前進行。
其次，形成包覆NMIS區域RN，使PMIS區域RP露出之光阻遮罩(未經圖示)(植入遮罩D)。其次，與於元件形成區域FRN形成會成為環狀區域之p型雜質區域之程序相同，以該光阻遮罩為植入遮罩，自垂直於半導體基板SUB主表面之方向起朝露出之半導體基板SUB內植入磷或砷，藉此於元件形成區域FRP形成環狀區域(未經圖示)。其次，自垂直於半導體基板SUB主表面之方向起朝半導體基板SUB內植入硼，藉此形成延伸區域(未經圖示)。其後，去除該光阻遮罩。
其次，經過與圖28~圖31所示之程序(實施形態1)相同之程序，如圖99所示，作為第1金屬配線，形成銅配線CW1。其後，在銅配線CW1上形成多層配線構造，形成SRAM記憶胞之主要部分。
上述包含SRAM記憶胞之半導體裝置中，設有讀取專用埠。構成讀取專用埠之存取電晶體AT3及驅動電晶體DT3中，設定環狀區域AHT、DHT之雜質濃度低於環狀區域AHB之雜質濃度。藉此，以讀取專用埠進行之讀取動作中，可提升讀取速度。
且本半導體裝置之存取電晶體AT1(AT2)中，雜質濃度相對較高之環狀區域AHS形成於存儲節點SN(/SN)側，雜質濃度相對較低之環狀區域AHB形成於位元線BL(/BL)側。且驅動電晶體DT1、DT2中，雜質濃度相對較高之環狀區域DHS形成於存儲節點SN(/SN)側，雜質濃度相對較低之環狀區域DHE形成於接地配線VSS側。
藉此，與實施形態1中說明之半導體裝置之SRAM記憶胞相同，可提高讀取邊限與寫入邊限雙方。且於讀取時可高速動作。且相較於係依比較例之半導體裝置時，可刪減1片用來形成環狀區
域之照相雕刻遮罩。
在此，說明關於具有包含讀取專用埠之2埠SRAM記憶胞之半導體裝置其他例。
首先，說明關於該SRAM記憶胞之等價電路。如圖103所示，形成存取電晶體AT3之1對環狀區域AHT、AHT，與驅動電晶體DT3之1對環狀區域DHT、DHT，俾雜質濃度與存取電晶體AT1、AT2之1對環狀區域HR(環狀區域AHS、AHB)中，環狀區域AHB之雜質濃度相同。又，關於此以外之構成，與圖97所示之等價電路相同，故對同一構件賦予同一符號不重複其說明。
其次，SRAM記憶胞構造中，除存取電晶體AT3之環狀區域AHT、驅動電晶體DT3之環狀區域DHT之雜質濃度與存取電晶體AT1、AT2之環狀區域AHB之雜質濃度相同之點外，與依第1例之半導體裝置相同，故不重複其說明。
其次，說明關於上述半導體裝置之製造方法。與依第1例之半導體裝置相同，形成閘構造G後，如圖104所示，藉由施行既定照相雕刻處理，形成用來形成環狀區域，會成為植入遮罩之光阻遮罩RMH1(植入遮罩A)。形成光阻遮罩RMH1，俾使會成為存取閘電極AG1、AG2之各閘構造G中，位於形成有電性連接存儲節點之源極/汲極區域之區域S側之側面與該區域S露出，並使會成為驅動閘電極DG1、DG2之閘構造G，與形成有電性連接接地配線之源極/汲極區域之區域E露出。
另一方面，形成光阻遮罩RMH1，俾包覆會成為存取閘電極AG1、AG2之閘構造G中，位於形成電性連接位元線之源極/汲極區域之區域B側之側面與該區域B。
且形成光阻遮罩RMH1，俾包覆會成為存取閘電極AG3之閘構造G、形成有電性連接讀取位元線之源極/汲極區域之區域RB、會成為驅動閘電極DG3之閘構造G、形成有電性連接接地配線之源極/汲極區域之區域E、由會成為存取閘電極AG3之閘構造G與會成為驅動閘電極DG3之閘構造G包夾之元件形成區域FRN之部分與PMIS區域RP。
其次，以光阻遮罩RMH1為植入遮罩，自與閘構造G延伸之方向大致正交之一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入例如硼，藉此於露出之p井區域形成p型雜質區域(未經圖示)。其次，同樣以光阻遮罩RMH1為植入遮罩，自和與閘構造G延伸之方向大致正交之一方相反方向之另一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入硼，藉此於露出之p井區域形成p型雜質區域(未經圖示)(環狀植入A)。又，此環狀植入A中，以相同植入量及相同植入能量植入硼。其後，去除光阻遮罩RMH1。
其次，如圖105所示，藉由施行既定照相雕刻處理，形成用來形成環狀區域，會成為植入遮罩之光阻遮罩RMH2(植入遮罩B)。形成光阻遮罩RMH2，俾使會成為存取閘電極AG1、AG2之各閘構造G、形成有電性連接存儲節點之源極/汲極區域之區域S與形成電性連接位元線之源極/汲極區域之區域B露出，並使會成為驅動閘電極DG1、DG2之閘構造G中，位於配置形成有電性連接存儲節點之源極/汲極區域之區域S側之側面露出。
且形成光阻遮罩RMH2，俾使會成為存取閘電極AG3之閘構造G、形成有電性連接讀取位元線之源極/汲極區域之區域RB、會成為驅動閘電極DG3之閘構造G、形成有電性連接接地配線之源極/汲極區域之區域E與由會成為存取閘電極AG3之閘構造G與會成為
驅動閘電極DG3之閘構造G包夾之元件形成區域FRN之部分露出。
另一方面，形成光阻遮罩RMH2，俾包覆會成為驅動閘電極DG1、DG2之閘構造G中，位於配置形成有電性連接接地配線之源極/汲極區域之區域E側之側面、該區域E與元件形成區域FRP。
其次，以光阻遮罩RMH2為植入遮罩，自與閘構造G延伸之方向大致正交之一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入例如硼，藉此於露出之區域形成p型雜質區域(未經圖示)。其次，同樣以光阻遮罩RMH2為植入遮罩，自和與閘構造G延伸之方向大致正交之一方相反方向之另一方起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入硼，藉此於露出之p井區域形成p型雜質區域(未經圖示)(環狀植入B)。又，此環狀植入B中，以相同植入量及相同植入能量植入硼。
於環狀植入A與環狀植入B，在此設定環狀植入B之植入量高於環狀植入A之植入量之植入條件，俾環狀區域(AHB)之雜質濃度高於環狀區域(DHE)之雜質濃度。又，作為環狀植入之植入量，植入量使環狀區域(AHB)之雜質濃度與環狀區域(DHE)之雜質濃度不同即可，亦可設定為環狀植入B之植入量低於環狀植入A之植入量之植入條件。
且形成於存取電晶體AT3之環狀區域AHT及形成於驅動電晶體DG3之環狀區域DHT藉由環狀植入B形成，環狀區域AHT、DHT之雜質濃度與存取電晶體AG1、AG2環狀區域AHB之雜質濃度相同。
其次，如圖106所示，形成使NMIS區域RN露出，包覆PMIS區域RP之光阻遮罩RME1(植入遮罩C)。其次，以該光阻遮罩RME1為植入遮罩，自垂直於半導體基板SUB主表面之方向起朝半導體
基板SUB內植入例如磷或砷，藉此自露出之p井PW區域表面橫跨既定深度形成延伸區域ER(未經圖示)(延伸植入)。其後，去除光阻遮罩RME1。又，延伸植入亦可在環狀植入A及環狀植入B前進行。
其次，形成包覆NMIS區域RN，使PMIS區域RP露出之光阻遮罩(未經圖示)(植入遮罩D)。其次，與於元件形成區域FRN形成會成為環狀區域之p型雜質區域之程序相同，以該光阻遮罩為植入遮罩，自垂直於半導體基板SUB主表面之方向起朝露出之半導體基板SUB內植入磷或砷，藉此於元件形成區域FRP形成環狀區域(未經圖示)。其次，自垂直於半導體基板SUB主表面之方向起朝半導體基板SUB內植入硼，藉此形成延伸區域(未經圖示)。其後，去除該光阻遮罩。
其次，經過與圖28-圖31所示之程序(實施形態1)相同之程序，作為第1金屬配線，形成銅配線CW1(參照圖99)。其後，在銅配線CW1上形成多層配線構造，形成SRAM記憶胞之主要部分。
上述包含SRAM記憶胞之半導體裝置中，設有讀取專用埠。構成讀取專用埠之存取電晶體AT3及驅動電晶體DT3中，設定環狀區域AHT、DHT之雜質濃度高於環狀區域DHE之雜質濃度。藉此，以讀取專用埠進行之讀取動作中，可抑制於讀取時來自驅動電晶體DT3之漏洩電流。且與依第1例之半導體裝置中之SRAM記憶胞相同，可提高讀取邊限與寫入邊限雙方。且於讀取時可高速動作。且相較於係依比較例之半導體裝置時，可刪減1片用來形成環狀區域之照相雕刻遮罩。
在此，說明關於包含稱為縱型胞之SRAM記憶胞之半導體裝置。如圖107所示，SRAM記憶胞SR(MA)包含於半導體基板主表面呈複數行複數列矩陣狀配置之複數記憶胞。此半導體裝置SRAM
記憶胞中，形成各SRAM記憶胞呈鏡面對稱(X反轉)反轉而被配置之配置圖案。
其次，說明關於SRAM記憶胞之等價電路。如圖108所示，SRAM記憶胞之等價電路與圖3所示之等價電路相同，故對同一構件賦予同一符號。設定存取電晶體AT1、AT2中，1對環狀區域HR內，連接存儲節點SN、/SN側之環狀區域AHS之雜質濃度高於連接位元線BL、/BL側之環狀區域AHB之雜質濃度。且設定驅動電晶體DT1、DT2中，1對環狀區域HR內，連接存儲節點SN、/SN側之環狀區域DHS之雜質濃度高於連接接地配線VSS側之環狀區域DHE之雜質濃度。且設定環狀區域DHE之雜質濃度低於環狀區域AHB之雜質濃度。
其次，說明關於SRAM記憶胞之構造。圖109係顯示構成SRAM胞陣列記憶胞之電晶體及連接該電晶體之接觸件佈局之俯視圖。於半導體基板SUB主表面，以元件分離絕緣膜形成元件分離區域ISR，藉此界定相互電性分離之元件形成區域FRN、FRP。元件形成區域FRN中，設有沿X方向平行延伸之部分(元件形成區域FRNX)，與沿Y方向平行延伸之部分(元件形成區域FRNY)。
元件形成區域FRN中，作為n通道型MIS電晶體，形成存取電晶體AT1、AT2與驅動電晶體DT1、DT2。存取電晶體AT1、AT2經配置於元件形成區域FRNY，驅動電晶體DT1、DT2經配置於元件形成區域FRNX。形成存取電晶體AT1、AT2之存取閘電極AG1、AG2，俾沿X方向平行延伸而穿越元件形成區域FRNY。形成驅動電晶體DT1、DT2之驅動閘電極DG1、DG2，俾沿Y方向平行延伸而穿越元件形成區域FRNX。
形成存取電晶體AT1之元件形成區域FRNY(FRN)，與形成驅動電晶體D1之元件形成區域FRNX(FRN)連接。形成存取電晶體
AT2之元件形成區域FRNY(FRN)，與形成驅動電晶體D2之元件形成區域FRNX(FRN)連接。形成存取電晶體AT1及驅動電晶體D1之元件形成區域FRN，與形成存取電晶體AT2及驅動電晶體D2之元件形成區域FRN藉由元件分離區域ISR電性分離。
元件形成區域FRP沿X方向平行延伸，與元件形成區域FRN(FRNX)保持距離而配置。於元件形成區域FRP，作為p通道型MIS電晶體形成負載電晶體LT1、LT2。形成負載電晶體LT1、LT2之負載閘電極LG1、LG2，俾沿Y方向平行延伸而穿越元件形成區域FRP。
圖110係沿通過驅動電晶體DT1之閘電極與存取電晶體AT1之剖面線CX-CX之剖面圖。如圖110所示，在由形成有電性連接存儲節點(接觸件SNC)之n型源極/汲極區域SDS之區域S，與形成有電性連接位元線(接觸件BLC)之n型源極/汲極區域SDB之區域B包夾之區域上，形成存取電晶體AT1之存取閘電極AG1。
於存取閘電極AG1正下方區域，作為p型環狀區域HR，形成環狀區域AHS俾鄰接源極/汲極區域SDS，且形成環狀區域AHB俾鄰接源極/汲極區域SDB。
且在由形成有電性連接接地配線(接觸件VSSC)之n型源極/汲極區域SDE之區域E，與形成有電性連接存儲節點(接觸件SNC)之n型源極/汲極區域SDS之區域S包夾之區域上，形成驅動電晶體DT1之驅動閘電極DG1。於驅動閘電極DG1正下方區域，作為p型環狀區域HR，形成環狀區域DHS俾鄰接源極/汲極區域SDS，且形成環狀區域DHE俾鄰接源極/汲極區域SDE。又，關於與圖5(實施形態1)所示之半導體裝置相同之構件賦予同一符號，不重複其說明。
其次，說明關於電性連接各電晶體之多層配線構造。圖111係
顯示1個記憶胞中電晶體與第1金屬配線連接構造之俯視圖。圖112係顯示第1金屬配線與第2金屬配線連接構造之俯視圖。圖113係顯示第2金屬配線與第3金屬配線連接構造之俯視圖。
存取電晶體AT1之1對源極/汲極區域SD之一方(源極/汲極區域SDB)經由接觸件栓塞BLC(栓塞PG)、第1金屬配線BLM1(銅配線CW1)、穿孔BLV1、第2金屬配線BLM2及穿孔BLV2，電性連接作為位元線BL之第3金屬配線BLM3。
存取電晶體AT1之1對源極/汲極區域SD之另一方(源極/汲極區域SDS)經由接觸件SNC(栓塞PG)、第1金屬配線SNM1(銅配線CW1)及接觸件SNLC，電性連接負載電晶體LT1之1對源極/汲極區域之一方。且存取電晶體AT1之源極/汲極區域SDS經由第1金屬配線SNM1(銅配線CW1)、穿孔SNV1、第2金屬配線SNM2、穿孔SNV1、第1金屬配線SNM1及接觸件SNGC，分別電性連接負載電晶體LT2之負載閘電極LG2，與驅動電晶體DT2之驅動閘電極DG2。
且存取電晶體AT1之源極/汲極區域SDS電性連接驅動電晶體DT1之1對源極/汲極區域之一方(源極/汲極區域SDS)。形成存取電晶體AT1之存取閘電極AG1作為字元線WL之一部分。
驅動電晶體DT1之1對源極/汲極區域之另一方(源極/汲極區域SDE)經由接觸件VSSC(栓塞PG)電性連接作為接地配線之第1金屬配線VSSM1(銅配線CW1)。負載電晶體LT1之1對源極/汲極區域之另一方經由接觸件VDDC、第1金屬配線VDDM1(銅配線CW1)、穿孔VDDV1、第2金屬配線VDDM2及穿孔VDDV2，電性連接作為電源配線之第3金屬配線VDDM3。
存取電晶體AT2之1對源極/汲極區域SD之一方(源極/汲極區域SDB)經由接觸件栓塞/BLC(栓塞/PG)、第1金屬配線/BLM1(銅配
線CW1)、穿孔/BLV1、第2金屬配線/BLM2及穿孔/BLV2，電性連接作為位元線/BL之第3金屬配線/BLM3。
存取電晶體AT2之1對源極/汲極區域SD之另一方(源極/汲極區域SDS)經由接觸件/SNC(栓塞PG)、第1金屬配線/SNM1(銅配線CW1)及接觸件/SNLC，電性連接負載電晶體LT2之1對源極/汲極區域之一方。且存取電晶體AT2之源極/汲極區域SDS經由第1金屬配線/SNM1(銅配線CW1)、穿孔/SNV1、第2金屬配線/SNM2、穿孔/SNV1、第1金屬配線/SNM1及接觸件/SNGC，分別電性連接負載電晶體LT1之負載閘電極LG1，與驅動電晶體DT1之驅動閘電極DG1。
且存取電晶體AT2之源極/汲極區域SDS電性連接驅動電晶體DT2之1對源極/汲極區域之一方(源極/汲極區域SDS)。形成存取電晶體AT2之存取閘電極AG2作為字元線WL之一部分。
驅動電晶體DT2之1對源極/汲極區域之另一方(源極/汲極區域SDE)經由接觸件VSSC(栓塞PG)，電性連接作為接地配線之第1金屬配線VSSM1(銅配線CW1)。負載電晶體LT2之1對源極/汲極區域之另一方經由接觸件VDDC、第1金屬配線VDDM1(銅配線CW1)、穿孔VDDV1、第2金屬配線VDDM2及穿孔VDDV2，電性連接作為電源配線之第3金屬配線VDDM3。
其次，說明關於上述半導體裝置之製造方法。首先，藉由於半導體基板SUB主表面以元件分離絕緣膜形成元件分離區域ISR，界定相互電性分離之元件形成區域FRN、FRP(參照圖109)。其次，如圖114所示，於元件形成區域FRN形成p井PW。其次，以在半導體基板SUB表面上使界面層SF介在，堆疊具有既定介電常數之High-k膜HK、具有既定工作函數之金屬膜ML及多晶矽膜PS之態樣，形成會成為存取閘電極AG1之閘構造G，與會成為驅動閘
電極DG1之閘構造G。其次，在半導體基板SUB上形成例如矽氮化膜(未經圖示)，俾包覆閘構造G。其次，藉由對該矽氮化膜施行異向性蝕刻，於閘構造G兩側面形成補償間隙壁OS。
其次，如圖115所示，藉由施行既定照相雕刻處理，形成用來形成環狀區域，會成為植入遮罩之光阻遮罩RMH1(植入遮罩A)。形成光阻遮罩RMH1，俾依開口圖案使會成為存取閘電極AG1、AG2之閘構造G中，位於形成有電性連接存儲節點之源極/汲極區域之區域S側之側面、該區域S與會成為驅動閘電極DG1、DG2之閘構造G中，位於配置有區域S側之側面露出。
另一方面，形成光阻遮罩RMH1，俾包覆會成為存取閘電極AG1、AG2之閘構造G中，位於形成電性連接位元線之源極/汲極區域之區域B側之側面、該區域B、會成為驅動閘電極DG1、DG2之閘構造G中，位於形成有電性連接接地配線之源極/汲極區域之區域E側之側面、該區域E與第2元件形成區域FRP。
其次，以光阻遮罩RMH1為植入遮罩，自既定方向植入硼(環狀植入A)。首先，如圖116所示，以光阻遮罩RMH1為植入遮罩，自方向E1(參照圖115)起，相對於垂直於半導體基板SUB主表面之方向傾斜(θ=約7度)地植入硼，藉此於露出之p井PW區域形成p型雜質區域PIR1。
其次，如圖117所示，以光阻遮罩RMH1為植入遮罩，自方向E2(參照圖115)起，相對於垂直於半導體基板SUB主表面之方向傾斜(θ=約7度)地植入硼，藉此於露出之p井PW區域形成p型雜質區域PIR2。
其次，如圖118所示，以光阻遮罩RMH1為植入遮罩，自方向E3(參照圖115)起，相對於垂直於半導體基板SUB主表面之方向傾
斜(θ=約7度)地植入硼，藉此於露出之p井PW區域形成p型雜質區域PIR3。
其次，如圖119所示，以光阻遮罩RMH1為植入遮罩，自方向E4(參照圖115)起，相對於垂直於半導體基板SUB主表面之方向傾斜(θ=約7度)地植入硼，藉此於露出之p井PW區域形成p型雜質區域PIR4。其後，去除光阻遮罩RMH1。
其次，如圖120所示，藉由施行既定照相雕刻處理，形成用來形成環狀區域，會成為植入遮罩之光阻遮罩RMH2(植入遮罩B)。形成光阻遮罩RMH2，俾使NMIS區域RN露出，包覆PMIS區域RP。
其次，以光阻遮罩RMH2為植入遮罩，自既定方向植入硼(環狀植入B)。首先，如圖121所示，以光阻遮罩RMH2為植入遮罩，自方向E5(參照圖120)起，相對於垂直於半導體基板SUB主表面之方向傾斜(θ=約7度)地植入硼，藉此於露出之p井PW區域形成p型雜質區域PIR5。
其次，如圖122所示，以光阻遮罩RMH2為植入遮罩，自方向E6(參照圖120)起，相對於垂直於半導體基板SUB主表面之方向傾斜(θ=約7度)地植入硼，藉此於露出之p井PW區域形成p型雜質區域PIR6。
其次，如圖123所示，以光阻遮罩RMH2為植入遮罩，自方向E7(參照圖120)起，相對於垂直於半導體基板SUB主表面之方向傾斜(θ=約7度)地植入硼，藉此於露出之p井PW區域形成p型雜質區域PIR7。
其次，如圖124所示，以光阻遮罩RMH2為植入遮罩，自方向E8(參照圖120)起，相對於垂直於半導體基板SUB主表面之方向傾
斜(θ=約7度)地植入硼，藉此於露出之p井PW區域形成p型雜質區域PIR8。如此形成之p型雜質區域PIR1、PIR2、PIR3、PIR4、PIR5、PIR6、PIR7、PIR8之一部分係環狀區域。
在此，說明關於環狀植入之植入條件。環狀植入A中，來自方向E1與方向E2之植入條件相同(植入條件A)，來自方向E3與方向E4之植入條件相同(植入條件B)。且環狀植入B中，來自方向E5與方向E6之植入條件相同(植入條件C)，來自方向E7與方向E8之植入條件相同(植入條件D)。
存取電晶體AT1、AT2之環狀區域AHS因來自方向E2(植入條件A)與方向E6(植入條件C)之植入形成，環狀區域AHB因來自方向E5(植入條件C)之植入形成。另一方面，驅動電晶體DT1、DT2之環狀區域DHS因來自方向E3(植入條件B)與方向E7(植入條件D)之植入形成，環狀區域DHB因來自方向E8(植入條件D)之植入形成。
本半導體裝置中，設定植入條件A~D，俾環狀區域AHS之雜質濃度高於環狀區域AHB之雜質濃度，環狀區域DHS之雜質濃度高於環狀區域DHE之雜質濃度，環狀區域AHS之雜質濃度與環狀區域DHS之雜質濃度相同，環狀區域DHE之雜質濃度低於環狀區域AHB之雜質濃度。
其次，如圖125所示，不去除光阻遮罩REMH2，以光阻遮罩RMH2(光阻遮罩RME1)為植入遮罩(植入遮罩B)，植入磷等(延伸植入)。如圖126所示，以光阻遮罩RME1為植入遮罩，自垂直於半導體基板SUB主表面之方向起朝半導體基板SUB內植入例如磷或砷，藉此自露出之p井PW區域表面橫跨既定深度形成延伸區域ER。其後，去除光阻遮罩RME1。
其次，如圖127所示，形成包覆NMIS區域RN，使PMIS區域
RP露出之光阻遮罩RME2(植入遮罩C)。其次，以光阻遮罩RME2為植入遮罩，朝半導體基板SUB內植入磷或砷，藉此於元件形成區域RP形成環狀區域(未經圖示)。其次，朝半導體基板SUB內植入硼，藉此形成延伸區域(未經圖示)。其後，去除光阻遮罩RME2。
其次，依序形成例如矽氧化膜與矽氮化膜(未經圖示)，俾包覆閘構造G(存取閘電極AG1、驅動閘電極DG1等)。其次，藉由對該矽氧化膜與矽氮化膜施行異向性蝕刻，在閘構造G兩側面上，形成矽氧化膜SO與矽氮化膜SNI所構成之側壁間隙壁SW(參照圖128)。
其次，形成使NMIS區域RN露出，包覆PMIS區域RP之光阻遮罩(未經圖示)。其次，以該光阻遮罩及側壁間隙壁SW等為植入遮罩，朝半導體基板SUB內植入磷或砷，藉此於露出之p井PW表面橫跨既定深度形成源極/汲極區域SD(參照圖128)。其後，去除該光阻遮罩。
其次，形成包覆NMIS區域RN，使PMIS區域RP露出之光阻遮罩(未經圖示)。其次，以該光阻遮罩為植入遮罩，朝半導體基板內植入硼，藉此自露出之元件形成區域FRP表面起橫跨既定深度形成源極/汲極區域(未經圖示)。其後，去除該光阻遮罩。
其次，如圖128所示，藉由施行既定退火處理，使經植入之雜質熱擴散，藉此活化源極/汲極區域SD、延伸區域ER及環狀區域HR。此時，因雜質熱擴散，源極/汲極區域SD、延伸區域ER及環狀區域HR沿橫方向與縱(深度)方向擴散。
其次，如圖129所示，藉由自行對準金屬矽化程序，於露出之源極/汲極區域SD、存取閘電極AG1及驅動閘電極DG1各多晶矽膜表面，形成鎳矽化物等金屬矽化物膜SCL。其次，如圖130所示，形成矽氮化膜等應力襯層膜SL，俾包覆存取閘電極AG1及驅動閘
電極DG1。形成TEOS等層間絕緣膜IL1，俾包覆該應力襯層膜SL。
其次，如圖131所示，藉由對層間絕緣膜IL1施行異向性蝕刻，形成使金屬矽化物膜SCL露出之接觸孔CH。其次，於該接觸孔CH內形成包含阻障金屬膜BA1與鎢膜TL1之栓塞PG。
其次，如圖110所示，形成矽氮化膜等蝕刻阻擋膜ES及矽氧化膜等層間絕緣膜IL2，俾包覆栓塞PG。其次，形成使栓塞PG表面露出之溝槽。其次，於該溝槽內形成包含阻障金屬膜BA2與銅膜CL2之銅配線CW1。銅配線CW1對應第1金屬配線。
此後，形成層間絕緣膜(未經圖示)俾包覆銅配線CW1。於該層間絕緣膜，藉由與形成栓塞PG之方法相同之方法形成穿孔BLV1、/SNV1、VDDV1、/BLV1、/SNV1、SNV1(參照圖112)。其次，形成層間絕緣膜(未經圖示)俾包覆穿孔BLV1、/SNV1、VDDV1、/BLV1、/SNV1、SNV1。於該層間絕緣膜，以與形成銅配線CW1之方法相同之方法，形成第2金屬配線BLM2、/SNM2、SNM2、VDDM2。
其次，形成層間絕緣膜(未經圖示)俾包覆第2金屬配線BLM2、/SNM2、SNM2、VDDM2。於該層間絕緣膜，以與形成栓塞PG之方法相同之方法，形成穿孔BLV2、/BLV2、VDDV2(參照圖113)。其次，形成層間絕緣膜(未經圖示)俾包覆穿孔BLV2、/BLV2、VDDV2。於該層間絕緣膜，以與形成銅配線CW1之方法相同之方法，形成第3金屬配線VDDM3、BLM3、/BLM3(參照圖113)。如此形成SRAM記憶胞之主要部分。
本半導體裝置之存取電晶體AT1(AT2)中，雜質濃度相對較高之環狀區域AHS形成於存儲節點SN(/SN)側，雜質濃度相對較低之環狀區域AHB形成於位元線BL(/BL)側。且驅動電晶體DT1、DT2
中，雜質濃度相對較高之環狀區域DHS形成於存儲節點SN(/SN)側，雜質濃度相對較低之環狀區域DHE形成於接地配線VSS側。
藉此，如實施形態1中所說明，於讀取動作，可使自位元線BL(/BL)側朝存儲節點SN(/SN)側，於存取電晶體AT1(AT2)流動之電流易於抑制，並可使自存儲節點SN(/SN)側朝接地配線(VSS)側，於驅動電晶體DT1(DT2)流動之電流易於增加。藉此，可提高β比，可提高讀取邊限。
且於寫入動作，可使自存儲節點SN(/SN)側朝位元線BL(/BL)側，於存取電晶體AT1(AT2)流動之電流易於增加。藉此，可提高γ比，可提高寫入邊限。如此，本半導體裝置中，可提高讀取邊限與寫入邊限雙方。
且如實施形態1中所說明，驅動電晶體DT1、DT2中流動之電流僅係讀取動作時自存儲節點側朝接地配線側流動之電流。因此，形成雜質濃度相對較高之環狀區域DHS於存儲節點SN(/SN)側，形成雜質濃度相對較低之環狀區域DHE於接地配線(VSS)側，藉此可使驅動電晶體DT1、DT2之臨限值電壓相對較低，使讀取時可高速動作。
且上述半導體裝置中，存取電晶體AT1、AT2之環狀區域AHB、AHS，與驅動電晶體DT1、DT2之環狀區域DHE、DHS係藉由光阻遮罩RMH1(植入遮罩A)與光阻遮罩RMH2(植入遮罩B)形成。且負載電晶體LT1、LT2之環狀區域係藉由光阻遮罩(植入遮罩D)形成。藉此，相較於係依比較例之半導體裝置時，可刪減1片用來形成環狀區域之照相雕刻遮罩。
又，已說明關於上述半導體裝置中，環狀區域DHE之雜質濃度低於環狀區域AHB之雜質濃度之情形。作為環狀區域DHE、AHB
之雜質濃度，亦可設定植入條件A~D俾環狀區域DHE之雜質濃度高於環狀區域AHB之雜質濃度。此時，如實施形態1中所說明，可抑制來自驅動電晶體DT1、DT2之漏洩電流。
且亦可設定所有植入條件A~D為相同植入條件，俾環狀區域DHE之雜質濃度與環狀區域AHB之雜質濃度相同。此時，存取電晶體AT1、AT2中，環狀區域AHS之雜質濃度亦高於環狀區域AHB之雜質濃度，驅動電晶體DT1、DT2中，環狀區域DHS之雜質濃度亦高於環狀區域DHE之雜質濃度。藉此，可提高讀取邊限與寫入邊限雙方。
在此，說明關於包含稱為縱型胞之SRAM記憶胞之半導體裝置其他例。
首先，SRAM記憶胞之等價電路與前述圖108或圖3所示之等價電路相同。其次，說明關於SRAM記憶胞之構造。圖132係顯示構成SRAM胞陣列記憶胞之電晶體及連接該電晶體之接觸件佈局之俯視圖。由虛線(粗線)包圍之區域構成一個記憶胞。於半導體基板SUB主表面，以元件分離絕緣膜形成元件分離區域ISR，藉此界定相互電性分離之元件形成區域FRN、FRP。元件形成區域FRN中，設有沿X方向平行延伸之部分(元件形成區域FRNX)，與沿Y方向平行延伸之部分(元件形成區域FRNY)。
元件形成區域FRN中，作為n通道型MIS電晶體，形成存取電晶體AT1、AT2與驅動電晶體DT1、DT2。存取電晶體AT1、AT2經配置於元件形成區域FRNY，驅動電晶體DT1、DT2經配置於元件形成區域FRNX。形成存取電晶體AT1、AT2之存取閘電極AG1、AG2，俾沿X方向平行延伸而穿越元件形成區域FRNY。形成驅動電晶體DT1、DT2之驅動閘電極DG1、DG2，俾沿Y方向平行延伸
而穿越元件形成區域FRNX。
形成存取電晶體AT1之元件形成區域FRNY、形成驅動電晶體D1之元件形成區域FRNX、形成驅動電晶體D2之元件形成區域FRNX與形成存取電晶體AT2之元件形成區域FRNY連接。由驅動電晶體DT1之驅動閘電極DG1與驅動電晶體DT2之驅動閘電極DG2包夾之元件形成區域FRN之部分(源極/汲極區域)電性連接接地配線。
元件形成區域FRP沿X方向平行延伸，與元件形成區域FRN(FRNX)保持距離而配置。於元件形成區域FRP，作為p通道型MIS電晶體形成負載電晶體LT1、LT2。形成負載電晶體LT1、LT2之負載閘電極LG1、LG2，俾沿Y方向平行延伸而穿越元件形成區域FRP。由負載電晶體LT1之負載閘電極LG1與負載電晶體LT2之負載閘電極LG2包夾之元件形成區域FRP之部分(源極/汲極區域)電性連接電源配線。
圖133係沿通過驅動電晶體DT1之閘電極與存取電晶體AT1之剖面線CXXXIII-CXXXIII之剖面圖。如圖133所示，在由形成有電性連接存儲節點(接觸件SNC)之n型源極/汲極區域SDS之區域S，與形成有電性連接位元線(接觸件BLC)之n型源極/汲極區域SDB之區域B包夾之區域上，形成存取電晶體AT1之存取閘電極AG1。
於存取閘電極AG1正下方區域，作為p型環狀區域HR，形成環狀區域AHS俾鄰接源極/汲極區域SDS，且形成環狀區域AHB俾鄰接源極/汲極區域SDB。
且在由形成有電性連接接地配線(接觸件VSSC)之n型源極/汲極區域SDE之區域E，與形成有電性連接存儲節點(接觸件SNC)之n型源極/汲極區域SDS之區域S包夾之區域上，形成驅動電晶體DT1
之驅動閘電極DG1。於驅動閘電極DG1正下方區域，作為p型環狀區域HR，形成環狀區域DHS俾鄰接源極/汲極區域SDS，且形成環狀區域DHE俾鄰接源極/汲極區域SDE。又，關於與圖5(實施形態1)所示之半導體裝置相同之構件賦予同一符號，不重複其說明。
其次，說明關於電性連接各電晶體之多層配線構造。圖134係顯示1個記憶胞中電晶體與第1金屬配線連接構造之俯視圖。圖135係顯示第1金屬配線與第2金屬配線連接構造之俯視圖。
存取電晶體AT1之1對源極/汲極區域SD之一方(源極/汲極區域SDB)經由接觸件栓塞BLC(栓塞PG)、第1金屬配線BLM1及穿孔BIV1，電性連接作為位元線BL之第2金屬配線BLM2。
存取電晶體AT1之1對源極/汲極區域SD之另一方(源極/汲極區域SDS)經由接觸件SNC(栓塞PG)、第1金屬配線SNM1(銅配線CW1)及接觸件SNLC，電性連接負載電晶體LT1之1對源極/汲極區域之一方。且存取電晶體AT1之源極/汲極區域SDS經由第1金屬配線SNM1(銅配線CW1)，分別電性連接負載電晶體LT2之負載閘電極LG2，與驅動電晶體DT2之驅動閘電極DG2。
且存取電晶體AT1之源極/汲極區域SDS電性連接驅動電晶體DT1之1對源極/汲極區域之一方(源極/汲極區域SDS)。形成存取電晶體AT1之存取閘電極AG1作為字元線WL之一部分。
驅動電晶體DT1之1對源極/汲極區域之另一方(源極/汲極區域SDE)經由接觸件VSSC(栓塞PG)、第1金屬配線VSSM1及穿孔VSSV1，電性連接作為接地配線之第2金屬配線VSSM2。負載電晶體LT1之1對源極/汲極區域之另一方經由接觸件VDDC，電性連接作為電源配線之第1金屬配線VDDM1(銅配線CW1)。
存取電晶體AT2之1對源極/汲極區域SD之一方(源極/汲極區域SDB)經由接觸件栓塞/BLC(栓塞/PG)、第1金屬配線/BLM1(銅配線CW1)及穿孔/BLV1，電性連接作為位元線/BL之第2金屬配線/BLM2。
存取電晶體AT2之1對源極/汲極區域SD之另一方(源極/汲極區域SDS)經由接觸件/SNC(栓塞PG)、第1金屬配線/SNM1(銅配線CW1)及接觸件/SNLC，電性連接負載電晶體LT2之1對源極/汲極區域之一方。且存取電晶體AT2之源極/汲極區域SDS經由第1金屬配線/SNM1(銅配線CW1)及接觸件/SNGC，分別電性連接負載電晶體LT1之負載閘電極LG1，與驅動電晶體DT1之驅動閘電極DG1。
且存取電晶體AT2之源極/汲極區域SDS電性連接驅動電晶體DT2之1對源極/汲極區域之一方(源極/汲極區域SDS)。形成存取電晶體AT2之存取閘電極AG2作為字元線WL之一部分。
驅動電晶體DT2之1對源極/汲極區域之另一方(源極/汲極區域SDE)經由接觸件VSSC(栓塞PG)，電性連接作為接地配線之第1金屬配線VSSM1(銅配線CW1)。負載電晶體LT2之1對源極/汲極區域之另一方經由接觸件VDDC電性連接作為電源配線之第1金屬配線VDDM1(銅配線CW1)。
其次，說明關於上述半導體裝置之製造方法。首先，藉由於半導體基板SUB主表面以元件分離絕緣膜形成元件分離區域ISR，界定相互電性分離之元件形成區域FRN、FRP(參照圖132)。其次，於元件形成區域FRN形成p井PW(參照圖133)。其次，經過與圖114所示之程序相同之程序，分別形成會成為存取閘電極AG1、AG2、驅動閘電極DG1、DG2及負載閘電極LG1、LG2之閘構造G(參照圖136)。其次，於閘構造G兩側面形成補償間隙壁(未經圖示)。
其次，如圖136所示，藉由施行既定照相雕刻處理，形成用來形成環狀區域，會成為植入遮罩之光阻遮罩RMH1(植入遮罩A)。首先，形成光阻遮罩RMH1，俾依開口圖案使會成為存取閘電極AG1(AG2)之閘構造G中，位於形成電性連接存儲節點之源極/汲極區域之區域S側之側面、會成為驅動閘電極DG1(DG2)之閘構造G中，位於區域S側之側面與該區域S露出。
另一方面，形成光阻遮罩RMH1，俾包覆會成為存取閘電極AG1、AG2之閘構造G中，位於形成電性連接位元線之源極/汲極區域之區域B側之側面與該區域B。且形成光阻遮罩RMH1，俾包覆會成為驅動閘電極DG1、DG2之閘構造G中，位於形成有電性連接接地配線之源極/汲極區域之區域E側之側面與該區域E，並包覆PMIS區域RP。
其次，以光阻遮罩RMH1為植入遮罩，自既定方向植入硼(環狀植入A)。硼之植入以與圖115~圖119(實施形態9)所示之硼之植入相同之要領進行。
首先，如圖136所示，以光阻遮罩RMH1為植入遮罩，自方向E1起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入硼，藉此於露出之元件形成區域FRN形成p型雜質區域(未經圖示)。其次，自方向E2起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入硼，藉此於露出之元件形成區域FRN形成p型雜質區域(未經圖示)。
其次，自方向E3起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入硼，藉此於露出之元件形成區域FRN形成p型雜質區域(未經圖示)。其次，自方向E4起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入硼，藉此於露出之元件形成區域FRN形
成p型雜質區域(未經圖示)。其後，去除光阻遮罩RMH1。
其次，如圖137所示，藉由施行既定照相雕刻處理，形成用來形成環狀區域，會成為植入遮罩之光阻遮罩RMH2(植入遮罩B)。形成光阻遮罩RMH2，俾使NMIS區域RN露出，包覆PMIS區域RP。
其次，以光阻遮罩RMH2為植入遮罩，自既定方向植入硼(環狀植入B)。硼之植入以與圖120~圖124(實施形態9)所示之硼之植入相同之要領進行。
首先，如圖137所示，以光阻遮罩RMH2為植入遮罩，自方向E5起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入硼，藉此於露出之元件形成區域FRN形成p型雜質區域(未經圖示)。其次，自方向E6起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入硼，藉此於露出之元件形成區域FRN形成p型雜質區域(未經圖示)。
其次，自方向E7起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入硼，藉此於露出之元件形成區域FRN形成p型雜質區域(未經圖示)。其次，自方向E8起，相對於垂直於半導體基板SUB主表面之方向傾斜地植入硼，藉此於露出之元件形成區域FRN形成p型雜質區域(未經圖示)。如此形成之p型雜質區域之一部分係環狀區域。
在此，說明關於環狀植入之植入條件。環狀植入A中，來自方向E1與方向E2之植入條件相同(植入條件A)，來自方向E3與方向E4之植入條件相同(植入條件B)。且環狀植入B中，來自方向E5與方向E6之植入條件相同(植入條件C)，來自方向E7與方向E8之植入條件相同(植入條件D)。
存取電晶體AT1、AT2之環狀區域AHS因來自方向E2(植入條件A)與方向E6(植入條件C)之植入形成，環狀區域AHB因來自方向E5(植入條件C)之植入形成。另一方面，驅動電晶體DT1、DT2之環狀區域DHS因來自方向E3(植入條件B)與方向E7(植入條件D)之植入形成，環狀區域DHB因來自方向E8(植入條件D)之植入形成。
本半導體裝置中，設定植入條件A~D，俾環狀區域AHS之雜質濃度高於環狀區域AHB之雜質濃度，環狀區域DHS之雜質濃度高於環狀區域DHE之雜質濃度，環狀區域AHS之雜質濃度與環狀區域DHS之雜質濃度相同，環狀區域DHE之雜質濃度低於環狀區域AHB之雜質濃度。
其次，不去除光阻遮罩REMH2，以光阻遮罩RMH2(光阻遮罩RME1)為植入遮罩(植入遮罩B)，植入磷等(延伸植入)。如圖138所示，以光阻遮罩RME1為植入遮罩，自垂直於半導體基板SUB主表面之方向起朝半導體基板SUB內植入例如磷或砷，藉此自露出之p井PW區域表面橫跨既定深度形成延伸區域ER(參照圖133)。其後，去除光阻遮罩RME1。
其次，形成包覆NMIS區域RN，使PMIS區域RP露出之光阻遮罩(未經圖示)(植入遮罩C)。其次，以該光阻遮罩為植入遮罩，朝半導體基板SUB內植入磷或砷，藉此於元件形成區域RP形成環狀區域(未經圖示)。其次，朝半導體基板SUB內植入硼，藉此形成延伸區域(未經圖示)。其後，去除該光阻遮罩。
其次，經過與圖128~圖131(實施形態9)所示之程序相同之程序，形成第1金屬配線(銅配線CW1)(參照圖133)。此後，形成層間絕緣膜(未經圖示)俾包覆銅配線CW1。於該層間絕緣膜，以與形成栓塞PG之方法相同之方法形成穿孔BLV1、/BLV1、VSSV1(參照圖135)。其次，形成層間絕緣膜(未經圖示)俾包覆穿孔BLV1、/BLV1、
VSSV1。於該層間絕緣膜，以與形成銅配線CW1之方法相同之方法，形成第2金屬配線BLM2、/BLM2、VSSM2(參照圖135)。如此形成SRAM記憶胞之主要部分。
本半導體裝置中，SRAM記憶胞各電晶體藉由第1金屬配線與第2金屬配線電性連接。藉此，相較於各電晶體藉由第1金屬配線、第2金屬配線及第3金屬配線電性連接之配線構造，可刪減製造成本。
且本半導體裝置之存取電晶體AT1(AT2)中，雜質濃度相對較高之環狀區域AHS形成於存儲節點SN(/SN)側，雜質濃度相對較低之環狀區域AHB形成於位元線BL(/BL)側。且驅動電晶體DT1、DT2中，雜質濃度相對較高之環狀區域DHS形成於存儲節點SN(/SN)側，雜質濃度相對較低之環狀區域DHE形成於接地配線VSS側。藉此，如實施形態1中所說明，可提高讀取邊限與寫入邊限雙方。
且如實施形態1中所說明，形成雜質濃度相對較高之環狀區域DHS於存儲節點SN(/SN)側，形成雜質濃度相對較低之環狀區域DHE於接地配線(VSS)側，藉此可使驅動電晶體DT1、DT2之臨限值電壓相對較低，使讀取時可高速動作。
且上述半導體裝置中，存取電晶體AT1、AT2之環狀區域AHB、AHS，與驅動電晶體DT1、DT2之環狀區域DHE、DHS係藉由光阻遮罩RMH1(植入遮罩A)與光阻遮罩RMH2(植入遮罩B)形成。且負載電晶體LT1、LT2之環狀區域係藉由光阻遮罩(植入遮罩C)形成。藉此，相較於係依比較例之半導體裝置時，可刪減用來形成環狀區域之照相雕刻遮罩。
又，已說明關於上述半導體裝置中，環狀區域DHE之雜質濃度低於環狀區域AHB之雜質濃度之情形。作為環狀區域DHE、AHB
之雜質濃度，亦可設定植入條件A~D俾環狀區域DHE之雜質濃度高於環狀區域AHB之雜質濃度。此時，如實施形態1中所說明，可抑制來自驅動電晶體DT1、DT2之漏洩電流。
且亦可設定所有植入條件A~D為相同植入條件俾環狀區域DHE之雜質濃度與環狀區域AHB之雜質濃度相同。此時，存取電晶體AT1、AT2中，環狀區域AHS之雜質濃度亦高於環狀區域AHB之雜質濃度，驅動電晶體DT1、DT2中，環狀區域DHS之雜質濃度亦高於環狀區域DHE之雜質濃度。藉此，可提高讀取邊限與寫入邊限雙方。
在此，說明關於包含稱為縱型胞之SRAM記憶胞之半導體裝置。
首先，說明關於該SRAM記憶胞之等價電路。如圖139所示，設定存取電晶體AT1、AT2中，1對環狀區域HR內，連接存儲節點SN、/SN側之環狀區域AHS之雜質濃度高於連接位元線BL、/BL側之環狀區域AHB之雜質濃度。
且設定驅動電晶體DT1、DT2之1對環狀區域HR中，連接存儲節點SN、/SN側之環狀區域DHT之雜質濃度，與連接接地配線VSS側之環狀區域DHT之雜質濃度相同。且設定該環狀區域DHT之雜質濃度低於環狀區域AHB之雜質濃度。又，關於此以外之構成，與圖3所示之等價電路相同，故對同一構件賦予同一符號，不重複其說明。
其次，說明關於SRAM記憶胞之構造。圖140係顯示構成SRAM胞陣列記憶胞之電晶體及連接該電晶體之接觸件佈局之俯視圖。由虛線(粗線)包圍之區域構成一個記憶胞。如圖140所示，作為驅
動電晶體DT1、DT2之環狀區域，形成環狀區域DHT。又，關於此以外之構成，與圖109所示之佈局相同，故對同一構件賦予同一符號，不重複其說明。
圖141係沿通過驅動電晶體DT1之閘電極與存取電晶體AT1之剖面線CXLI-CXLI之剖面圖。如圖141所示，於驅動閘電極DG1正下方區域，作為p型環狀區域HR，形成環狀區域DHT俾鄰接源極/汲極區域SDS，且形成環狀區域DHT俾鄰接源極/汲極區域SDE。又，關於此以外之構成，與圖110所示之構成相同，故就同一構件賦予同一符號，不重複其說明。
其次，說明關於上述半導體裝置之製造方法。與實施形態9相同，形成閘構造G後，如圖142所示，藉由施行既定照相雕刻處理，形成用來形成環狀區域，會成為植入遮罩之光阻遮罩RMH1(植入遮罩A)。形成光阻遮罩RMH1，俾使會成為存取閘電極AG1、AG2之閘構造G中，位於形成有電性連接存儲節點之源極/汲極區域之區域S側之側面、該區域S、會成為驅動閘電極DG1、DG2之閘構造G與形成有電性連接接地配線之源極/汲極區域之區域E露出。
另一方面，形成光阻遮罩RMH1，俾包覆會成為存取閘電極AG1、AG2之閘構造G中，位於形成電性連接位元線之源極/汲極區域之區域B側之側面、該區域B與第2元件形成區域FRP。
其次，以光阻遮罩RMH1為植入遮罩，自既定方向植入硼(環狀植入A)。如圖142所示，以光阻遮罩RMH1為植入遮罩，分別自方向E1、方向E2、方向E3及方向E4起，相對於垂直於半導體基板SUB主表面之方向傾斜(θ=約7度)地植入硼，藉此於露出之p井PW區域形成p型雜質區域(未經圖示)。其後，去除光阻遮罩RMH1。
其次，如圖143所示，藉由施行既定照相雕刻處理，形成用來
形成環狀區域，會成為植入遮罩之光阻遮罩RMH2(植入遮罩B)。形成光阻遮罩RMH2，俾使會成為存取閘電極AG1、AG2之閘構造G、形成有電性連接存儲節點之源極/汲極區域之區域S中，位於元件形成區域FRNY之部分與形成電性連接位元線之源極/汲極區域之區域B露出。
另一方面，形成光阻遮罩RMH2，俾包覆會成為驅動閘電極DG1、DG2之閘構造G、形成有電性連接接地配線之源極/汲極區域之區域E、形成有電性連接存儲節點之源極/汲極區域之區域S中，位於元件形成區域FRNX之部分與第2元件形成區域FRP。
其次，以光阻遮罩RMH2為植入遮罩，自既定方向植入硼(環狀植入B)。如圖143所示，以光阻遮罩RMH2為植入遮罩，分別自方向E5、方向E6、方向E7及方向E8起，相對於垂直於半導體基板SUB主表面之方向傾斜(θ=約7度)地植入硼，藉此於露出之p井PW區域形成p型雜質區域(未經圖示)。其後，去除光阻遮罩RMH2。又，設定來自方向E1、E2(植入條件A)、方向E3、E4(植入條件B)、方向E5、E6(植入條件C)、方向E7、E8(植入條件D)之植入條件，俾環狀區域DHT之雜質濃度與環狀區域DHT之雜質濃度相同，且該環狀區域DHT之雜質濃度低於環狀區域AHB之雜質濃度。
其次，如圖144所示，藉由施行既定照相雕刻處理，形成用來形成環狀區域，會成為植入遮罩之光阻遮罩RME1(植入遮罩C)。形成光阻遮罩RME1，俾使NMIS區域RN露出，包覆PMIS區域RP。
其次，以光阻遮罩RME1為植入遮罩，植入磷等(延伸植入)。以光阻遮罩RME1為植入遮罩，自垂直於半導體基板SUB主表面之方向起朝半導體基板SUB內植入例如磷或砷，藉此自露出之p井區域表面橫跨既定深度形成延伸區域ER(參照圖141)。其後，去除光阻遮罩RME1。
其次，形成包覆NMIS區域RN，使PMIS區域RP露出之光阻遮罩(未經圖示)(植入遮罩D)。其次，以該光阻遮罩為植入遮罩，朝半導體基板SUB內植入磷或砷，藉此於元件形成區域RP形成環狀區域(未經圖示)。其次，朝半導體基板SUB內植入硼，藉此形成延伸區域(未經圖示)。其後，去除該光阻遮罩。
其次，經過與圖28~圖31所示之程序(實施形態1)相同之程序，作為第1金屬配線，形成銅配線CW1(參照圖141)。其後，在銅配線CW1上形成多層配線構造，形成SRAM記憶胞之主要部分。
設定上述包含SRAM記憶胞之半導體裝置中，存取電晶體AT1、AT2環狀區域AHB之雜質濃度高於驅動電晶體DT1、DT2環狀區域DHT之雜質濃度。藉此，環狀區域DHT之雜質濃度低於環狀區域AHB之雜質濃度，於讀取動作可提升讀取速度。且可提高讀取邊限與寫入邊限雙方。且相較於係依比較例之半導體裝置時，可刪減用來形成環狀區域之照相雕刻遮罩。
在此，說明關於包含稱為縱型胞之SRAM記憶胞之半導體裝置其他例。
首先，說明關於該SRAM記憶胞之等價電路。如圖145所示，設定存取電晶體AT1、AT2中，1對環狀區域HR內，連接存儲節點SN、/SN側之環狀區域AHS之雜質濃度高於連接位元線BL、/BL側之環狀區域AHB之雜質濃度。
且設定驅動電晶體DT1、DT2之1對環狀區域HR中，連接存儲節點SN、/SN側之環狀區域DHT之雜質濃度，與連接接地配線VSS側之環狀區域DHT之雜質濃度相同。且設定該環狀區域DHT之雜
質濃度與環狀區域AHB之雜質濃度實質上相同。又，關於此以外之構成，與圖3所示之等價電路相同，故對同一構件賦予同一符號，不重複其說明。
其次，說明關於SRAM記憶胞之構造。圖146係顯示構成SRAM胞陣列記憶胞之電晶體及連接該電晶體之接觸件佈局之俯視圖。如圖146所示，作為驅動電晶體DT1、DT2之環狀區域，形成環狀區域DHT。又，關於此以外之構成，與圖109所示之佈局相同，故對同一構件賦予同一符號，不重複其說明。
圖147係沿通過驅動電晶體DT1之閘電極與存取電晶體AT1之剖面線CXLVII-CXLVII之剖面圖。如圖147所示，於驅動閘電極DG1正下方區域，作為p型環狀區域HR，形成環狀區域DHT俾鄰接源極/汲極區域SDS，且形成環狀區域DHT俾鄰接源極/汲極區域SDE。又，關於此以外之構成，與圖110所示之構成相同，故就同一構件賦予同一符號，不重複其說明。
其次，說明關於上述半導體裝置之製造方法。與實施形態9相同，形成閘構造G後，如圖148所示，藉由施行既定照相雕刻處理，形成用來形成環狀區域，會成為植入遮罩之光阻遮罩RMH1(植入遮罩A)。
形成光阻遮罩RMH1，俾使會成為存取閘電極AG1、AG2之閘構造G中，位於形成有電性連接存儲節點之源極/汲極區域之區域S側之側面，與該區域S中，位於元件形成區域FRNY之部分露出。
另一方面，形成光阻遮罩RMH1，俾包覆會成為存取閘電極AG1、AG2之閘構造G中，位於形成電性連接位元線之源極/汲極區域之區域B側之側面、該區域B與元件形成區域FRP。
且形成光阻遮罩RMH1，俾包覆會成為驅動閘電極DG1、DG2
之閘構造G、形成有連接接地配線之源極/汲極區域之區域E與區域S中，位於元件形成區域FRNX之部分。
其次，以光阻遮罩RMH1為植入遮罩，自既定方向植入硼(環狀植入A)。如圖148所示，以光阻遮罩RMH1為植入遮罩，分別自方向E1、方向E2、方向E3及方向E4起，相對於垂直於半導體基板SUB主表面之方向傾斜(θ=約7度)地植入硼，藉此於露出之p井PW區域形成p型雜質區域(未經圖示)。其後，去除光阻遮罩RMH1。
其次，如圖149所示，藉由施行既定照相雕刻處理，形成用來形成環狀區域，會成為植入遮罩之光阻遮罩RMH2(植入遮罩B)。形成光阻遮罩RMH2，俾使會成為存取閘電極AG1、AG2之閘構造G、形成有電性連接存儲節點之源極/汲極區域之區域S與形成電性連接位元線之源極/汲極區域之區域B露出。
且形成光阻遮罩RMH2，俾使會成為驅動閘電極DG1、DG2之閘構造G，與形成有電性連接接地配線之源極/汲極區域之區域E露出。另一方面，形成光阻遮罩RMH2，俾包覆元件形成區域FRP。
其次，以光阻遮罩RMH2為植入遮罩，自既定方向植入硼(環狀植入B)。如圖149所示，以光阻遮罩RMH2為植入遮罩，分別自方向E5、方向E6、方向E7及方向E8起，相對於垂直於半導體基板SUB主表面之方向傾斜(θ=約7度)地植入硼，藉此於露出之p井PW區域形成p型雜質區域(未經圖示)。又，設定來自方向E1、E2(植入條件A)、方向E3、E4(植入條件B)、方向E5、E6(植入條件C)、方向E7、E8(植入條件D)之植入條件，俾環狀區域DHT之雜質濃度與環狀區域DHT之雜質濃度相同，且該環狀區域DHT之雜質濃度與環狀區域AHB之雜質濃度相同。
其次，不去除光阻遮罩RMH2，以光阻遮罩RMH2(光阻遮罩
RME1)為植入遮罩(植入遮罩B)，植入磷等(延伸植入)。如圖150所示，以光阻遮罩RME1為植入遮罩，自垂直於半導體基板SUB主表面之方向起朝半導體基板SUB內植入例如磷或砷，藉此自露出之p井區域表面橫跨既定深度形成延伸區域ER(參照圖147)。其後，去除光阻遮罩RME1。
其次，形成包覆NMIS區域RN，使PMIS區域RP露出之光阻遮罩(未經圖示)(植入遮罩C)。其次，以該光阻遮罩為植入遮罩，朝半導體基板SUB內植入磷或砷，藉此於元件形成區域RP形成環狀區域(未經圖示)。其次，朝半導體基板SUB內植入硼，藉此形成延伸區域(未經圖示)。其後，去除該光阻遮罩。
其次，經過與圖28~圖31所示之程序(實施形態1)相同之程序，作為第1金屬配線，形成銅配線CW1(參照圖147)。其後，在銅配線CW1上形成多層配線構造，形成SRAM記憶胞之主要部分。
設定上述包含SRAM記憶胞之半導體裝置中，存取電晶體AT1、AT2環狀區域AHB之雜質濃度，與驅動電晶體DT1、DT2環狀區域DHT之雜質濃度實質上相同。藉此，相較於環狀區域DHT之雜質濃度低於環狀區域AHB之雜質濃度時，可抑制讀取動作時之漏洩電流。且可提高讀取邊限與寫入邊限雙方。且相較於係依比較例之半導體裝置時，可刪減用來形成環狀區域之照相雕刻遮罩。
本次揭示之實施形態係例示，不受其限制。本發明不由上述說明之範圍定義而由申請範圍定義，其企圖包含與申請範圍均等之意義及範圍中之所有變更。
本發明可有效利用於包含SRAM記憶胞之半導體裝置。
/BLM1、BLM1、/SNM1、SNM1、/BLAM1、BLAM1、BLBM1、/BLBM1、VDDM1、VSSM1、WLAM1、WLBM1、WLM1‧‧‧第1金屬配線
/BLM2、BLM2、/SNNM2、SNM2、VDDM2、VSSM2、BLAM2、/BLAM2、BLBM2、/BLBM2、WLM2、WLAM2、WLBM2‧‧‧第2金屬配線
/BLM3、BLM3、VDDM3、VSSM3、WLM3、WLAM3、WLBM3、WLM3‧‧‧第3金屬配線
/SNC、SNC、/LGC、LGC、/SCN、/SNGC、SNGC、/SNLC、SNLC、BLAC、/BLAC、WLAC、WLBC、VDDC、VSSC、BLBC、/BLBC、
WLC‧‧‧接觸件
/BLV1、/BLV2、/SNV1、VDDV1、VDDV2、VSSV1、WLV1、BLV1、VSSV2、WLV2、WLAV1、WLAV2、WLBV1、WLBV2、SNV1、BLV2、BLAV1、/BLAV1、BLBV1、/BLBV1‧‧‧穿孔PG、/PG‧‧‧栓塞
AG1、AG2、AG3、AG4、ALG、ARG‧‧‧存取閘電極
AHB、AHS、AHT、DHS、DHB、DHE、DHT、HR‧‧‧環狀區域
AL、AR、AT1、AT2、AT3、AT4‧‧‧存取電晶體
A~D‧‧‧植入遮罩(環狀植入)(植入條件)
BA1、BA2‧‧‧阻障金屬膜
BL、/BL、BLA、/BLA、BLB、/BLB‧‧‧位元線(位元線對)
BLC、/BLC‧‧‧接觸件(接觸件栓塞)
B、E、S、RAL、RAR、RNL、RNR、RB‧‧‧區域
CH‧‧‧接觸孔
CL1、CL2‧‧‧銅膜
CW1‧‧‧銅配線
CXLI-CXLI、CXLVII-CXLVII、CXXXIII-CXXXIII、CX-CX、LII-LII、LXI-LXI、LXIX-LXIX、LXXIX-LXXIX、LXXVIII-LXXVIII、LXXXIX-LXXXIX、V-V、XCIX-XCIX、XLIV-XLIV‧‧‧剖面線
DG1、DG2、DG3、DG4、NLG、NRG‧‧‧驅動閘電極
ISR‧‧‧元件分離區域
DT1、DT2、DT3、DT4、DT1A、DT1B、DT2A、DT2B、NL、NR‧‧‧驅動電晶體
ER‧‧‧延伸區域
f1、f2‧‧‧既定深度
F1、F2‧‧‧箭頭
FRN、FRP、FRNX、FRNY、103a、103b‧‧‧元件形成區域
G‧‧‧閘構造
HK‧‧‧High-k膜
IFA、IFD、IF、IRA、IR‧‧‧電流
IL1、IL2‧‧‧層間絕緣膜
IO‧‧‧IO區域
LC‧‧‧邏輯電路
LG1、LG2、PLG、PRG‧‧‧負載閘電極
LT1、LT2、PL、PR‧‧‧負載電晶體
MA‧‧‧SRAM記憶胞陣列
MA1、MA2‧‧‧SRAM記憶胞
MC‧‧‧主控制電路
ML‧‧‧金屬膜
PIR1~PIR8‧‧‧p型雜質區域
E1~E8‧‧‧方向
PS‧‧‧多晶矽膜
PW‧‧‧p井
RBLA、RBLB、RBL‧‧‧位元線
RME1、RME2、RMH1、RMH2、RMSD1、RMSD2、131~134‧‧‧光阻遮罩
RN‧‧‧NMIS區域
RP‧‧‧PMIS區域
RWLA、RWLB、RWL‧‧‧讀取字元線
SA‧‧‧讀出放大器
SCD‧‧‧半導體裝置
SCL‧‧‧金屬矽化物膜
OS‧‧‧補償間隙壁
SD、SDB、SDE、SDS‧‧‧源極/汲極區域
SL‧‧‧應力襯層膜
SN、/SN、N1‧‧‧存儲節點
SNI‧‧‧矽氮化膜
SO‧‧‧矽氧化膜
SR‧‧‧SRAM部
SUB、101‧‧‧半導體基板
SW‧‧‧側壁間隙壁
TL1‧‧‧鎢膜
ES‧‧‧蝕刻阻擋膜
SF‧‧‧界面層
VDD、Vdd‧‧‧電源配線
Vgs‧‧‧源極對閘極電壓
WD‧‧‧寫入驅動器
WLA、WLB、WL‧‧‧字元線
VSS‧‧‧接地配線
XD‧‧‧X解碼器
YD‧‧‧Y解碼器
102‧‧‧元件分離絕緣膜
152a、152b‧‧‧虛線框
圖1係顯示依本發明實施形態1，具有SRAM之半導體裝置配置關係一例之俯視圖。
圖2係顯示同實施形態中，圖1所示之虛線框內SRAM記憶胞構成之俯視圖。
圖3係同實施形態中，SRAM記憶胞等價電路之顯示圖。
圖4係顯示同實施形態中，SRAM記憶胞配置圖案之俯視圖。
圖5係同實施形態中，沿圖4所示之剖面線V-V之剖面圖。
圖6係顯示同實施形態中，各電晶體與第1金屬配線連接構造之俯視圖。
圖7係顯示同實施形態中，第1金屬配線與第2金屬配線連接構造之俯視圖。
圖8係顯示同實施形態中，第2金屬配線與第3金屬配線連接構造之俯視圖。
圖9係顯示同實施形態中存取電晶體之部分放大剖面圖。
圖10係顯示同實施形態中存取電晶體環狀區域雜質濃度分布之曲線圖。
圖11係顯示同實施形態中半導體裝置製造方法一程序之剖面圖。
圖12係顯示同實施形態中，在圖11所示之程序後進行之程序之俯視圖。
圖13係同實施形態中，沿圖12所示之剖面線XIII-XIII之剖面圖。
圖14係顯示同實施形態中，在圖13所示之程序後進行之程序之剖面圖。
圖15係顯示同實施形態中，在圖14所示之程序後進行之程序之剖面圖。
圖16係顯示同實施形態中，在圖15所示之程序後進行之程序
之剖面圖。
圖17係顯示同實施形態中，在圖16所示之程序後進行之程序之俯視圖。
圖18係顯示同實施形態中，在圖17所示之程序後進行之程序，對應圖17所示之剖面線XVIII-XVIII沿剖面線之剖面圖。
圖19係顯示同實施形態中，在圖18所示之程序後進行之程序之剖面圖。
圖20係顯示同實施形態中，在圖19所示之程序結束之時點植入硼之情形之俯視圖。
圖21係顯示同實施形態中，在圖19所示之程序後進行之程序之俯視圖。
圖22係顯示同實施形態中，在圖21所示之程序後進行之程序，對應圖21所示之剖面線XXII-XXII沿剖面線之剖面圖。
圖23係顯示同實施形態中，在圖22所示之程序後進行之程序之俯視圖。
圖24係顯示同實施形態中，在圖23所示之程序後進行之程序，對應圖21所示之剖面線XXII-XXII沿剖面線之剖面圖。
圖25係顯示同實施形態中，在圖24所示之程序後進行之程序之俯視圖。
圖26係顯示同實施形態中，在圖25所示之程序後進行之程序，對應圖25所示之剖面線XXVI-XXVI沿剖面線之剖面圖。
圖27係顯示同實施形態中，在圖26所示之程序後進行之程序之俯視圖。
圖28係顯示同實施形態中，在圖27所示之程序後進行之程序之剖面圖。
圖29係顯示同實施形態中，在圖28所示之程序後進行之程序，對應圖25所示之剖面線XXVI-XXVI沿剖面線之剖面圖。
圖30係顯示同實施形態中，在圖29所示之程序後進行之程序之剖面圖。
圖31係顯示同實施形態中，在圖30所示之程序後進行之程序
之剖面圖。
圖32係同實施形態中，SRAM記憶胞內在讀取動作時電流之流向，與在寫入動作時電流之流向之顯示圖。
圖33係顯示同實施形態中，存取電晶體環狀區域雜質濃度及各驅動電晶體環狀區域雜質濃度高低關係一例之曲線圖。
圖34係同實施形態中，流經存取電晶體或驅動電晶體之電流之顯示圖。
圖35係顯示同實施形態中，存取電晶體或驅動電晶體內相對於閘電壓電流特性之曲線圖。
圖36係顯示同實施形態中，流經存取電晶體與驅動電晶體之電流大小關係之曲線圖。
圖37係顯示依比較例之半導體裝置中SRAM記憶胞配置圖案之俯視圖。
圖38係顯示依比較例之半導體裝置製造方法一程序之俯視圖。
圖39係顯示在圖38所示之程序後進行之程序之俯視圖。
圖40係顯示在圖39所示之程序後進行之程序之俯視圖。
圖41係顯示在圖40所示之程序後進行之程序之俯視圖。
圖42係依本發明實施形態2之第1例半導體裝置中SRAM記憶胞等價電路之顯示圖。
圖43係顯示同實施形態中，SRAM記憶胞配置圖案之俯視圖。
圖44係同實施形態中，沿圖43所示之剖面線XLIV-XLIV之剖面圖。
圖45係顯示同實施形態中，各電晶體與第1金屬配線連接構造之俯視圖。
圖46係顯示同實施形態中，第1金屬配線與第2金屬配線連接構造之俯視圖。
圖47係顯示同實施形態中，第2金屬配線與第3金屬配線連接構造之俯視圖。
圖48係顯示同實施形態中，第1例半導體裝置製造方法一程序
之俯視圖。
圖49係顯示同實施形態中，在圖48所示之程序後進行之程序之俯視圖。
圖50係顯示同實施形態中，在圖49所示之程序後進行之程序之俯視圖。
圖51係依本發明實施形態2之第2例半導體裝置中SRAM記憶胞配置圖案之顯示圖。
圖52係同實施形態中，沿圖51所示之剖面線LII-LII之剖面圖。
圖53係顯示同實施形態中，各電晶體與第1金屬配線連接構造之俯視圖。
圖54係顯示同實施形態中，第1金屬配線與第2金屬配線連接構造之俯視圖。
圖55係顯示同實施形態中，第2金屬配線與第3金屬配線連接構造之俯視圖。
圖56係顯示同實施形態中，第2例半導體裝置製造方法一程序之俯視圖。
圖57係顯示同實施形態中，在圖56所示之程序後進行之程序之俯視圖。
圖58係顯示同實施形態中，在圖57所示之程序後進行之程序之俯視圖。
圖59係依本發明實施形態2之第3例半導體裝置中SRAM記憶胞等價電路之顯示圖。
圖60係顯示同實施形態中，SRAM記憶胞配置圖案之俯視圖。
圖61係同實施形態中，沿圖60所示之剖面線LXI-LXI之剖面圖。
圖62係顯示同實施形態中，各電晶體與第1金屬配線連接構造之俯視圖。
圖63係顯示同實施形態中，第1金屬配線與第2金屬配線連接構造之俯視圖。
圖64係顯示同實施形態中，第2金屬配線與第3金屬配線連接
構造之俯視圖。
圖65係顯示同實施形態中，第2例半導體裝置製造方法一程序之俯視圖。
圖66係顯示同實施形態中，在圖65所示之程序後進行之程序之俯視圖。
圖67係顯示同實施形態中，在圖66所示之程序後進行之程序之俯視圖。
圖68係顯示依本發明實施形態3之半導體裝置中SRAM記憶胞配置圖案之俯視圖。
圖69係同實施形態中，沿圖68所示之剖面線LXIX-LXIX之剖面圖。
圖70係顯示同實施形態中，各電晶體與第1金屬配線連接構造之俯視圖。
圖71係顯示同實施形態中，第1金屬配線與第2金屬配線連接構造之俯視圖。
圖72係顯示同實施形態中，第2金屬配線與第3金屬配線連接構造之俯視圖。
圖73係顯示同實施形態中，半導體裝置製造方法一程序之俯視圖。
圖74係顯示同實施形態中，在圖73所示之程序後進行之程序之俯視圖。
圖75係顯示同實施形態中，在圖74所示之程序後進行之程序之俯視圖。
圖76係依本發明實施形態4之半導體裝置中SRAM記憶胞等價電路之顯示圖。
圖77係顯示同實施形態中，SRAM記憶胞配置圖案之俯視圖。
圖78係同實施形態中，沿圖77所示之剖面線LXXVIII-LXXVIII之剖面圖。
圖79係同實施形態中，沿圖77所示之剖面線LXXIX-LXXIX之剖面圖。
圖80係顯示同實施形態中，半導體裝置製造方法一程序之俯視圖。
圖81係顯示同實施形態中，在圖80所示之程序後進行之程序之俯視圖。
圖82係顯示同實施形態中，在圖81所示之程序後進行之程序之俯視圖。
圖83係顯示依本發明實施形態5之半導體裝置中SRAM記憶胞配置圖案之俯視圖。
圖84係顯示同實施形態中，半導體裝置製造方法一程序之俯視圖。
圖85係顯示同實施形態中，在圖84所示之程序後進行之程序之俯視圖。
圖86係顯示同實施形態中，在圖85所示之程序後進行之程序之俯視圖。
圖87係依本發明實施形態6之半導體裝置中SRAM記憶胞等價電路之顯示圖。
圖88係顯示同實施形態中，SRAM記憶胞配置圖案之俯視圖。
圖89係同實施形態中，沿圖88所示之剖面線LXXXIX-LXXXIX之剖面圖。
圖90係顯示同實施形態中，半導體裝置製造方法一程序之俯視圖。
圖91係顯示同實施形態中，在圖90所示之程序後進行之程序之俯視圖。
圖92係顯示同實施形態中，在圖91所示之程序後進行之程序之俯視圖。
圖93係依本發明實施形態7之半導體裝置中SRAM記憶胞等價電路之顯示圖。
圖94係顯示同實施形態中，半導體裝置製造方法一程序之俯視圖。
圖95係顯示同實施形態中，在圖94所示之程序後進行之程序
之俯視圖。
圖96係顯示同實施形態中，在圖95所示之程序後進行之程序之俯視圖。
圖97係依本發明實施形態8之第1例半導體裝置中SRAM記憶胞等價電路之顯示圖。
圖98係顯示同實施形態中，SRAM記憶胞配置圖案之俯視圖。
圖99係同實施形態中，沿圖98所示之剖面線XCIX-XCIX之剖面圖。
圖100係顯示同實施形態中，第1例半導體裝置製造方法一程序之俯視圖。
圖101係顯示同實施形態中，在圖100所示之程序後進行之程序之俯視圖。
圖102係顯示同實施形態中，在圖101所示之程序後進行之程序之俯視圖。
圖103係依本發明實施形態8之第2例半導體裝置中SRAM記憶胞等價電路之顯示圖。
圖104係顯示同實施形態中，第2例半導體裝置製造方法一程序之俯視圖。
圖105係顯示同實施形態中，在圖104所示之程序後進行之程序之俯視圖。
圖106係顯示同實施形態中，在圖105所示之程序後進行之程序之俯視圖。
圖107係依本發明實施形態9之半導體裝置中SRAM記憶胞佈局之顯示圖。
圖108係同實施形態中，SRAM記憶胞等價電路之顯示圖。
圖109係顯示同實施形態中，SRAM記憶胞配置圖案之俯視圖。
圖110係同實施形態中，沿圖109所示之剖面線CX-CX之剖面圖。
圖111係顯示同實施形態中，各電晶體與第1金屬配線連接構造之俯視圖。
圖112係顯示同實施形態中，第1金屬配線與第2金屬配線連接構造之俯視圖。
圖113係顯示同實施形態中，第2金屬配線與第3金屬配線連接構造之俯視圖。
圖114係顯示同實施形態中，半導體裝置製造方法一程序之剖面圖。
圖115係顯示同實施形態中，在圖114所示之程序後進行之程序之俯視圖。
圖116係顯示同實施形態中，在圖115所示之程序後進行之程序，對應圖115所示之剖面線CXVI-CXVI沿剖面線之剖面圖。
圖117係顯示同實施形態中，在圖116所示之程序後進行之程序，對應圖115所示之剖面線CXVI-CXVI沿剖面線之剖面圖。
圖118係顯示同實施形態中，在圖117所示之程序後進行之程序，對應圖115所示之剖面線CXVI-CXVI沿剖面線之剖面圖。
圖119係顯示同實施形態中，在圖118所示之程序後進行之程序，對應圖115所示之剖面線CXVI-CXVI沿剖面線之剖面圖。
圖120係顯示同實施形態中，在圖119所示之程序後進行之程序之俯視圖。
圖121係顯示同實施形態中，在圖120所示之程序後進行之程序，對應圖120所示之剖面線CXXI-CXXI沿剖面線之剖面圖。
圖122係顯示同實施形態中，在圖121所示之程序後進行之程序，對應圖120所示之剖面線CXXI-CXXI沿剖面線之剖面圖。
圖123係顯示同實施形態中，在圖122所示之程序後進行之程序，對應圖120所示之剖面線CXXI-CXXI沿剖面線之剖面圖。
圖124係顯示同實施形態中，在圖123所示之程序後進行之程序，對應圖120所示之剖面線CXXI-CXXI沿剖面線之剖面圖。
圖125係顯示同實施形態中，在圖124所示之程序後進行之程序之俯視圖。
圖126係顯示同實施形態中，在圖125所示之程序後進行之程序，對應圖125所示之剖面線CXXVI-CXXVI沿剖面線之剖面圖。
圖127係顯示同實施形態中，在圖126所示之程序後進行之程序之俯視圖。
圖128係顯示同實施形態中，在圖127所示之程序後進行之程序，對應圖127所示之剖面線CXXVIII-CXXVIII沿剖面線之剖面圖。
圖129係顯示同實施形態中，在圖128所示之程序後進行之程序之剖面圖。
圖130係顯示同實施形態中，在圖129所示之程序後進行之程序之剖面圖。
圖131係顯示同實施形態中，在圖130所示之程序後進行之程序之剖面圖。
圖132係顯示依本發明實施形態10之半導體裝置中SRAM記憶胞配置圖案之俯視圖。
圖133係同實施形態中，沿圖132所示之剖面線CXXXIII-CXXXIII之剖面圖。
圖134係顯示同實施形態中，各電晶體與第1金屬配線連接構造之俯視圖。
圖135係顯示同實施形態中，第1金屬配線與第2金屬配線連接構造之俯視圖。
圖136係顯示同實施形態中，半導體裝置製造方法一程序之俯視圖。
圖137係顯示同實施形態中，在圖136所示之程序後進行之程序之俯視圖。
圖138係顯示同實施形態中，在圖137所示之程序後進行之程序之俯視圖。
圖139係依本發明實施形態11之半導體裝置中SRAM記憶胞等價電路之顯示圖。
圖140係顯示同實施形態中，SRAM記憶胞配置圖案之俯視圖。
圖141係同實施形態中，沿圖140所示之剖面線CXLI-CXLI之剖面圖。
圖142係顯示同實施形態中，半導體裝置製造方法一程序之俯視圖。
圖143係顯示同實施形態中，在圖142所示之程序後進行之程序之俯視圖。
圖144係顯示同實施形態中，在圖143所示之程序後進行之程序之俯視圖。
圖145係依本發明實施形態12之半導體裝置中SRAM記憶胞等價電路之顯示圖。
圖146係顯示同實施形態中，SRAM記憶胞配置圖案之俯視圖。
圖147係同實施形態中，沿圖146所示之剖面線CXLVII-CXLVII之剖面圖。
圖148係顯示同實施形態中，半導體裝置製造方法一程序之俯視圖。
圖149係顯示同實施形態中，在圖148所示之程序後進行之程序之俯視圖。
圖150係顯示同實施形態中，在圖149所示之程序後進行之程序之俯視圖。
AHB、AHS、DHS、DHE、HR‧‧‧環狀區域
AT1、AT2‧‧‧存取電晶體
BL、/BL‧‧‧位元線(位元線對)
DT1、DT2‧‧‧驅動電晶體
LT1、LT2‧‧‧負載電晶體
SN、/SN‧‧‧存儲節點
VDD‧‧‧電源配線
WL‧‧‧字元線
VSS‧‧‧接地配線
Claims (24)
- 一種半導體裝置，具有靜態隨機存取記憶體，其特徵在於包含：存儲節點(SN、/SN)，包含記憶資料之第1存儲節點(SN)及第2存儲節點(/SN)；位元線對(BL、/BL)，輸入輸出資料；接地配線(VSS)，施加接地電位；第1元件形成區域(FRN)及第2元件形成區域(FRP)，於半導體基板(SUB)主表面中之既定區域藉由元件分離絕緣膜分別將其加以界定；存取電晶體(AT1、AT2)，包含：第1導電型第1源極/汲極區域(SDB)及第2源極/汲極區域(SDS)，形成於該第1元件形成區域(FRN)，相互保持距離；以及存取閘電極(AG1、AG2)，位在由該第1源極/汲極區域(SDB)與該第2源極/汲極區域(SDS)包夾之區域上；及驅動電晶體(DT1、DT2)，包含：第1導電型第3源極/汲極區域(SDS)及第4源極/汲極區域(SDE)，形成於該第1元件形成區域(FRN)，相互保持距離；以及驅動閘電極(DG1、DG2)，位在由該第3源極/汲極區域(SDS)與該第4源極/汲極區域(SDE)包夾之區域上；且該存取電晶體(AT1、AT2)包含：第2導電型第1環狀區域(AHB)，形成為於該存取閘電極(AG1、AG2)正下方區域，鄰接電性連接該位元線對(BL、/BL)既定位元線之該第1源極/汲極區域(SDB)，且具有第1雜質濃度；及第2導電型第2環狀區域(AHS)，形成為於該存取閘電極(AG1、AG2)正下方區域，鄰接電性連接該存儲節點(SN、/SN)之該第2源極/汲極區域(SDS)，且具有第2雜質濃度；且該驅動電晶體(DT1、DT2)包含：第2導電型第3環狀區域(DHS)，形成為於該驅動閘電極(DG1、DG2)正下方區域，鄰接電性連接該存儲節點(SN、/SN)之 該第3源極/汲極區域(SDS)，且具有第3雜質濃度；及第2導電型第4環狀區域(DHE)，形成為於該驅動閘電極(DG1、DG2)正下方區域，鄰接電性連接該接地配線(VSS)之該第4源極/汲極區域(SDE)，且具有第4雜質濃度；且該第2雜質濃度高於該第1雜質濃度，該第3雜質濃度高於該第4雜質濃度，設定該第1雜質濃度與該第4雜質濃度不同。
- 如申請專利範圍第1項之半導體裝置，其中該第2源極/汲極區域(SDS)與該第3源極/汲極區域(SDS)作為共通源極/汲極區域，形成於該第1元件形成區域(FRN)。
- 如申請專利範圍第2項之半導體裝置，其中彎曲形成該共通源極/汲極區域，該存取閘電極(AG1、AG2)沿第1方向配置，該驅動閘電極(DG1、DG2)沿與該第1方向交叉之第2方向配置。
- 一種半導體裝置，具有靜態隨機存取記憶體，其特徵在於包含：存儲節點(SN、/SN)，具有記憶資料之第1存儲節點(SN)及第2存儲節點(/SN)；第1位元線對(BLA、/BLA)及第2位元線對(BLB、/BLB)，分別輸入輸出資料；接地配線(VSS)，施加接地電位；第1元件形成區域(FRN)及第2元件形成區域(FRP)，於半導體基板(SUB)主表面中之既定區域藉由元件分離絕緣膜分別將其加以界定；第1存取電晶體(AT1、AT2)，包含：第1導電型第1源極/汲極區域(SDB)及第2源極/汲極區域(SDS)，形成於該第1元件形成區域(FRN)，相互保持距離；以及第1存取閘電極(AG1、AG2)，位在由該第1源極/汲極區域(SDB)與該第2源極/汲極區域(SDS)包夾之區域上；驅動電晶體(DT1、DT2)，包含： 第1導電型第3源極/汲極區域(SDS)及第4源極/汲極(SDE)，形成於該第1元件形成區域(FRN)，相互保持距離；以及驅動閘電極(DG1、DG2)，位在由該第3源極/汲極區域(SDS)與該第4源極/汲極(SDE)包夾之區域上；及第2存取電晶體(AT3、AT4)，包含：第1導電型第5源極/汲極(SDB)及第6源極/汲極(SDS)，形成於該第1元件形成區域(FRN)，相互保持距離；以及第2存取閘電極(AG3、AG4)，位在由該第5源極/汲極(SDB)與該第6源極/汲極(SDS)包夾之區域上；且該第1存取電晶體(AT1、AT2)包含：第2導電型第1環狀區域(AHB)，形成為於該第1存取閘電極(AG1、AG2)正下方區域，鄰接電性連接該第1位元線對(BLA、/BLA)既定位元線之該第1源極/汲極區域(SDB)，且具有第1雜質濃度；及第2導電型第2環狀區域(AHS)，形成為於該第1存取閘電極(AG1、AG2)正下方區域，鄰接電性連接該存儲節點(SN、/SN)之該第2源極/汲極區域(SDS)，且具有第2雜質濃度；且該驅動電晶體(DT1、DT2)包含：第2導電型第3環狀區域(DHS)，形成為於該驅動閘電極(DG1、DG2)正下方區域，鄰接電性連接該存儲節點(SN、/SN)之該第3源極/汲極區域(SDS)，且具有第3雜質濃度；及第2導電型第4環狀區域(DHE)，形成為於該驅動閘電極(DG1、DG2)正下方區域，鄰接電性連接該接地配線(VSS)之該第4源極/汲極(SDE)，且具有第4雜質濃度；且該第2存取電晶體(AT3、AT4)包含：第2導電型第5環狀區域(AHB)，形成為於該第2存取閘電極(AG3、AG4)正下方區域，鄰接電性連接該第2位元線對(BLB、/BLB)既定位元線之該第5源極/汲極(SDB)，且具有第5雜質濃度；及第2導電型第6環狀區域(AHS)，形成為於該第2存取閘電極(AG3、AG4)正下方區域，鄰接電性連接該存儲節點(SN、/SN)之 該第6源極/汲極(SDS)，且具有第6雜質濃度；且該第2雜質濃度高於該第1雜質濃度，該第3雜質濃度高於該第4雜質濃度，設定該第1雜質濃度與該第4雜質濃度不同，設定該第5雜質濃度低於該第6雜質濃度。
- 如申請專利範圍第4項之半導體裝置，其中該第1元件形成區域(FRN)包含分別藉由該元件分離絕緣膜界定之第1部、第2部及第3部，該第1存取電晶體(AT1、AT2)形成於該第1部，該驅動電晶體(DT1、DT2)形成於該第2部，該第2存取電晶體(AT3、AT4)形成於該第3部。
- 如申請專利範圍第4項之半導體裝置，其中該第1元件形成區域(FRN)中，作為共通源極/汲極區域形成有該第2源極/汲極區域(SDS)、該第3源極/汲極區域(SDS)及該第6源極/汲極(SDS)。
- 如申請專利範圍第4項之半導體裝置，其中該第1元件形成區域(FRN)包含分別藉由該元件分離絕緣膜界定之第1部及第2部，該第1存取電晶體(AT1、AT2)形成於該第1部，該驅動電晶體(DT1、DT2)及該第2存取電晶體(AT3、AT4)形成於該第2部，作為共通源極/汲極區域形成該第3源極/汲極區域(SDS)與該第6源極/汲極(SDS)。
- 一種半導體裝置，具有靜態隨機存取記憶體，其特徵在於包含：存儲節點(SN、/SN)，具有記憶資料之第1存儲節點(SN)及第2存儲節點(/SN)；第1位元線對(BLA、/BLA)及第2位元線對(BLB、/BLB)，分別輸入輸出資料；接地配線(VSS)，施加接地電位； 第1元件形成區域(FRN)及第2元件形成區域(FRP)，於半導體基板(SUB)主表面中之既定區域分別藉由元件分離絕緣膜將其加以界定；第1存取電晶體(AT1、AT2)，包含：第1導電型第1源極/汲極區域(SDB)及第2源極/汲極區域(SDS)，形成於該第1元件形成區域(FRN)，相互保持距離；以及第1存取閘電極(AG1、AG2)，位在由該第1源極/汲極區域(SDB)與該第2源極/汲極區域(SDS)包夾之區域上；第1驅動電晶體(DT1、DT2)，包含：第1導電型第3源極/汲極區域(SDS)及第4源極/汲極(SDE)，形成於該第1元件形成區域(FRN)，相互保持距離；以及第1驅動閘電極(DG1、DG2)，位在由該第3源極/汲極區域(SDS)與該第4源極/汲極(SDE)包夾之區域上；第2存取電晶體(AT3、AT4)，包含：第1導電型第5源極/汲極(SDB)及第6源極/汲極(SDS)，形成於該第1元件形成區域(FRN)，相互保持距離；以及第2存取閘電極(AG3、AG4)，位在由該第5源極/汲極(SDB)與該第6源極/汲極(SDS)包夾之區域上；及第2驅動電晶體(DT3、DT4)，包含：第1導電型第7源極/汲極(SDS)及第8源極/汲極(SDE)，形成於該第1元件形成區域(FRN)，相互保持距離；以及第2驅動閘電極(DG3、DG4)，位在由該第7源極/汲極(SDS)與該第8源極/汲極(SDE)包夾之區域上；且該第1存取電晶體(AT1、AT2)包含：第2導電型第1環狀區域(AHB)，形成為於該第1存取閘電極(AG1、AG2)正下方區域，鄰接電性連接該第1位元線對(BLA、/BLA)既定位元線之該第1源極/汲極區域(SDB)，且具有第1雜質濃度；及第2導電型第2環狀區域(AHS)，形成為於該存取閘電極正下方區域，鄰接電性連接該存儲節點(SN、/SN)之該第2源極/汲極區域 (SDS)，且具有第2雜質濃度；且該第1驅動電晶體(DT1、DT2)包含：第2導電型第3環狀區域(DHS)，形成為於該第1驅動閘電極(DG1、DG2)正下方區域，鄰接電性連接該存儲節點(SN、/SN)之該第3源極/汲極區域(SDS)，且具有第3雜質濃度；及第2導電型第4環狀區域(DHE)，形成為於該第1驅動閘電極(DG1、DG2)正下方區域，鄰接電性連接該接地配線(VSS)之該第4源極/汲極(SDE)，且具有第4雜質濃度；且該第2存取電晶體(AT3、AT4)包含：第2導電型第5環狀區域(AHB)，形成為於該第2存取閘電極(AG3、AG4)正下方區域，鄰接電性連接該第2位元線對(BLB、/BLB)既定位元線之該第5源極/汲極(SDB)，且具有第5雜質濃度；及第2導電型第6環狀區域(AHS)，形成為於該第2存取閘電極(AG3、AG4)正下方區域，鄰接電性連接該存儲節點(SN、/SN)之該第6源極/汲極(SDS)，且具有第6雜質濃度；且該第2驅動電晶體(DT3、DT4)包含：第2導電型第7環狀區域(DHS)，形成為於該第2驅動閘電極(DG3、DG4)正下方區域，鄰接電性連接該存儲節點(SN、/SN)之該第7源極/汲極(SDS)，且具有第7雜質濃度；及第2導電型第8環狀區域(DHE)，形成為於該第2驅動閘電極(DG3、DG4)正下方區域，鄰接電性連接該接地配線(VSS)之該第8源極/汲極(SDE)，且具有第8雜質濃度；且該第2雜質濃度高於該第1雜質濃度，該第3雜質濃度高於該第4雜質濃度，設定該第1雜質濃度與該第4雜質濃度不同，該第5雜質濃度低於該第6雜質濃度，設定該第7雜質濃度高於該第8雜質濃度。
- 如申請專利範圍第8項之半導體裝置，其中該第1元件形成區域(FRN)包含分別藉由該元件分離絕緣膜界定之第1部及第2部， 該第1存取電晶體(AT1、AT2)及該第1驅動電晶體(DT1、DT2)形成於該第1部，該第2源極/汲極區域(SDS)與該第3源極/汲極區域(SDS)係共通源極/汲極區域，該第2存取電晶體(AT3、AT4)及該第2驅動電晶體(DT3、DT4)形成於該第2部，該第6源極/汲極(SDS)與該第7源極/汲極(SDS)係共通源極/汲極區域。
- 一種半導體裝置，具有靜態隨機存取記憶體，其特徵在於包含：存儲節點(SN、/SN)，具有記憶資料之第1存儲節點(SN)及第2存儲節點(/SN)；第1位元線對(BL、/BL)，輸入輸出資料；讀取位元線(RBL、(RBLA、RBLB))，輸出資料；接地配線(VSS)，施加接地電位；第1元件形成區域(FRN)及第2元件形成區域(FRP)，於半導體基板(SUB)主表面中之既定區域分別藉由元件分離絕緣膜將其加以界定；第1存取電晶體(AT1、AT2)，包含：第1導電型第1源極/汲極區域(SDB)及第2源極/汲極區域(SDS)，形成於該第1元件形成區域(FRN)，相互保持距離；以及第1存取閘電極(AG1、AG2)，位在由該第1源極/汲極區域(SDB)與該第2源極/汲極區域(SDS)包夾之區域上；第1驅動電晶體(DT1、DT2)，包含：第1導電型第3源極/汲極區域(SDS)及第4源極/汲極(SDE)，形成於該第1元件形成區域(FRN)，相互保持距離；以及第1驅動閘電極(DG1、DG2)，位在由該第3源極/汲極區域(SDS)與該第4源極/汲極(SDE)包夾之區域上；第2驅動電晶體(DT3、DT4)，包含：第1導電型第5源極/汲極(SDB)及第6源極/汲極(SDS)，形成於該第1元件形成區域(FRN)，相互保持距離；以及第2驅動閘電極(DG3、DG4)，位在由該第5源極/汲極(SDB)與 該第6源極/汲極(SDS)包夾之區域上；及第2存取電晶體(AT3、AT4)，包含：第1導電型第7源極/汲極(SDS)及第8源極/汲極(SDE)，形成於該第1元件形成區域(FRN)，相互保持距離；以及第2存取閘電極(AG3、AG4)，位在由該第7源極/汲極(SDS)與該第8源極/汲極(SDE)包夾之區域上；且該第1存取電晶體(AT1、AT2)包含：第2導電型第1環狀區域(AHB)，形成為於該第1存取閘電極(AG1、AG2)正下方區域，鄰接電性連接該第1位元線對(BL、/BL)既定位元線之該第1源極/汲極區域(SDB)，且具有第1雜質濃度；及第2導電型第2環狀區域(AHS)，形成為於該第1存取閘電極(AG1、AG2)正下方區域，鄰接電性連接該存儲節點(SN、/SN)之該第2源極/汲極區域(SDS)，且具有第2雜質濃度；且該第1驅動電晶體(DT1、DT2)包含：第2導電型第3環狀區域(DHS)，形成為於該第1驅動閘電極(DG1、DG2)正下方區域，鄰接電性連接該存儲節點(SN、/SN)之該第3源極/汲極區域(SDS)，且具有第3雜質濃度；及第2導電型第4環狀區域(DHE)，形成為於該第1驅動閘電極(DG1、DG2)正下方區域，鄰接電性連接該接地配線(VSS)之該第4源極/汲極(SDE)，且具有第4雜質濃度；且該第2驅動電晶體(DT3、DT4)包含：第2導電型第5環狀區域(AHB)，形成為於該第2驅動閘電極(DG3、DG4)正下方區域，鄰接電性連接該接地配線(VSS)之該第5源極/汲極(SDB)，且具有第5雜質濃度；及第2導電型第6環狀區域(AHS)，形成為於該第2驅動閘電極(DG3、DG4)正下方區域，鄰接電性連接該存儲節點(SN、/SN)之該第6源極/汲極(SDS)，且具有第6雜質濃度；且該第2存取電晶體(AT3、AT4)包含：第2導電型第7環狀區域(DHS)，形成為於該第2存取閘電極 (AG3、AG4)正下方區域，鄰接電性連接該存儲節點(SN、/SN)之該第7源極/汲極(SDS)，且具有第7雜質濃度；及第2導電型第8環狀區域(DHE)，形成為於該第2存取閘電極(AG3、AG4)正下方區域，鄰接電性連接該讀取位元線(RBL、(RBLA、RBLB))之該第8源極/汲極(SDE)，且具有第8雜質濃度；且該第2雜質濃度高於該第1雜質濃度，該第3雜質濃度高於該第4雜質濃度，設定該第1雜質濃度與該第4雜質濃度不同，設定該第5雜質濃度與該第6雜質濃度相同，設定該第7雜質濃度與該第8雜質濃度相同。
- 一種半導體裝置，具有靜態隨機存取記憶體，其特徵在於包含：存儲節點(SN、/SN)，具有記憶資料之第1存儲節點(SN)及第2存儲節點(/SN)；位元線對(BL、/BL)，輸入輸出資料；接地配線(VSS)，施加接地電位；第1元件形成區域(FRN)及第2元件形成區域(FRP)，於半導體基板(SUB)主表面中之既定區域分別藉由元件分離絕緣膜將其加以界定；存取電晶體(AT1、AT2)，包含：第1導電型第1源極/汲極區域(SDB)及第2源極/汲極區域(SDS)，形成於該第1元件形成區域(FRN)，相互保持距離；以及存取閘電極(AG1、AG2)，位在由該第1源極/汲極區域(SDB)與該第2源極/汲極區域(SDS)包夾之區域上，沿第1方向設置；及驅動電晶體(DT1、DT2)，包含：第1導電型第3源極/汲極區域(SDS)及第4源極/汲極(SDE)，形成於該第1元件形成區域(FRN)，相互保持距離；以及驅動閘電極(DG1、DG2)，位在由該第3源極/汲極區域(SDS)與該第4源極/汲極(SDE)包夾之區域上，沿與該第1方向交叉之第2方向設置； 且該存取電晶體(AT1、AT2)包含：第2導電型第1環狀區域(AHB)，形成為於該存取閘電極(AG1、AG2)正下方區域，鄰接電性連接該位元線對(BL、/BL)既定位元線之該第1源極/汲極區域(SDB)，且具有第1雜質濃度；及第2導電型第2環狀區域(AHS)，形成為於該存取閘電極(AG1、AG2)正下方區域，鄰接電性連接該存儲節點(SN、/SN)之該第2源極/汲極區域(SDS)，且具有第2雜質濃度；且該驅動電晶體(DT1、DT2)包含：第2導電型第3環狀區域(DHS)，形成為於該驅動閘電極(DG1、DG2)正下方區域，鄰接電性連接該存儲節點(SN、/SN)之該第3源極/汲極區域(SDS)，且具有第3雜質濃度；及第2導電型第4環狀區域(DHE)，形成為於該驅動閘電極(DG1、DG2)正下方區域，鄰接電性連接該接地配線(VSS)之該第4源極/汲極(SDE)，且具有第4雜質濃度；且該第2雜質濃度高於該第1雜質濃度，該第3雜質濃度與該第4雜質濃度相同，設定該第3雜質濃度及該第4雜質濃度與該第1雜質濃度相同，或低於該第1雜質濃度。
- 一種半導體裝置之製造方法，該半導體裝置具有靜態隨機存取記憶體，該半導體裝置之製造方法之特徵在於包含下列程序：藉由於半導體基板(SUB)主表面形成元件分離絕緣膜，分別將應形成第1導電型電晶體(AT1、AT2、DT1、DT2)之第1元件形成區域(FRN)，及應形成第2導電型電晶體(LT1、LT2)之第2元件形成區域(FRP)加以界定；為形成閘構造而包含下列程序：在由該第1元件形成區域(FRN)中，相互保持距離，且會形成電性連接位元線對(BL、/BL)既定位元線之第1源極/汲極區域(SDB)之第1區域(B)，與會形成電性連接存儲節點(SN、/SN)之第2源極/汲極區域(SDS)之第2區域(S)之間所包夾之區域上，形成存取閘構造(AG1、AG2)，且在由相互保持距離，且會形成電性連接該存儲節點(SN、/SN)之第3源極/汲極區域 (SDS)之第3區域(S)，與會形成電性連接接地配線(VSS)之第4源極/汲極區域(SDE)之第4區域(E)之間所包夾之區域上，形成驅動閘構造(DG1、DG2)；形成第1環狀植入遮罩(RMH1)，以使該存取閘構造(AG1、AG2)中，位於該第2區域(S)側之第1側面露出，並使該第2區域(S)、該驅動閘構造(DG1、DG2)、該第3區域(S)及該第4區域(E)露出，包覆該存取閘構造(AG1、AG2)中，位於該第1區域(B)側之第2側面、該第1區域(B)及該第2元件形成區域(FRP)；隔著該第1環狀植入遮罩(RMH1)，針對露出之該半導體基板(SUB)區域，以自垂直於該主表面之方向傾斜之角度，將第2導電型第1雜質加以植入；形成第2環狀植入遮罩(RMH2)，以使該驅動閘構造(DG1、DG2)中，位於該第3區域(S)側之第1側面露出，並使該第3區域(S)、該存取閘構造(AG1、AG2)、該第1區域(B)及該第2區域(S)露出，包覆該驅動閘構造(DG1、DG2)中，位於該第4區域(E)側之第2側面、該第4區域(E)及該第2元件形成區域(FRP)；隔著該第2環狀植入遮罩(RMH2)，針對露出之該半導體基板(SUB)區域，以自垂直於該主表面之方向傾斜之角度，將第2導電型第2雜質加以植入；及藉由植入第1導電型雜質，形成該第1源極/汲極區域(SDB)、該第2源極/汲極區域(SDS)、該第3源極/汲極區域(SDS)及該第4源極/汲極區域(SDE)；且植入第2導電型之該第1雜質，植入第2導電型之該第2雜質，形成該第1源極/汲極區域(SDB)~該第4源極/汲極區域(SDE)，藉此於該存取閘構造(AG1、AG2)正下方區域中，形成具有第1雜質濃度之第2導電型第1環狀區域(AHB)，俾鄰接該第1源極/汲極區域(SDB)，且形成具有高於該第1雜質濃度之第2雜質濃度之第2導電型第2環狀區域(AHS)，俾鄰接該第2源極/汲極區域(SDS)，於該驅動閘構造(DG1、DG2)正下方區域中，形成具有第3雜 質濃度之第2導電型第3環狀區域(DHS)，俾鄰接該第3源極/汲極區域(SDS)，且形成具有低於該第3雜質濃度，與該第1雜質濃度不同之第4雜質濃度之第2導電型第4環狀區域(DHE)，俾鄰接該第4源極/汲極區域(SDE)。
- 如申請專利範圍第12項之半導體裝置之製造方法，其中於形成該第1環狀植入遮罩(RMH1)之程序中，做為該第1環狀植入遮罩(RMH1)之圖案，形成第1開口部，以使該存取閘構造(AG1、AG2)中，位於該第2區域(S)側之第1側面露出，並使該第2區域(S)、該驅動閘構造(DG1、DG2)、該第3區域(S)及該第4區域(E)露出，於形成該第2環狀植入遮罩(RMH2)之程序中，作為該第2環狀植入遮罩(RMH2)之圖案，形成第2開口部，以使該驅動閘構造(DG1、DG2)中，位於該第3區域(S)側之第1側面露出，並使該第3區域(S)、該存取閘構造(AG1、AG2)、該第1區域(B)及該第2區域(S)露出。
- 如申請專利範圍第13項之半導體裝置之製造方法，其中於界定該第1元件形成區域(FRN)之程序中，作為共通區域界定該第2區域(S)與該第3區域(S)。
- 一種半導體裝置之製造方法，該半導體裝置具有靜態隨機存取記憶體，該半導體裝置之製造方法之特徵在於包含下列程序：藉由於半導體基板(SUB)主表面形成元件分離絕緣膜，分別將應形成第1導電型電晶體(AT1、AT2、AT3、AT4、DT1、DT2)之第1元件形成區域(FRN)及應形成第2導電型電晶體(LT1、LT2)之第2元件形成區域(FRP)加以界定；為形成閘構造而包含下列程序：在由該第1元件形成區域(FRN)中，相互保持距離，且會形成電性連接第1位元線對(BLA、/BLA)既定位元線之第1源極/汲極區域(SDB)之第1區域(B)，與會形成電性連接存儲節點(SN、/SN)之第2源極/汲極區域(SDS)之第2區域(S)之間所包夾之區域上，形成第1存取閘構造(AG1、AG2)，在由相互保持距離，且會形成電性連接該存儲節點(SN、/SN)之第3源極/ 汲極區域(SDS)之第3區域(S)，與會形成電性連接接地配線(VSS)之第4源極/汲極區域(SDE)之第4區域(E)之間所包夾之區域上，形成第1驅動閘構造(DG1、DG2)，在由相互保持距離，且會形成電性連接與該第1位元線對(BLA、/BLA)不同之第2位元線對(BLB、/BLB)既定位元線之第5源極/汲極區域(SDB)之第5區域(B)，與會形成電性連接該存儲節點(SN、/SN)之第6源極/汲極區域(SDS)之第6區域(S)之間所包夾之區域上，形成第2存取閘構造(AG3、AG4)；形成第1環狀植入遮罩(RMH1)，以使該第1存取閘構造(AG1、AG2)中，位於該第2區域(S)側之第1側面、該第2區域(S)、該第1驅動閘構造(DG1、DG2)、該第3區域(S)、該第4區域(E)、該第2存取閘構造(AG3、AG4)中，位於該第6區域(S)側之第1側面及該第6區域(S)露出，包覆該第1存取閘構造(AG1、AG2)中，位於該第1區域(B)側之該第2側面、該第1區域(B)、該第2存取閘構造(AG3、AG4)中，位於該第5區域(B)側之第2側面、該第5區域(B)及該第2元件形成區域(FRP)；隔著該第1環狀植入遮罩(RMH1)，針對露出之該半導體基板(SUB)區域，以自垂直於該主表面之方向傾斜之角度，將第2導電型第1雜質加以植入；形成第2環狀植入遮罩(RMH2)，以使該第1驅動閘構造(DG1、DG2)中，位於該第3區域(S)側之第1側面、該第3區域(S)、該第1存取閘構造(AG1、AG2)、該第1區域(B)、該第2區域(S)、該第2存取閘構造(AG3、AG4)、該第5區域(B)、該第6區域(S)露出，包覆該第1驅動閘構造(DG1、DG2)中，位於該第4區域(E)側之第2側面、該第4區域(E)及該第2元件形成區域(FRP)；隔著該第2環狀植入遮罩(RMH2)，針對露出之該半導體基板(SUB)區域，以自垂直於該主表面之方向傾斜之角度，將第2導電型第2雜質加以植入；及藉由植入第1導電型雜質，形成該第1源極/汲極區域(SDB)、該第2源極/汲極區域(SDS)、該第3源極/汲極區域(SDS)、該第4源極/汲極區域(SDE)、該第5源極/汲極區域(SDB)及該第6源極/汲極 區域(SDS)；且植入第2導電型之該第1雜質，植入第2導電型之該第2雜質，形成該第1源極/汲極區域(SDB)~該第6源極/汲極區域(SDS)，藉此於該第1存取閘構造(AG1、AG2)正下方區域中，形成具有第1雜質濃度之第2導電型第1環狀區域(AHB)，俾鄰接該第1源極/汲極區域(SDB)，且形成具有高於該第1雜質濃度之第2雜質濃度之第2導電型第2環狀區域(AHS)，俾鄰接該第2源極/汲極區域(SDS)，於該第1驅動閘構造(DG1、DG2)正下方區域中，形成具有第3雜質濃度之第2導電型第3環狀區域(DHS)，俾鄰接該第3源極/汲極區域(SDS)，且形成具有低於該第3雜質濃度，與該第1雜質濃度不同之第4雜質濃度之第2導電型第4環狀區域(DHE)，俾鄰接該第4源極/汲極區域(SDE)，於該第2存取閘構造(AG3、AG4)正下方區域中，形成具有第5雜質濃度之第2導電型第5環狀區域(AHB)，俾鄰接該第5源極/汲極區域(SDB)，且形成具有高於該第5雜質濃度之第6雜質濃度之第2導電型第6環狀區域(AHS)，俾鄰接該第6源極/汲極區域(SDS)。
- 如申請專利範圍第15項之半導體裝置之製造方法，其中界定該第1元件形成區域(FRN)之程序中，做為該第1元件形成區域(FRN)，界定第1部、第2部及第3部，形成該閘構造之程序中，該第1存取閘構造、該第1區域(B)及該第2區域(S)形成於該第1部，該第1驅動閘構造(DG1、DG2)、該第3區域(S)及該第4區域(E)形成於該第2部，該第2存取閘構造(AG3、AG4)、該第5區域(B)及該第6區域(S)形成於該第3部。
- 如申請專利範圍第15項之半導體裝置之製造方法，其中於界定該第1元件形成區域(FRN)之程序中，作為共通區域界定該第2區域(S)、該第3區域(S)及該第6區域(S)。
- 如申請專利範圍第15項之半導體裝置之製造方法，其中於界定該第1元件形成區域(FRN)之程序中，作為共通區域界定該第3區域(S)與該第6區域(S)。
- 如申請專利範圍第15項之半導體裝置之製造方法，其中形成該閘構造之程序包含下列程序：在由相互保持距離，且會形成電性連接該存儲節點(SN、/SN)之第7源極/汲極區域(SDS)之第7區域(S)，與會形成電性連接該接地配線(VSS)之第8源極/汲極區域(SDE)之第8區域(E)之間所包夾之區域上，形成第2驅動閘構造(DG3、DG4)，形成該第1環狀植入遮罩(RMH1)之程序包含使該第2驅動閘構造(DG3、DG4)、該第7區域(S)及該第8區域(E)露出之程序，形成該第2環狀植入遮罩(RMH2)之程序包含使該第2驅動閘構造(DG3、DG4)中，位於該第7區域(S)側之第1側面及該第7區域(S)露出，包覆該第2驅動閘構造(DG3、DG4)中，位於該第8區域(E)側之第2側面及該第8區域(E)之程序，植入第2導電型之該第1雜質，植入第2導電型之該第2雜質，形成該第7源極/汲極區域(SDS)及該第8源極/汲極區域(SDE)，藉此於該第2驅動閘構造(DG3、DG4)正下方區域中，形成具有第7雜質濃度之第2導電型第7環狀區域，俾鄰接該第7源極/汲極區域(SDS)，且形成具有低於該第7雜質濃度之第8雜質濃度之第2導電型第8環狀區域(DHE)，俾鄰接該第8源極/汲極區域(SDE)。
- 如申請專利範圍第19項之半導體裝置之製造方法，其中於界定該第1元件形成區域(FRN)之程序中，做為該第1元件形成區域(FRN)，界定第1部及第2部，於形成該閘構造之程序中，該第1存取閘構造(AG1、AG2)、該第1區域(B)、該第2區域(S)、該第1驅動閘構造(DG1、DG2)、該第3區域(S)及該第4區域(E)形成於該第1部，該第2存取閘構造(AG3、AG4)、該第5區域(B)、該第6區域(S)、該第2驅動閘構造(DG3、DG4)、該第7區域(S)及該第8區域(E)形成 於該第2部，該第2區域(S)與該第3區域(S)係共通區域，該第6區域(S)與該第7區域(S)係共通區域。
- 一種半導體裝置之製造方法，該半導體裝置具有靜態隨機存取記憶體，該半導體裝置之製造方法之特徵在於包含下列程序：藉由於半導體基板(SUB)主表面形成元件分離絕緣膜，分別將應形成第1導電型電晶體(AT1、AT2、DT1、DT2)之第1元件形成區域(FRN)及應形成第2導電型電晶體(LT1、LT2)之第2元件形成區域(FRP)加以界定；為形成閘構造而包含下列程序：在由該第1元件形成區域(FRN)中，相互保持距離，且會形成電性連接位元線對(BL、/BL)既定位元線之第1源極/汲極區域(SDB)之第1區域(B)，與會形成電性連接存儲節點(SN、/SN)之第2源極/汲極區域(SDS)之第2區域(S)之間所包夾之區域上，沿第1方向形成存取閘構造(AG1、AG2)，且在由相互保持距離，且會形成電性連接該存儲節點(SN、/SN)之第3源極/汲極區域(SDS)之第3區域(S)，與會形成電性連接接地配線(VSS)之第4源極/汲極區域(SDE)之第4區域(E)之間所包夾之區域上，沿與該第1方向交叉之第2方向形成驅動閘構造(DG1、DG2)；形成第1環狀植入遮罩(RMH1)，其具有使該存取閘構造(AG1、AG2)中，位於該第2區域(S)側之第1側面、該第2區域(S)、該驅動閘構造(DG1、DG2)中，位於該第3區域(S)側之第1側面及該第3區域(S)露出之開口部，並包覆該存取閘構造(AG1、AG2)中，位於該第1區域(B)側之第2側面、該第1區域(B)、該驅動閘構造(DG1、DG2)中，位於該第4區域(E)側之第2側面、該第4區域(E)及該第2元件形成區域(FRP)；隔著該第1環狀植入遮罩(RMH1)，針對於該開口部露出之該半導體基板(SUB)區域，以自垂直於該主表面之方向傾斜之角度，由該第1方向之一方與另一方，及該第2方向之一方與另一方，分別植入第2導電型第1雜質；形成第2環狀植入遮罩(RMH2)，以使該存取閘構造(AG1、 AG2)、該第1區域(B)、該第2區域(S)、該驅動閘構造(DG1、DG2)、該第3區域(S)及該第4區域(E)露出，包覆該第2元件形成區域(FRP)；隔著該第2環狀植入遮罩(RMH2)，針對露出之該半導體基板(SUB)區域，以自垂直於該主表面之方向傾斜之角度，由該第1方向之一方與另一方，及該第2方向之一方與另一方，分別植入第2導電型第2雜質；及藉由植入第1導電型雜質，形成該第1源極/汲極區域(SDB)、該第2源極/汲極區域(SDS)、該第3源極/汲極區域(SDS)及該第4源極/汲極區域(SDE)；且植入第2導電型之該第1雜質，植入第2導電型之該第2雜質，形成該第1源極/汲極區域(SDB)~該第4源極/汲極區域(SDE)，藉此於該存取閘構造(AG1、AG2)正下方區域中，形成具有第1雜質濃度之第2導電型第1環狀區域(AHB)，俾鄰接該第1源極/汲極區域(SDB)，且形成具有高於該第1雜質濃度之第2雜質濃度之第2導電型第2環狀區域(AHS)，俾鄰接該第2源極/汲極區域(SDS)，於該驅動閘構造(DG1、DG2)正下方區域中，形成具有第3雜質濃度之第2導電型第3環狀區域(DHS)，俾鄰接該第3源極/汲極區域(SDS)，且形成具有低於該第3雜質濃度之第4雜質濃度之第2導電型第4環狀區域(DHE)，俾鄰接該第4源極/汲極區域(SDE)。
- 如申請專利範圍第21項之半導體裝置之製造方法，其中於界定該第1元件形成區域(FRN)之程序中，作為共通區域以彎曲之態樣界定該第2區域(S)與該第3區域(S)。
- 如申請專利範圍第21項之半導體裝置之製造方法，其中於植入第2導電型之該第1雜質之程序及植入第2導電型之該第2雜質之程序中，植入該第4環狀區域(DHE)之該第4雜質濃度，俾與該第1環狀區域(AHB)之該第1雜質濃度不同。
- 如申請專利範圍第21項之半導體裝置之製造方法，其中於植入第2導電型之該第1雜質之程序及植入第2導電型之該第2 雜質之程序中，植入該第4環狀區域(DHE)之該第4雜質濃度，俾與該第1環狀區域(AHB)之該第1雜質濃度相同。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2011/067443 WO2013018156A1 (ja) | 2011-07-29 | 2011-07-29 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201314871A true TW201314871A (zh) | 2013-04-01 |
| TWI569417B TWI569417B (zh) | 2017-02-01 |
Family
ID=47628729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW101119829A TWI569417B (zh) | 2011-07-29 | 2012-06-01 | Semiconductor device and manufacturing method thereof |
Country Status (5)
| Country | Link |
|---|---|
| US (3) | US10032781B2 (zh) |
| JP (1) | JP5658822B2 (zh) |
| CN (1) | CN103703556B (zh) |
| TW (1) | TWI569417B (zh) |
| WO (1) | WO2013018156A1 (zh) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015019411A1 (ja) * | 2013-08-06 | 2015-02-12 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| JP6224401B2 (ja) * | 2013-10-04 | 2017-11-01 | ルネサスエレクトロニクス株式会社 | 半導体メモリ |
| KR102324627B1 (ko) * | 2014-10-31 | 2021-11-10 | 삼성전자주식회사 | 자기 저항 소자를 포함하는 반도체 소자 |
| US9859286B2 (en) * | 2014-12-23 | 2018-01-02 | International Business Machines Corporation | Low-drive current FinFET structure for improving circuit density of ratioed logic in SRAM devices |
| US10134734B2 (en) * | 2016-06-30 | 2018-11-20 | Qualcomm Incorporated | Fin field effect transistor (FET) (FinFET) complementary metal oxide semiconductor (CMOS) circuits employing single and double diffusion breaks for increased performance |
| US10685703B2 (en) * | 2018-09-12 | 2020-06-16 | Nxp B.V. | Transistor body bias control circuit for SRAM cells |
| EP3742476A1 (en) * | 2019-05-20 | 2020-11-25 | Infineon Technologies AG | Method of implanting an implant species into a substrate at different depths |
| WO2020255801A1 (ja) * | 2019-06-17 | 2020-12-24 | 株式会社ソシオネクスト | 半導体記憶装置 |
| CN111129005B (zh) * | 2019-12-25 | 2023-09-19 | 上海华力集成电路制造有限公司 | 一种双口静态随机存储单元版图结构 |
| JP7430425B2 (ja) * | 2020-02-10 | 2024-02-13 | 国立研究開発法人科学技術振興機構 | 双安定回路および電子回路 |
| CN113593618B (zh) * | 2021-07-30 | 2023-04-28 | 电子科技大学 | 适用于差分sram存储单元的存算一体化存储阵列结构 |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2682411B2 (ja) | 1993-12-13 | 1997-11-26 | 日本電気株式会社 | 半導体記憶装置 |
| JP4885365B2 (ja) | 2000-05-16 | 2012-02-29 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP4044721B2 (ja) * | 2000-08-15 | 2008-02-06 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| US6466489B1 (en) * | 2001-05-18 | 2002-10-15 | International Business Machines Corporation | Use of source/drain asymmetry MOSFET devices in dynamic and analog circuits |
| US6934182B2 (en) * | 2003-10-03 | 2005-08-23 | International Business Machines Corporation | Method to improve cache capacity of SOI and bulk |
| WO2006101068A1 (ja) | 2005-03-22 | 2006-09-28 | Fujitsu Limited | 半導体装置及びその製造方法 |
| JP5307966B2 (ja) * | 2005-03-30 | 2013-10-02 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置の製造方法 |
| US7384839B2 (en) * | 2005-09-29 | 2008-06-10 | Texas Instruments Incorporated | SRAM cell with asymmetrical transistors for reduced leakage |
| US8216903B2 (en) * | 2005-09-29 | 2012-07-10 | Texas Instruments Incorporated | SRAM cell with asymmetrical pass gate |
| WO2007063988A1 (ja) | 2005-12-02 | 2007-06-07 | Nec Corporation | 半導体装置およびその製造方法 |
| US7436696B2 (en) * | 2006-04-28 | 2008-10-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Read-preferred SRAM cell design |
| JP2008147570A (ja) | 2006-12-13 | 2008-06-26 | Fujitsu Ltd | 半導体メモリおよびスタティックメモリセルの製造方法 |
| JP2009152468A (ja) | 2007-12-21 | 2009-07-09 | Fujitsu Microelectronics Ltd | 半導体装置 |
| US8139400B2 (en) * | 2008-01-22 | 2012-03-20 | International Business Machines Corporation | Enhanced static random access memory stability using asymmetric access transistors and design structure for same |
| US7813162B2 (en) * | 2008-02-28 | 2010-10-12 | International Business Machines Corporation | SRAM cell having asymmetric pass gates |
| US8036022B2 (en) * | 2008-08-12 | 2011-10-11 | International Business Machines Corporation | Structure and method of using asymmetric junction engineered SRAM pass gates, and design structure |
| US8144540B2 (en) * | 2009-04-14 | 2012-03-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Two-port 8T SRAM design |
| JP2012195320A (ja) | 2009-07-29 | 2012-10-11 | Panasonic Corp | 半導体装置 |
| US8193062B2 (en) * | 2009-09-25 | 2012-06-05 | International Business Machines Corporation | Asymmetric silicon-on-insulator SRAM cell |
| US8638594B1 (en) * | 2009-12-02 | 2014-01-28 | Altera Corporation | Integrated circuits with asymmetric transistors |
| JP5561823B2 (ja) * | 2010-02-05 | 2014-07-30 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
| US8138797B1 (en) * | 2010-05-28 | 2012-03-20 | Altera Corporation | Integrated circuits with asymmetric pass transistors |
| JP5433788B2 (ja) * | 2010-08-05 | 2014-03-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
2011
- 2011-07-29 CN CN201180072497.2A patent/CN103703556B/zh active Active
- 2011-07-29 JP JP2013526624A patent/JP5658822B2/ja active Active
- 2011-07-29 WO PCT/JP2011/067443 patent/WO2013018156A1/ja active Application Filing
- 2011-07-29 US US14/236,067 patent/US10032781B2/en active Active
-
2012
- 2012-06-01 TW TW101119829A patent/TWI569417B/zh active
-
2018
- 2018-06-21 US US16/014,920 patent/US10217751B2/en active Active
-
2019
- 2019-01-04 US US16/239,835 patent/US10510761B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20190139966A1 (en) | 2019-05-09 |
| JPWO2013018156A1 (ja) | 2015-02-23 |
| TWI569417B (zh) | 2017-02-01 |
| JP5658822B2 (ja) | 2015-01-28 |
| WO2013018156A1 (ja) | 2013-02-07 |
| US10510761B2 (en) | 2019-12-17 |
| US10032781B2 (en) | 2018-07-24 |
| US20180342522A1 (en) | 2018-11-29 |
| CN103703556B (zh) | 2017-02-22 |
| CN103703556A (zh) | 2014-04-02 |
| US10217751B2 (en) | 2019-02-26 |
| US20140191338A1 (en) | 2014-07-10 |
| WO2013018156A9 (ja) | 2013-08-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI569417B (zh) | Semiconductor device and manufacturing method thereof | |
| USRE47159E1 (en) | Memory cell | |
| US9305633B2 (en) | SRAM cell and cell layout method | |
| TWI553783B (zh) | 靜態隨機存取記憶體單元 | |
| TWI505407B (zh) | Semiconductor device manufacturing method and semiconductor device | |
| US8169030B2 (en) | Semiconductor memory device and production method thereof | |
| US9076552B2 (en) | Device including a dual port static random access memory cell and method for the formation thereof | |
| US8373235B2 (en) | Semiconductor memory device and production method therefor | |
| JPH08125145A (ja) | 半導体装置、半導体記憶装置および半導体記憶装置の製造方法 | |
| US10134744B1 (en) | Semiconductor memory device | |
| CN106298782B (zh) | 静态随机存取存储器 | |
| US9053974B2 (en) | SRAM cells with dummy insertions | |
| CN209389036U (zh) | 存储器阵列和存储器单元 | |
| US8134213B2 (en) | Static random access memory and method for manufacturing the same | |
| JP5588298B2 (ja) | 半導体装置 | |
| US20240087642A1 (en) | Dual-port static random access memory |