TW201250971A - Methods for directly bonding together semiconductor structures, and bonded semiconductor structures formed using such methods - Google Patents

Methods for directly bonding together semiconductor structures, and bonded semiconductor structures formed using such methods Download PDF

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Description

201250971 六、發明說明： 【發明所屬之技術領域】 本發明係有關於將半導體構造直接|占附在一起之方法，以及應用此 等方法所形成之黏附半導體構造。 【先前技術】 兩個或多個半導體構造之三度空間集積可以替微電子應用帶來許多 好處。例如’微電子元件之三度空間_可贿進電效能及電力雜，同 時減少裝置之底面積。參見，例如，p. Ga職等人所編之《TheHandb〇〇k of 3D Integration》（Wiley-VCH 出版，2008 年）。 半導體構造之三度空間集積可以透過以下方式或該些方式之組合而 達到：將-半導體晶粒附著至—個或多個額外的半導體晶粒（亦即晶粒對 晶粒（D2D))’將-半導體晶_著至—個或多個半導體晶圓（亦即晶 粒對晶圓（D2W))，以及將一半導體晶圓附著至—僻或多個額外的半導 體晶圓（亦即晶圓對晶圓（W2W))。 用於將-半導體構造黏附至另-半導體構造之該些黏附技術可以: 不同方式加时類一種方式為按-射_料是倾供_兩個半導: 構造之間以將其_在-起而加时類，.第二種方式騎軸界面是否 許電子（亦即電流）通過該界面而加以分類。所^ 〇月的直接點附方法」 指在兩個半導體構造之間建立直接的固體對固體化學鍵钟、 一起之方法，無需在該些半導體構造間使用一中 材料將其黏附 201250971 -起。目前已發展出直接的金屬對金屬黏附方法，以將—第—半導體構造 -表面上的金屬材料黏附至—第二半導體構造—表面上的金屬材料。^ 直接的金屬對金屬黏附方法亦可以按照各方法操作時的溫度範圍加 以分類。例如些直接的金屬對金難财法是在械高溫下進行，因 而造成黏附界面上的金屬材料至少有部分炫化。此等直接黏附製程可能不 適合用於_包含-個或多織置構造之已加卫半導體構造，因其相對高 /孤可此對稍早削形成之該些裝置構造有不利影響。 「熱壓黏附」方法為在介於攝氏2⑻度（勘。c)及大約攝氏度 (500。〇間之高溫下’通常介於大約攝氏3⑻度⑽。〇及大約攝氏 400度（400。〇之間，於該些黏附表面間施加壓力之直接黏附方法。 額外之直接黏附方法目前已發展出來，該些方法可以在攝氏度 (200°C)或更低之溫度下進行。對於在攝氏2〇〇度（2〇〇0(：)或更低之溫 度下進行之此等直接細製程，本文稱為「超低溫」直接_方法。超低 溫直接黏附方法可以經由仔細移除表面雜質及表面化合物（例如原生氧化 層），以及經由在原子級尺度上增加兩個表面間緊密接觸之面積而進行。 兩個表面間緊密接觸之面積通常經由以下方式達成：研磨該錄附表面以 降低其表面粗度至接近原子級尺度之數值、於該些黏附表面間施加壓力而 造成塑性變形、或既研磨該些黏附表面又施加壓力，以達到此種塑性變形。 一些超低溫直接黏附方法可以不需在該黏附界面之該些黏附表面間 施加壓力’但在其他超低溫直接黏附方法中，可以在該黏附界面之該些黏 附表面間施加壓力，以於該黏附界面達到合適的黏附強度。在本領域之技 術中’於該些黏附表面間施加壓力之超低溫直接黏附方法通常被稱為「表 4 ⑧ 201250971 面輔助黏附」或「SAB」方法。因此，在本文中，「表面輔助黏附」&「SAB」 係指並包括在攝氏200度（2〇〇°C)或更低之溫度下，將一第一材料緊靠 一第二材料，並在該黏附界面之該些黏附表面間施加壓力，以使該第一材 料直接黏附至該第一材料之任何直接黏附製程。 在某些情況下，半導體構造中主動導電部件之間的直接金屬對金屬黏 附可能很容易在-段時間後發生機械故障或電氣鱗，即便—開始在該些 半導體構造之導電部件間建立了可接受的直接金屬對金屬鍵結亦然。雖然 尚無法完全了解其原因’但據信此種轉可能至少部分是由三個彳目關機制 中的-個或多個所造成。該些三個相關機制為：應變局部化，其可能由大 晶粒所引起；與變形有關之晶粒生長；以及_界面上之質量傳送。此種 黏附界面上之質量傳送可以至少部分朗於電遷移、相分離等等。 電遷移為-導電材料中之金屬原子因一電流而造成遷移。改進互連 結構之電遷移壽命之各種方法以本領域之技術中討論。例如J Gambmo 等人在 2009 年 _ 舉辦之 cu_ ime_d ci_ Conference (CICC),»^^ (C〇pper Interc〇nnect ^ ^ ^ nmNodeandBeyond〉（頁⑷⑽）便討論了改進銅内連結之電磁壽命 【發明内容】 ，該些概念將於以下本 本概要係為了以®要形式介紹許維念而提供 發明-些示範性實施例之詳細敘述中進—步說明。本概要之目的並非指出 ^張專的之主要_或基本_，亦麵於_所主張專利標的之 摩已圍。 201250971 在-些實施例中，本發明包括將—第—半導體構造直接黏附至一第二 半導麵之綠。対-金物m侧細帛-半導體構 造上-第-金屬部件之-表面，蓋層之—表面可以界定出該第一金屬部 件之第軸表面。該第二半導體構造上—第二金屬部件之—第二黏附 表面可以直接_至該第_轉體構造上該第—金屬部件之第一黏附表 〇 一第一半導體構造直接黏附至一 第 在額外之實酬巾，本發明包括將 二半導體構造之其财法。—麵蓋層可_餅該第—半導職造上一 第-金屬部件之-表面。該金屬蓋層之—表面界定出該第—金屬部件之一 第-黏附表面。該第二半導體構造上—第二金屬部件之_第二鶴表面可 以直接黏附至該第-半導體構造上該卜金屬部件之第—黏附表面。 在本發明之其他實施例中，-第一半導體構造可以利用多種方法直接 _至-第二半導體構造，在該些方法中，該第_半導體構造上—第一金 屬部件摻雜了 第二半導體構造上1二金屬部件被直接黏附至 該第一半導體構造上該第一金屬部件。 在額外之實施例中’本發明包括應用如本文所述方法而形成之黏附半 導體構造。例如，一黏附半導體構造可以包括一第一半導體構造及一第二 半導體構造，該第—糊構造包含—第—金屬部件，該料導體構造 包含-第二金屬部件。該第二半導體構造之第二金屬部件可以直接軸至 該第-半導體構造之第-金屬部件。謝以存在於該第—金屬部件與該 第二金屬部件間一黏附界面。 在其他實施例巾，_半導體構造可以包括-第-半_冓造及 201250971 第二半導體構造，該第一半導體構造包含具有一第一主要表面 金屬部件，該第二半導體構造包含至少局部被—介電材料圍繞之 金屬部件。該第二半導體構造之第二金屬部件可以具有—第二 第- 之另一部分 該第二主要表面係直接黏附至該第—半導體構造上第—金屬部件之、面―’ ^要表面之—部分。—蓋層材料可以直接配置在以下兩者之間：該㈣ 材料之-表面’以及該第-半導體構造上第__金屬部件之第—主要電 【實施方式】 本文提出之說明並非對於任何特定材料、震置、系統或方法之實際 意見，而僅是用來描述本發明實施例之理想化陳述。 本文所用之任何標題均不應認定其目的為限制本發明實施例之範 圍’其係由以下之專利中請細及其法律同等效力所界I在飾特定標 題下所敘述之概念，通常亦_於整份說明書之其他部分。 本文引用了一些參考資料，為了所有目的，該些參考資料之完整揭 露兹以此述及L本文。料，姆於本發日_之專_，該些 引用之參考籠’不論本文如何描料_，均不予承認為習知技術。 在本文中 半導體構4」—觸、指並包括肖於形成—半導體裝置 之任何構造。半導體構_，舉例㈤，晶粒和晶_如載體底材及 裝置底材），W扣三物_嫩谢犧柳晶粒及 /或晶圓之組合或複合構造。半導體 包括完全f作醉輕裝置，以 及製作半導體裝置期間所形成之中間構造。 201250971 中已加工半導體構造」-詞係指並包括含有—個或多個 至V t局部軸之裝置構造之任何轉祕造。已加卫轉贿造為半導 體構k之-子集’且所有已加卫轉麟造均為半導體構造。 文中黏附半導體構造」-詞係指並包括含有兩個或多個附著 起之半導體構奴任何構造。鋪半導體構料半倾構造之—子 集，且所有黏附半導體構造均為半導體構造。此外，黏附半導體構造包含 一個或多個已加工半導體構造者，亦屬於已加工半導體構造。 3 口在本文中，「裝置構造」一詞係指並包括-已加工半導體構造之任 °刀其為&含、或界定出一主動或被動元件之至少一部分，該主動 或被動7L件為所要形祕該半導體構造之上或之巾的—半導體裝置。舉例 而。袭置構造包含積體電路之主動及被動元件，像是電晶體、換能器、 電谷、電阻、導電線、導電通孔及導電接觸墊。 在本文中，「晶圓間透通連結」或「蘭」一詞係指並包括穿過一第 一半導體構造至少一部分之任何導電通孔，其係用於跨越該第一半導體構 &與第_半導麟造間_界面，在該第-半導體構造與該第二半導體構 &間提供-構雜及/或電性之互連。在本領域之技射，晶闕透通連結 亦有其他名稱，像是「石夕導通孔（through silicon Vias)」、「底材導通孔 (««•。响灿咖^…“晶圓導通孔他❹破讀油…或該些 名稱之簡稱’像是「TSV」或「Twy」。彻料會在大減直於一半 導體構造愧些大致平坦之主要表面之—方向上（亦即平行於「z」軸之 一方向上）穿過該半導體構造。 ⑧ 201250971 在本文中，「主動表面詞 _ * w 用於和已加工半導體構造有關的情況時， 該已加工半導體構造之主要表面，其已被加工或將被加 工’以使-個«峨物她㈣她紙齡要表面之 中及/或之上形成。 本文中f表面」-·於和已加工半導體構造有關的情況時， 係指並包括該已加工半導體構造之—曝露主要表面，其為該已加工半導體 構造一主動表面之相反面。 一實施例中’本㈣包括將—第—半導體構造直接黏附至一第 物。纟編，本發明之 實把例可以包括在—第-半導體構造之金屬部件與_第二半導體構造之 金屬部制形成直接的金屬對金屬_之方法，以使該些細金屬部件之 電遷移壽命姆於先前已知方法_得延長。 在二貫施例中’本發明之該些直接金屬對金屬黏附方法可以包括 非熱壓黏附之方法》 本發明之第-組讀性實施例參删1A至1G欽述於下文中。參照 圖1A ’ -第-半導體構造⑽可予以形成。該第—半導體構造可以 包括-個或多個主鱗置部件，像是，舉例而言，複數個電晶體1〇2 (其 綱要性地呈現於該些圖式中）、垂直延伸之複數個導電通孔1〇4、水平延 伸之複數個導電跡線1〇6、複數個黏附墊1〇8中的一項或多項。一個或多 個導電通孔104、導電跡、線1〇6及/或黏附塾1〇8可以曝露在該第一半導體 構造100之一主動表面11〇上。該些主動裝置部件可以包括被不導電之介 201250971 電材料112所圍繞之導電材料及/或半導體材料。作為非限制性質之範例， 該些導電通孔104、導電跡線106及黏附塾中的—個或多個可以包括 -導電金屬或合金’像是，舉例而言，銅、纟8或_之—合金或混合物。 依”、、本發明之一些貫施例，在將該金屬部件直接黏附至一第二半導 體構造之至少-個金屬部件前，可以在該第一半導體構造湖之至少一個 金屬部件之-表面形成含有__金屬及⑦（例如—金射化物）之一蓋層， 如下文所詳述。 作為-非限制性質之範例，一個或多個黏附墊1〇8可以曝露在該第 半導體構k 100之主動表面11〇上。該些黏附塾⑽形成後，一氧化物 材料114冑可以配置在該些黏_ 1G8之曝露主要表面（例如之上或之 中）。作為非限制性質之範例，該些_墊108可以包括銅或一銅合金， 且該氧化物材料114可以包括鋼氧化物（例如Cux〇)。該氧化物材料⑴ 可以因該些_墊1〇8曝露表面之預期或非預期氧化作用而產生，亦可以 因先前進行之-個或多個製程而產生，像是在該些黏附塾ι〇8製作期間所 進行之-化學姻研磨_)方法。該氧化物材料114亦可以純粹因 該些黏附墊1〇8曝露在含有氧之—氣體（例如空氣）下而產生。 參照圖1B ’該氧化物材料114可以從該些黏附塾⑽予以移除。作 為非限制性質之範例’―濕式化學_製程或__乾式電漿侧製程可以用 來將該氧化物材料114從該些黏附墊⑽移除,如，乾式氬電_製 程可以用於娜114。作為額外之_，諸如鹽咖或石肖酸 之無機酸’以及諸如細峨乙酸之細，树姆學崎程 中使用’以移除該氧化物材料114。 ⑧ 10 201250971 移除可能存在於該些黏附墊表面上之任何氧化物材料ιΐ4後， 匕3石夕之-蓋層116便可以形成於該些_塾⑽之曝露主要表面（例如 之上或之t )，如圖1C所示。作為—非限制性質之範例，在該些黏附塾 1〇8包含峨一銅合金之實施例中，含有石夕之該蓋層116可以包括銅石夕化 物（例如CuSix)。銅石夕化物可以經由，舉例而言，將該些黏附塾1〇8之 該些曝露表面115曝露在包含卿之一氣體下，而形成在包含銅或一銅合 金之該些黏附墊108之表面。 作為非限制性質之範例，該蓋層116可以包括本領域技術中所稱之 一自我對準式屏障（self-alignedbarrier，SAB)，該自我對準式屏障係利用 電漿增強化學氣相沉積（PECVD)製程（SAB在本領域之技術中通常 被稱為PSAB)而形成’如揭露於，舉例而言，找0pa池yay等人在2006 年於 San J0se 舉辦之第 44 屆 Annual International Reliability Physies
Symposium所發表並收錄於正EE 〇6CH37728之〈匕沿加F〇rmati〇n 〇f a Copper Silicide Cap for TDDB and Electromigration Improvement > ' L. G.
Gosset 等人於 2003 年 Advanced Metallization Conference，以及 S. Chhun 等人於 2004 年發表於 Microelectronic Engineering 76 (頁 106)者，以上各 項資料之完整揭露茲以此述及方式納入本文。該pSAB製程具有高選擇 性、低實施成本之優點，並對連結可靠度有所助益。該PSAB製程之高選 擇性可以出自於該CVD製程中該些氣態成分與該些銅及介電表面之反應 產物及其反應性之自然差異。在以石夕為基礎之PSAB製程中，51¾顯現出 與鋼之一熱活化反應’但其在該介電表面上之反應造成一絕緣膜形成於該 介電材料112上。換言之，該PSAB製程除了在該些黏附墊1〇8上形成銅 201250971 矽化物之一蓋層116外，亦可在該介電材料112之曝露主要表面上形成— 層sic (未顯示）。該些銅黏附墊108表面上之銅矽化物保護銅免於氧化。 在一些實施例中，該蓋層116可以形成使之具有一初始平均厚度， 該初始平均厚度可以為大約40奈米（40 nm)或更薄、大約20奈米（20nm) 或更薄’或甚至大約10奈米（10 nm)或更薄（亦即在黏附及/或其他後 續處理之前）。 在一些實施例中，包含石夕之該蓋層116可以進一步加以處理以改變其 組成作為非限制性質之範例’包含石夕之該蓋層116可以曝露於含氮(阳3) 之一氣體或電漿下，以形成同時包含;5夕及氮原子之一蓋層118。作為一非 限制性質之範例，在該蓋層116包括銅矽化物（例如QiSix)之實施例中， 該銅矽化物可以曝露在NH3電漿下以形成氮化銅矽（CuSiN)。作為非限 制性質之範例，氮化銅矽之一蓋層116可以如美國專利申請公開 2008/0213997 A1號所揭露之方式而形成’該專利申請公開係在2〇〇8年9 月4日以Lee等人之名公開，其完整揭露茲以此述及方式納入本文。舉例 而s，該些黏附墊108可以曝露在由氦所構成之第一電衆下，之後，該此 黏附墊108可以曝露在由一還原氣體所構成之第二電漿下以從該銅表面移 除銅氧化物。該些黏附塾接著可以曝露在石夕烧下，該石夕烧會與該些黏附塾 108之銅表面反應而選擇性地形成銅矽化物。在該些黏附墊1〇8之銅表面 上形成該銅矽化物後’該些黏附墊108可以曝露在由氨及分子態氮所構成 之第三電漿下，以在該些黏附墊108之表面上形成該氮化銅石夕。 形成含有一金屬、矽及氮原子（例如CuSiN)之該蓋層118後，該 些點附墊108便可以直接黏附至一第二半導體構造之金屬部件。參照圖 12 ⑧ 201250971 IE，該第一半導體構造loo可以對準該第二半導體構造2〇〇，以使該第一 半導體構造100之該些黏附墊108對準該第二半導體構造2〇〇之該些導電 金屬黏附墊208。如圖1E所示’該第二半導體構造2〇〇可以包括額外之 主動裝置構造’像是，舉例而言，垂直延伸之多個導電通孔204、水平延 伸之多個導電跡線206。雖然未顯示於該些圖式中，該第二半導體構造2〇〇 亦可以包括多個電晶體。 在該些黏附墊108上之該些蓋層118之表面可以界定出該些黏附塾 108之一個或多個黏附表面12〇，且該些黏附塾208之外部曝露表面可以 界疋出該第一半導體構造200中該些黏附墊208之黏附表面220。 參照圖1F ’將該第一半導體構造1〇〇對準該第二半導體構造2〇〇， 以使該第一半導體構造1〇〇之該些黏附墊1〇8對準該第二半導體構造2〇〇 之該些導電金屬黏附墊208後，該第一半導體構造1〇〇便可以緊靠該第二 半導體構造200 ’以使該第一半導體構造丨⑻甲該些黏附墊1〇8之該些黏 附表面120直接緊靠該第二半導體構造2〇〇中該些黏附塾2〇8之該些黏附 表面220。 參照圖1G ’該第-半導體構造100中該些黏附塾1〇8之該些黏附表 面120接著可以直接黏附至該第二半導體構造中該些黏㈣2〇8之該 些黏附表面220，以形成一黏附半導體構造3〇〇。舉例而言，該第二半導 體構造200中該些黏附墊2〇8之該些_表自22〇可以在直接的金屬對金 屬（例如銅對銅）之-非熱壓__种，直接_至該第—半導體構造 1〇〇中該些黏附墊⑽之該些黏附表面12G，在—些實施例中該非^ 黏附製程可以在觀纟⑽” <更低之溫度下進行。在額外之實 13 201250971 施例中’該非熱壓黏附製程可以包括在攝氏200度（2〇〇°C)或更低之溫 度下實施之超低溫直接黏附製程。 如圖1G所示，在一些實施例中，當該第一半導體構造1〇〇之該些 黏附墊108直接黏附至該第二半導體構造2〇〇之該些黏附墊2〇8後，該些 黏附墊108與該些黏附墊208間界面上之該蓋層n8中的一種或多種元素 便可以擴散至該些黏附墊1〇8及/或該些黏附墊208内：以使該蓋層ι18 不再以一顯著不同之樣態存在於該些黏附墊1〇8及該些黏附墊2〇8間之黏 附界面。該蓋層118之至少一部分可以保持在該些黏|^塾1〇8至少一部分 的上方’如ϋ 1G所示。該蓋層118之至少一部分在該黏附製程後存在於 該些黏附墊108上方是有益處的，其原因於下文進—步詳加討論。 將該第-半導體構造丨⑻黏附至該第二半導體構造2⑻前，該第一 半導體構造1GG及該第二半導體構造可以先予轉理，以移除表面雜 質及不樂見之表面化合物’並可予以平坦化，以在原子級尺度上增加該些 黏附塾108之„亥些黏附表自12〇與該些黏附墊2〇8之該些黏附表面22〇間 緊密接觸之面積。該些黏附表面12()與該些黏附表φ 22〇帛緊密接觸之面 積可、由以下方式達成.研磨該些黏附表面及該些黏附表面22〇使 其表面粗度降低至接近軒級尺度之紐、在該錄喊面⑶及該些黏 附表面220 _加壓力❿造成塑性變形，或既研磨該些黏附表φ 120、220 又在該第-半導體構造卿及該第二半導體構造2_施加壓力以達到此 種塑性變形。 在些實施例中，該第一半導體構造100可以直接黏附至該第二半 導體構k2G0，無需在該黏附界面之該些黏附表面12G、创間施加壓力， 201250971 但在-些魏溫直錄附綠巾，可以在該_界面之該些雜表面⑼、 220間施加壓力以在該黏附界面獲得合適的彻嫩。換言之，在本發明 之-些實施例中，用於將該第-半導體構造刚之該些黏附塾⑽黏附至 該第二半導體構造200之該些黏附塾2〇8之該些直接_方法可以包括表 面輔助黏附（SAB)方法。 在-些實_巾’該錄_⑽及物峨可以在尺寸及 域至^其巾-方面有所差異。更具體而言，就該些_墊⑽與該些黏 附塾208間之黏附界面來說，該些黏附塾⑽可以在平行於該黏附界面之 -平面中具有-第-截面積，該些黏附塾2〇8可以在平行於該軸界面之 一平面中具有-第二截面積’而該第二截面積不同於該些黏附塾⑽之第 一截面積。就該些黏附墊108與該些黏附墊2_之黏附界面來說，該些 黏附塾⑽可以在平行於該黏附界面之一平面中具有一第一截面形狀，該 些黏附塾208可以在平行於該黏附界面之一平面中具有一第二截面形狀， 而該第二截面形狀不同於該些黏附墊⑽之第—截面形狀。在該些黏附塾 ⑽及該些黏附塾208形狀不同之實施例巾，該些黏附塾1〇8、2〇8可以具 有相同或不同之尺寸。 在額外之實施例中’該些黏附塾1〇8及該些黏附塾2〇8可以在其兩 者之間的_界面上具有龍上_域面財及截面雜 。但在此等實 施例中’可以刻意地或非刻意地使雜黏附墊1〇8及該些黏附塾2〇8彼此 失準。 在該些黏附墊108及該些黏附墊2〇8於尺寸及形狀至少其中一方面 有所差異且/或彼此失準之此等實施例巾，在__個或多個該些_墊· 15 201250971 上之蓋層11S之至少-部分可以不用緊靠亦不用直接黏附至一黏附塾观 之任何部分。該蓋層m之此等部分，舉例而言，可以緊靠著圍繞該些黏 附墊212之-介電材料212。該蓋層118之該些部分可以黏附或不黏附至 其緊靠之該介電材料212，且可以不用在該些伽塾⑽黏附至該些黏附 塾208時’完全溶解至該些黏附塾1〇8卜在此等實施例中，至少一部分 該蓋層i 18於該黏附製程後存在於該些黏附塾1〇8與該介電材料212間之 界面’可以改進由錢之該些_墊⑽與該絲_2()8所形成之該些 導電構造之可用壽命及/或效能。舉例而言，該蓋層ιι8存在於該些黏附塾 ⑽與該介電材料212間之界面可以妨礙或阻止該些黏附塾⑽與該介電 材料2!2間之界面上之質量傳送，該f量傳送可以由於諸如電遷移等原因 而發生。該蓋層118之存在亦可以阻止不樂見之熱機械現象發生，像是， 舉例而言，因該些構造在後續處理及/或操_間可能經歷之溫魏動而造 成微構造中不樂見之改變。 在額外之實施例中’該第二半導體構造2〇〇之一個或多個主動部件 之曝露表面，像是該些黏附塾2〇8之該些曝露表面，可以如上文對於該第 一半導體構造之該些_墊1()8所討論之方式加轉理，贿該些黏附塾 108之該些黏附表面220包括-蓋層（如同該蓋層116及/或該蓋層μ8)， 該蓋層可吨括-化合物或混合物（例如—固溶體），該化合物或遇合物 含有石夕及氮其中之一或兩者（例如cusiJ^cusiN)。 在上文所述與圖1A至1G有關之該些實施例中，該些蓋層116、118 雖然包括諸如銅之金屬原子（以及諸如石夕及/或氮之非金屬元素） ，但並不 具金屬性質（亦即該些原子間之原子鍵實質上不是金屬鍵，而是離子及/ 16 ⑧ 201250971 或共價性質）’反而屬於介電材料。本發明之額外實施例包括類似於上文 所述與圖1A至1G有關之方法，但在該些方法中，該蓋層包括一金屬蓋 層。此等實施例之範例將於下文參照圖2A至2F敘述之。 BI2A呈現-第-半導體構造4〇〇，其實質上與@ u之第一半導體 構造1〇〇相同並包括多個主動展置，該些主動裝置包含多個電晶體1〇2、 垂直延伸之多個導電通孔1〇4、水平延伸之多個導電跡線及多個黏附 墊108。δ亥些主動裝置之至少其中一些可以被介電材料112圍繞。該第一 半導體構造400形成時’可以在該些黏附墊1〇8之一曝露表面上包含一氧 化物材料114，如先前有_ 1A之第-半導麟造⑽所討論者。舉例 而言，該些黏附墊108可以包括—金屬或合金（例如銅、銅合金、c〇Snp、
Pd等等）且該氧化物材料114可以包括該金属之一氧化物（例如銅氧化 物）。如圖2B所示，該氧化物材料114可以利用，舉例而言，一濕式化 學钮刻製程或-乾式f漿侧製程’從該些麵墊1G8移除，如先前參照 圖1B所述。 參照圖2C，該氧化物材料（圖2A)從該些黏附墊1〇8之表面移除 後，一金屬蓋層416便可以形成於該些黏附墊1〇8之該些曝露表面丨15之 上及/或之中。該金屬蓋層416可以具有不同於該錄附墊⑽之一組成， 且可以具有選定之-組成⑽礙雜止可能發生在該黏附界面上不樂見 之原子擴散及/或熱機械性現象’該黏附界面係於後續之一黏附製程期間形 成。作為-非限制性質之範例’該金屬蓋層416可以包括含辆、鎢及鱗 之-合金（CoWP)。包含CoWP之-金屬蓋層可以利用—還原劑為二甲 胺基甲蝴烧（dimethylaminobomne，DMAB)之無電電鍍製程而形成，如 17 201250971 本領域之技術中為人所知者。進一步之細節可參見，例如，Gambin〇等人 之〈Yield and Reliability of Cu Capped with CoWP using a Self Activated
Process > (IEEE Interconnect Technology Conference, 2006 International, 5-7
June 2006, pp· 30-32)，以及 Yokogawa 等人之〈Tradeoff Characteristics
Between Resistivity and Reliability for Scaled-Down Cu-Based Interconnects > (IEEE Transactions On Electron Devices, Vol. 55, No. 1, pp. 350-57, January 2008) ’該些參考資料之完整揭露茲以此述及方式納入本文。 在一些實施例中，該金屬蓋層416在該黏附製程前可以具有一平均 厚度’該平均厚度大約為4〇奈米（40 nm)或更薄、大約為20奈米（20 nm) 或更薄，或甚至大約為1〇奈米（1〇nm)或更薄。 該金屬蓋層416可以利用，舉例而言，無電電鍍製程、電解電鍍製 程、物理沉積製程、物理氣相沉積（pvD)製程及化學氣相沉積製程 中的一個或多個’形成於該些曝絲面115之上及/或之中（圖2B)。 δ玄金屬蓋層416形成後，該些黏附墊108便可以直接黏附至一第二半 導體構造之金屬部件。 參照圖2D鶴第一半導體構造4〇〇可以對準一第二半導體構造2〇〇。 如先前參照圖1Ε所述，該第二半導體構造可以包括複數個主動裝置 雜’其可以包含，舉例而言，多讎附塾2〇8、垂直延伸之多個導電通 孔204、水平延伸之多個導電跡線2〇6中的一項或多項。該第二半導體構 & 2〇0之雜主動裝置部件可以被介電材料2丨2目繞。該第-半導體構造 400可以對準§亥第二半導體構造·，以使該第一半導體構造之該些 黏附墊108對準該第二半導體構造2⑻之該些導電金屬黏附墊2⑽。 201250971 該些黏附墊108上該些金屬蓋層416之表面可以界定出該些黏附塾 108之一個或多個黏附表面420，且該些黏附墊208之外部曝露表面可以 界定出該第二半導體構造200中該些黏附墊208之黏附表面220。 參照圖2E，將該第一半導體構造400及該第二半導體構造2〇〇對準 以使該第一半導體構造400之該些黏附墊108對準該第二半導體構造2〇〇 之該些導電金屬黏附墊208後，便可以使該第一半導體構造4〇〇緊靠該第 二半導體構造200，以使該第一半導體構造400中該些黏附墊108之該些 黏附表面420直接緊靠著該第二半導體構造200中該些黏附塾208之該此 黏附表面220。 參照圖2F，該第一半導體構造400中該些黏附墊108之該些黏附表 面420接著可以直接黏附至該第二半導體構造2〇〇中該些黏附墊2〇8之該 些黏附表面220，以形成圖2F所示之黏附半導體構造5〇〇。該第二半導體 構造200中該些黏附墊208之該些黏附表面220可以直接黏附至該第一半 導體構造400中該些黏附墊108之該些黏附表面420，如先前參照圖1F 及1G有關該第一半導體構造1〇〇與該第二半導體構造2〇〇所述。 如圖2F所示’在一些實施例中’當該第一半導體構造4〇〇之該些黏 附墊108直接黏附至該第二半導體構造200之該些黏附墊2〇8後，該些黏 附墊108與該些黏附墊208間界面上之該金屬蓋層416中的一種或多種元 素便可以擴散至該些黏附墊> 108及/或該些黏附塾208内，以使該金屬蓋層 416不再以一顯著不同之樣態存在於該些黏附墊1〇8及該些黏附墊2〇8間 之黏附界面。該金屬蓋層416之至少一部分可以保持在該些黏附墊1〇8至 少一部分的上方，如圖2F所示。該金屬蓋層416之至少一部分於該黏附 201250971 製程後存在於該些黏附墊108上方是有益處的，其原因如先前參照圖 所討論者。 在上述該些實施例中，金屬及/或非金屬蓋層被用於改進直接黏附之金 屬部件之特性。在本發明之額外實施例中，該些金屬部件可以選擇性地與 -種或多種摻雜元素摻雜，以減少電遷移，或在其他方面改進該些直接黏 附之金屬部件之效能及/或賴壽命。此特細之範例於下文參照圖3A 至3G敛述之。 圖3A呈現一第一半導體構造600，其與圖1A之第一半導體構造1〇〇 大致相似，因為該第-半導體構造_包括多個電晶體1G2、垂直延伸之 導電通孔104及水平延伸之導電跡線1〇6。圖3A之第一半導體構造_ 呈現摻雜義墊6G8尚未職於其上之聽，圖3C财現麵推雜黏附 墊608形成後之狀態。在一些實施例中，該些黏附墊_ (圖3c)可以在 其製作期間進行摻雜，如下文參照目3A至3C所述。但在其他實施例中， 該些黏附墊608可以在其形成之後進行摻雜。 如圖3A所示’在該第一半導體構造6〇〇中，凹槽63〇可以在期望形 成黏附塾680 (圖3C)之位置處形成。舉例而言，標準的遮罩及姓刻製程 可以用於在該第-料體構造_中形成此等凹槽㈣。一襯塾材料碰 可以提供於至少該些凹槽63〇内之第一半導體構造㈣之曝露表面上不 過該襯墊材料632至少實質上可以一致地沉積於該第一半導體構造_整 個主動表面610上’如圖3A所示。該襯塾材料632可以包括'，舉例而言， -屏障材料，該屏_料具有選定之—組成以触或阻止—種或多種原子 物種穿透3亥襯塾材料632而擴散作為非限制性質之範例，該襯塾材料碰 201250971 可以包括諸如，舉例而言，TaN或TiN之一材料。該襯墊材料632可以利 用’舉例而言，化學氣相沉積（CVD)製程、物理沉積製程（例如漱鑛）、 物理氣相沉積（PVD)製程、原子層沉積（ALD)製程及無電電鍍製程中 的一個或多個，提供於該第一半導體構造600上。 繼續參照圖3A ’一摻雜金屬種子材料634可以沉積在該襯墊材料632 上。該摻雜金屬種子材料634可以用於促進額外之金屬主體材料在該摻雜 金屬種子材，料634上沉積，如下文參照圖3B進一步詳加討論。作為非限 制性質之範例，該摻雜金屬種子材料634可以實質上包括一金屬或合金。 作為一非限制性質範例’該摻雜金屬種子材料634可以實質上包括銅或銅 合金。該摻轉金屬種子材料634可以更包含一種或多種換雜元素。作為一 非限制f生質範例，該摻雜金屬種子材料634可以更包含銘、銀、猛當中的 種或夕種該些摻雜元素可以在該金屬種子材料634於該襯墊材料632 上沉積之期間引入該金屬種子材料634中，或者，該些摻雜元素可以在該 金屬種子材料634於該襯墊材料632上形成後引入該金屬種子材料中。 該摻雜金屬種子材料634可以利用，舉例而言，化學氣相沉積（cvd)製 程物理/儿積製程（例如驗）、物理氣相沉積（pvD)製程、原子層沉 積（ALD)製程及無電電鍍製程中的—個或多個，提供於該第—半導體構 造600上。 多.、、圖3B在„亥襯墊材料632上形成該摻雜金屬種子材料後， 該摻雜金屬種子材料伽便可以用於在，例如，一電_製程中，促進 主體金屬材_在其上之沉積。舉例而言，該摻雜金屬種子材_可 以實質上包括摻雜之姆雜之—銅合金，域主蝴材料娜可以包 21 201250971 括主體銅金體銅金屬其可以棚—電解電鍍製觀積在該摻雜金 屬種子材料634上。 該主體金屬材料636沉積在該摻雜金屬種子材料634上後，該第一半 導體構造600便可以進行-回火製矛呈，以使該些摻雜元素（例如A卜Ag、 Μη等等）擴散至s亥主體金屬材料636 β。該些換雜元素存在於該主體金 屬材料636内是有益處的’其原因於下文進一步詳加討論。經由選擇性地 控制該摻雜金屬種子材料634在該襯墊材料632上沉積之厚度，該些摻雜 το素在該主體金屬材料636中的濃度可以獲得選擇性地控制，如揭露於
Yokogawa 專人發表之〈Analysis of A1 Doping Effects on Resistivity and
Electromigration of Copper Interconnects > (IEEE Transactions on Device and
Materials Reliability，Volume 8, Issue 1，pp. 216 -21 (March 2GQ8))，其完整 揭露茲以此述及方式納入本文。 在本發明之額外實施例中，該主體金屬材料636可以利用電解電鍵製 程以外之-個或多個製程沉積在該襯墊材料632上。例如，該主體金屬材 料636可以利用化學氣相峨（CVD)製程、物理沉積製程（例如雜）、 物理氣相沉積（PVD)製程、原子層沉積（ALD)餘及無電電鐘製程中 的-個或多個加以沉積’且可以在沉積時與該些摻雜元素摻雜在一起。 在一些實施例中，該主體金屬材料636可以沉積至至少實質上足以填 滿6亥些凹槽630 (圖3A)之-平均厚度，且多餘之主體金屬材料636可以 存在於該第-半導體構造_之主動表面61〇上。因此，參照圖3C，在 /儿積該主體金屬材料636後’多餘之主體金屬材料636可以利用，舉例而 s ’ 一姓刻製程、一研磨製程、或一化學_機械研磨（CMp)製程予以移 ⑧ 22 201250971 除。作為-非_性質範例’可以對該第—半導體構造_之該主動表面 化予機械研磨製程以從該主動表面⑽移除乡餘之主體金屬材 料636 ’但讓主體金屬材料636留在該些凹槽⑽）内從而在該主動表 面610中界定出多個導電黏附墊_，該些導電黏附塾_包括配置在該 些凹槽630 (圖3A)内之該些份量主體金屬材料636。 如圖3D所7F ’ 一蓋層618可-以至少沉積在該些黏附塾608之曝露表 面上’且可以至少實質上沉積在鮮-半導體構造_之整個主動表面上。 作為非關H質之範例，該蓋層618可以包括-種材料之—層，像是碳化 物（例如碳化矽）、氮化物（例如氮化矽）、氧化物（例如氧化矽）等等 之-層。在額外之實施例巾，該蓋層618可以包括如上文有關該蓋層116、 該蓋層118或該蓋層仙所述及之一種材料，並可以依照如上文有關該些 蓋層所述及之方式而形成，為非限制㈣之範例，該蓋層116可以形成 使之具有-初始平稱度，該初始平均厚度可以為大約4()奈米（4〇腦） 或更薄、大約2G奈米（2Gnm)或更薄，或甚至大約1Q奈米〇()nm)或 更薄（亦即在黏附及/或其他後續處理之前）。該蓋層618可以利用，舉例 而吕，物理氣相沉積（PVD)製程、化學氣相沉積（CVD)製程、原子層 沉積（ALD)製程等等製程中的-個或多個而形成。該蓋層⑽形成後， 該些黏附墊608便可以直接黏附至一第二半導體構造之金屬部件。， 參照圖3E，該第一半導體構造600可以對準一第二半導體構造2〇(^ 如先前參照圖1E所述，該第二半導體構造2〇〇可以包含複數個主動裝置 部件，該些主動裝置部件可以包含，舉例而言，多個黏附墊2〇8、垂直延 伸之多個導電通孔204、水平延伸之多個導電跡線206中的一項或多項。 23 201250971 該第二半導體構& 200之該些主動裝置部件可以被介電材料2i2圍繞。該 第-半導體構造600可以對準該第二半導體構造2〇〇，以使該第—半導體 構造600之該些黏附墊608鮮該第二半導體構造之該些導電金屬黏 附墊208。 該些黏附塾608上之該蓋層618之表面可以界定出該些黏附塾6〇8之 -個或多個黏附表面640 ’且該些黏_ 2〇8之外部曝露表面可以界定出 β亥第一半導體構造2〇〇中該些黏附墊208之黏附表面π。。 參照圖3F將該第-半導體構造及該第二半導體構造2〇〇對準以 使該第-半導體構造_之該些黏附墊_對準該第二半導體構造2⑽之 s玄些導電金屬細墊208後，便可以使鱗-半導體構造_緊靠該第二 半導體構造200，以使該第-半導體觀_中該些黏附墊_之該些黏 附表面64〇 (圖3Ε)直接緊靠著該第二半導體構造2〇〇中該些黏附塾2〇8 之該些黏附表面220 (圖3Ε)。 參照圖3G ’該第-半導體構造_中該些黏附塾6〇8之該些黏附表 面640 (圖3Ε)接著可以直接黏附至該第二半導體構造2〇〇中該些黏附墊 2〇8之該些黏附表S 220 (圖3Ε)，以形成圖3G所示之黏附半導體構造 700。該第二半導體構造2〇〇中該些黏附塾寫之該些黏附表& 22〇 (圖 3E)可以如先前參照圖1F及1G有關該第一半導體構造i⑻與該第二半 導體構造2GG所述’直接_至該第—半導體構造_中該些黏附塾_ 之該些黏附表面640 (圖3E)。 如圖犯所不’在-些實施例中，當該第一半導體構造_之該些黏 附塾608 ±接黏附至該第二铸體構造·之該些黏附塾2〇8後 ，該些黏 24 201250971 附墊608與該些黏附墊2〇8間界面上之該蓋層618中的一種或多種元素便 可以擴散至該些黏附墊608及/或該些黏附墊208内，以使該蓋層618不再 以一顯著不同之樣態存在於該些黏附墊6〇8與該些黏附墊2〇8間之黏附界 面。该蓋層618之至少一部分可以保持在該些黏附墊6〇8至少一部分的上 方，如圖3G所示。該蓋層618之至少一部分於該黏附製程後存在於該些 黏附塾608上方是有益處的，其原因如本文先前參照圖1G所討論者。 如先則所述及，該些摻雜元素存在於該些黏附墊6〇8内可以在至少某 -方面有益處。例如，該些摻雜元素可以在晶粒邊界及界面處分離，包括 在該二點附墊608與該蓋層618 P曰 1之界面處。該些分離之接雜元素可以阻 礙金屬原子（例如銅）之擴散，並因此而改進該些導電構造之電遷移壽命， 該些導電構造係由眺連之該第-半導體構造_之該些黏附墊_與該第 二半導體構造200之該些黏附墊2〇8所界定。 此等摻雜元素存纟於該些黏附墊60⑽可以增加·黏附塾之電 阻性。因此，該些摻雜物在__墊6()8中之濃度可以加以選定，以使 該電阻性維持在可接受之程度，但又可減少因電遷移而造成之金屬原子擴 散。 雖然本發明實施例在上文中提及經由在該些黏附塾上提供蓋層，及/ 或經由使難_墊與敎之掺雜元素摻歉方式，處_些第一半導體 構造之該些黏附塾’但可以考慮的是，該些第一半導體構造之其他金屬部 件’像是-個或多個導電通孔1〇4及/或導電跡線1〇6，亦可以曝露在一主 動表面上，且可以採用如上文所述與該些黏附塾有關之方式加以處理，並 可以採用_於上文所述與該些猜墊有關之方式，直接黏附至一第二半 25 201250971 導體構造之金屬部件。此外 去 此外可以考慮的是，在將該第二半導體構造之- 個或多個導電部件直接黏附至一第一半導體之—個或多個導電部件前，除 了處理該第-轉體構造之·導電部件外，柯以如本文所述與該第一 半導體構造之該些_墊有關之方式，經由在該第二铸體構造之該些黏 附墊上提供蓋層及/或錢__與敎之摻雜元絲雜，來處理該第二 半導體版帳刪，細細伽8 ,輪孔⑽及 該些導電跡線206中的一項或多項。 本發明額外之雜雛f示紐實施缝述如下： 實施例i:-種將-第-半導體構造直接黏附至—第二半導體構造之 方法’該方法包括：在該第-半導體構造上—第—金屬部件之―表面形成 含有-金屬及石夕之-蓋層，該蓋層之—表面界㉔該第—金屬部件之一第 -黏附表面；以及將該第二半導體構造上__第二金屬部件之—第二黏附表 面直接黏附至該第-半導體構造上第-金屬部件之第—黏附表面。 實施例2 ··如實施例i之方法，其更包括形成該第一金屬部件使之包 含銅。 實施例3 :如實施例1或實施例2之方法，其中形成含有一金屬及石夕 之該蓋層包括在該第—金屬部件之表面形成含有奴—銅化合物。 實施例4 :如實施例1至3中任-項之方法，其中形成含有一金屬及 石夕之該蓋層包括形成一金屬石夕化物。 實施例5:如實施例1至3中任-項之方法，其中形成含有一金屬及 石夕之該蓋層包括形成含有一金屬、石夕及氮之一蓋層。 26 ⑧ 201250971 實施例6:如實施例1至5中任一項之方法，其更包括：形成該第一 黏附奉面使之具有一第一尺寸；以及形成該第二黏附表面使之具有一第二 尺寸，該第二尺寸不同於該第一黏附表面之第一尺寸》 實施例7 :如實施例1至6中任一項之方泽，其更包括：形成該第一 黏附表面使之具有一第一形狀；以及形成該第二黏附表面使之具有一第二 形狀，該第二形狀不同於該第一黏附表面之第一形狀。 實施例8:如實施例1至7中任-項之方法，其中將該第二黏附表面 直接黏附至該第一黏附表面包括一超低溫直接黏附製程。 實施例9 :如實施例1至8中任-項之方法，其中將該第二黏附表面 直接黏附至δ亥第一黏附表面包括一表面輔助黏附製程。 實施例1〇 :如實施例i至9中任—項之方法，其中將該第二黏附表面 直接黏附至S玄第-黏附表面包括在溫度低於大約攝氏彻度（4⑻。c)之 環境下，將該第一黏附表面直接緊靠該第二黏附表面。 實施例11 :如實施例10之方法，其更包括在溫度低於大約攝氏200 度（200。〇之環境下’於該第__麵_第；附表面之間施加壓 力。 實施例12 :如實施例11之方法 其中在溫度低於大約攝氏200度 (200。〇之魏下機第—飾表面及該第二軸表面之_加壓力包 之環境下，於該第一黏附表面與 括在溫度低於大約攝氏100度（丨〇〇〇c) 該第二黏附表面之間施加壓力。
I 實W 13 .如實關12之方法，其中在溫度低於大約攝氏⑽^ ⑽C)之姆下於該第表面與該第二黏附表面之間施加壓加 27 201250971 括在大約為室溫之環境下，於該第—黏附表面與該第二細表面之間施加 壓力。 實施例14:如實施例1至13中任-項之方法，其更包括在將該第二 黏附表面直接黏附至該第-黏附表面前，使該第一半導體構造上之第一金 屬部件與雜質摻雜。 實施例15:如實施例1至14中任—項之方法，其更包括在將該第二 黏附表面直接黏附至該第-黏附表面前，於該第二半導體構造上第二金屬 部件之-表面形成含有-金屬及石夕之—蓋層，該第二金屬部件表面之該蓋 層之一表面界定出該第二金屬部件之第二黏附表面。， 實施例16 :-種將-第-半導體構造直接黏附至一第二半導體構造之 方法’該方法包括：在該第-半導體構造上—第—金屬部件之—表面形成 金屬蓋層’該金4蓋層之_表面界定出該第—金屬部件之_第一黏附表 面；以及將該第二半導體構造上-第二金屬部件之—第二_表面直接黏 附至該第一半導體構造上第一金屬部件之第一黏附表面。 實施例Π :如實施例16之方法’其更包括形成該金屬蓋層使之包含 一合金。 實施例18 :如實施例16或實施例π之方法，其更包括形成該第一金 屬部件使之包含銅。 實施例19 ★實施例16至18中任-項之方法，其更包括形成該金屬 蓋層使之包含CoWP° 實施例20 :如實施例16至19中任一項之方法，其更包括形成該金屬 蓋層使之具有大約為10奈米（10 nm)或更薄之平均厚度。 ⑧ 28 201250971 實施例2!:如實施例16至20中任-項之方法’其更包括：形成該第 -黏附表面使之具有-第-尺寸；以及形成該第二黏附表面使之具有一第 二尺寸，該第二尺寸不同於該第一黏附表面之第一尺寸。 實施例22 :如實施例16至21中任一項之大、本盆苗^ ”視之方法，其更包括：形成該第 -黏附表面使之具有-第-形狀；以及形成該第二黏附表面使之具有一第 二形狀’該第二形狀不同於該第一黏附表面之第一形狀。 實施例23 ··如實施例i6至22中任-項之方法，其中將該第二黏附表 面直接黏附至該第一黏附表面包括一超低溫直接黏附製程。 實施例24 :如實施例16至23中任-項之方法，其中將該第二黏附表 面直接黏附至該第一黏附表面包括一表面輔助黏附製程。 實施例25 :如實施例16至24中任一項之方法，其中將該第二黏附表 面直接黏附至該第-黏附表®包括在溫度低於大約攝氏2〇〇度（2〇〇。〇 之環境下，將該第一黏附表面直接緊靠該第二黏附表面。 實施例26 :如實施例25之方法，其更包絲溫度低於大約攝氏· 度（200。〇之環境下’於該第—黏附表面與該第二黏附表面之間施加壓 力0 實施例27 :如實施例26之方法，其中在溫度低於大約攝氏2〇〇度 (200。〇之環境下於該帛一黏附表面及該第二黏附表面之間施加屋力包 括在溫度低於大_氏度⑽。c)之魏下，於該第__表面與 s玄第二黏附表面之間施加壓力。 實施例28 :如實施例27之方法，其中在溫度低於大約攝氏⑽度 (l〇〇oc)之環i竟下於該第一黏附表面與該第二黏附表面之間施加壓力包 29 201250971 括在大約為室溫之環境下，於該第一黏附表面與該第二黏喊面之間施加 壓力。 實施例29:如實施例16至28中任—項之方法，其更包括在將該第二 黏附表面直接_第-黏附表面前，使該第—半導體構造上之第一金 屬部件與雜質摻雜。 實施例30 :如實施例16至29中任—項之方法，其更包括在將該第二 黏附表面直接細至該第-軸表面前，於該第二半導體構造上第二金屬 部件之-表面形成另-金屬蓋層，該第二金屬部件表面上之另—金屬蓋層 之一表面界定出該第二金屬部件之第二黏附表面。 實施例31 :-種將-第-半導體構造直接黏附至一第二半導體構造之 方法，該方法包括使該第-半導體構造上—第—金屬部件與雜質摻雜； 以及將該第二半導體構造上-第二金屬部件直接騎至該第__半導體構 造上之第一金屬部件。 實施例32 :如實施例31之方法，其更包括選定該些雜質使之包含鋁、 銀、猛至少其中之一。 實施例33 :如實施例31或實施例32之方法，其中摻雜該第一金屬部 件包括：形成包含該些雜質之一金屬種子層；以及在該種子層上方形成該 第一金屬部件，並使該些雜質從該種子層擴散至該第一金屬部件。 實施例34 :如實施例31至33中任一項之方法，其更包括形成該第一 金屬部件使之包含銅。 30 201250971 實施例35 :如實施例31至34中任一項之方法，其更包括：形成該第 一黏附表面使之具有一第一尺寸；以及形成該第二點附表面彳吏之具有一第 二尺寸，該第二尺寸不同於該第一黏附表面之第一尺寸。 實施例36 :如實施例31至35中任一項之方法，其更包括：形成該第 一黏附表面使之具有一第一形狀，以及形成該第二點附表面使之具有一第 一形狀’遠第二形狀不同於該第一黏附表面之第一形狀。 實施例37 :如實施例31至36中任-項之方法，其中將該第二黏附表 面直接黏附至該第一黏附表面包括一超低溫直接黏附製程。 實施例38 :如實施例31至37中任一項之方法，其中將該第二黏附表 面直接黏附至該第一黏附表面包括一表面輔助黏附製程。 實施例39 :如實施例31至38中任一項之方法，其中將該第二黏附表 面直接黏附至該第一黏附表面包括在溫度低於大約攝氏2〇〇度（2〇〇〇c) 之環境下，將該第一黏附表面直接緊靠該第二黏附表面。 實施例4〇 ··如實施例39之方法，其更包括在溫度低於大約攝氏 度（200°C)之魏下’ _第___表面触第二細表面之間施加塵 力。 實施例:-黏附半導體構造，其包括：包含一第一金屬部件之一第 -半導體構造；以及包含-第二金屬部件之—第二半導體構造，該第二半 導體構造H屬部件龜接_至辦—半導職造之第一金屬部 件；以及該第-金屬部件與該第二金屬部件間—細界面上之雜質。 實施例42 :如實施例41之黏附轉體構造，其中該些雜質包括銘、 銀、锰至少其中之一。 31 201250971 實施例43 :如實施例41或實施例42之黏附半導體構造’其中讀些雜 質包括矽及氮至少其中之一。 實施例44 :如實施例41至43中任一項之黏附半導體構造，其中t亥此 雜質包括鈷、鎢、磷至少其中之一。 實施例45 :如實施例41至44中任一項之黏附半導體構造’其中讀第 一金屬部件及該第二金屬部件至少其中之一包括銅。 實施例46 :如實施例41至45中任一項之黏附半導體構造，其中、 .讀 第一金屬部件在平行於一黏附界面之一平面中具有一第一截面積，讀勒附 界面係介於該第一金屬部件與該第二金屬部件之間；以及該第二金屬呷件 在平行於該黏附界面之一平面中具有一第二截面積，該黏附界面係介於噹 第一金屬部件與該第二金屬部件之間，該第二截面積不同於該第一截面 積0 實施例47 :如實施例41至46中任一項之黏附半導體構造，其中··該 第-金屬部件在平行於-黏附界面之-平面中具有—第一戴面形狀，該黏 附界面係介於該第-金屬部件與該第二金屬部件之間；以及該第二金屬部 件在平行於該黏附界面之-平面中具有—第二截面形狀，該黏附界面係介 於該第-金屬部件與該第二金屬部件之間，二截面形狀不同於該第一 截面形狀。 實施例48 : -黏附半導體構造，其包括：—第一半導體構造，該第一 半導體構造包含-第-金屬部件，該第—金屬部件包含—第—主要表面； -第二半導體構造，其包含至少局部被—介電材料圍繞之一第二金屬部 件’該第二半導體構造之第二金屬部件具有—第二主要表面，該第二主要 ⑧ 32 201250971 表面係直接黏附至該第一半導體構造上第一金屬部件之第一主要表面之 一部分；以及一蓋層材料，莫係直接配置在以下兩者之間：該介電材料之 一表面，以及該第一半導體構造上第一金屬部件之第一主要表面之另一部 分。 實施例49 :如實施例48之黏附半導體構造’其中該蓋層材料包括一 介電材料。 實施例50 :如實施例49之黏附半導體構造，其中該蓋層材料包括 CuSiN、SiC、.SiN 至少其中之一。 實施例51 :如實施例48之黏附半導體構造，其中該蓋層材料包括一 導電材料。 實施例52 :如實施例51之黏附半導體構造，其中該蓋層材料包括 C〇WP〇 實施例53 :如實施例48至52中任一項之黏附半導體構造，其中該第 一金屬部件及該第二金屬部件至少其中之一包含鋼。 實施例54 :如實施例48至53中任一項之黏附半導體構造，其中：該 第-金屬部件在平行於-細界面之-平面巾具有__第—截面積，該點附 界面係介於該第-金屬部件與該第二金屬部件之間；以及該第二金屬部件 在平行於雜附界狀4面中具有n面積，雜附界面係介於 該第-金屬部件與該第二金屬部件之間，該第二戴面積不同於該第1 面積。 實施例55 :如實施例48至54中任一項之黏附半導體構造，其中：該 第一金屬部件在平行於-_界面之—平面中具有—第一截轉狀，_ 33 201250971 附界面係介於該第-金屬部件與該第二金屬部件之間；以及該第二金屬部 件在平行於該黏附界面之-平面中具有―第二截面形狀，該黏附界面传 介於該第-金胁件無第二金料件之間，該第二截祕糾同於該 第一截面形狀。 【圖式簡單說明】 經由參照灯本發明示紐魏敵詳細购，可更齡了解本發 明，該些示範性實施例圖解於所附圖式内，其中： 圖1A至1G為簡化之截關，其呈現本發明形成細轉體構造之 方法之示範性實施例； 圖2A至2F為簡化之截面圖，其呈現本發明形成黏附半導體構造之 方法額外之示範性實施例；以及 圖3A至3G為簡化之截面圖’其呈現本發明形成黏附半導體構造之 方法額外之不範性實施例。 【主要元件符號說明】 100、400、600第一半導體構造 102電晶體 104、204導電通孔 106導電跡線 108、208、608 黏附墊 110、610主動表面 112、212介電材料 114氧化物材料 115曝露表面 34 201250971 116、118、618 蓋層 200第二半導體構造 206導電跡線 220、420、640黏附表面 300、500、7Q0黏附半導體構造 416金屬蓋層 630凹槽 632襯墊材料 ' 634金屬種子材料 636金屬材料 35

Claims (1)

  1. 201250971 七、申請專利範圍·· 1.一種將-第-半導體構造直接黏附至—第二半導體構造之方法，該 方法包括： 在該第-轉體構造上〆第-金屬部件之一表面形成含有一金屬及 石夕之-蓋層，該蓋層之—表面界定出該第—金屬部件之—第—黏附表面； 以及 將該第二料體構造上-第二金屬部件之一第二黏附表面直接黏附 至該第一半導體構造上該第一金屬部件之第一黏附表面。 2. 如申請專利範圍第i項之方法，其更包括形成該第一金屬部件使之 包含銅。 3. 如申請專利範圍第丨項之方法，其中形成含有—金屬及毅該蓋層 包括形成一金屬石夕化物。 4·如申晴專利範圍第1項之方法，其中臟含有_金屬及#之該蓋層 包括形成含有一金屬、矽及氮之一蓋層。 5.如申請專利範圍第1項之方法，其更包括： 形成該第一黏附表面使之具有—第一尺寸；以及 形成該第二黏附表面使之具有—第二尺寸，該第二尺寸不同於該第— 點附表面之第一尺寸。 36 201250971 6·如申請專利範圍第1項之方法，其更包括： 形成該第一黏附表面使之具有-第-形狀；以及 七成該第二黏附表面使之具有—第二形狀該第二形狀不同於該第一 黏附表面之第一形狀。 7·如申請專利範圍第1項之方法，其中將該第二黏附表面直接黏附至 該第一黏附表面包括-超低溫直接黏附製程。 :8.如申請專利範圍第1項之方法’其中將該第二_表面直接點附至 該第一黏附表面包括在溫度低於大約攝氏200度（200。〇之環境下，將該 第-黏附表面直接緊靠該第二黏附表面。 如申明專雜圍第8項之方法，其更包括在溫度低於大約攝氏· 度(20。C)之環境下，於該第一黏附表面與該第二黏附表面之間施加壓力。 10.如申請專利範圍第9項之方法，其中在溫度低於大約攝氏2〇〇度 ()之減下於辦―細表面及雜二軸表面之間施加壓力包括 在溫度低於大_氏_度⑽。C)之環境下，卿-_表面與該第 二黏附表面之間施加壓力。 37 201250971 11·如申請專利範圍第10項 低於大約攝氏爾 ^ ^ 四兴及第一黏附表面之間施加壓力包括 在大約為至溫之環境下，於該第— 毒附表面與該第二黏附表面之間施加壓 力。 12.如申請專利範圍第丨項 方法，其更包括在將該第二黏附表面直接 黏附至該第-黏附表面前，使 了衣面罝接 χ 半導體構造上之第一金屬部件與雜質 13.如申請專利侧1項之方法，其更包括在將該第二_表面直接 黏附至韻-黏附表面前’於該第二半導體構造上第二金屬部件之 形成含有一金屬及矽之—蓋β， 盍層，雜二金屬部件表面之該蓋層之 定出該第二金屬部件之第二黏附表面。 CoWP 14.如申請專糊第1項之方法，其更包括形成該金屬蓋層使之包含 15. 如申請專利範圍第1項之方法，其更包括形成該金屬蓋層使之具有 大約為10奈米（1〇 nm)或更薄之平均厚度。 16. 如申請專利範圍第14項之方法，其更包括敎該些雜質使之包含 紹、銀、猛至少其中之一。 ⑧ 38 201250971 π·如申請專利細第M項之方法，其中摻雜該第—金屬部件包括： 形成包含該些雜質之一金屬種子層；以及 在該種子層上方形成該第一金屬部件，並使該些雜質從該種子層擴散 至該第一金屬部件。 18.—黏附半導體構造，其包括： 金屬部件，該第— .一第—半導體構造，該第—铸體構造包含-第 金屬部件包含一第一主要表面； 第-半導體構造，其包含至少局部被一介電材料圍繞之一第二金屬 部件，該第二轉體構造之第二金屬部件具有—第二主要表面，該第二主 要表面係直接黏附至該第—半導麟造上第—金屬部件之第—主要表面之 一部分；以及 -蓋層材料，其係直接配置在以下兩者之間：該介電材料之_表面， 以及該第—半導體構造上第—金屬部件之第-主要表面之另一部分。 19·如申請專利範圍第18項之黏附半導體構造，其中該蓋層材料包括 一介電材料。 20. 如申請專利範圍第19項之黏附半導體構造，其中該蓋層材料包括 CuSiN、SiC、SiN至少其中之〆。 21. 如中請專利範圍第18項之黏附半導體構造，其中該蓋層材料包括 一導電材料。 39 201250971 22.如申請專利範圍第21項之黏附半導體構造，其中該蓋層材料包括 CoWP 〇 23_如申請專利範圍第18項之黏附半導體構造，其中該第一金屬部件 及該第二金屬部件至少其中之一包含銅。 24.如申請專利範圍第18項之黏附半導體構造，其中： 該第-金屬部件在平行於—黏附界面之—平面中具有—第一截面 積’該黏附界面係介於該第一金屬部件與該第二金屬部件之間；以及 該第二金屬部件在平行於該_界面之-平面中具有—第二截面 積’該黏祕面係介於·—金柄件與二金屬部件之間，該第二截 面積不同於該第一截面積。 25.如申請專利範圍第18項之_半導體構造，其中： 該第-金屬部件在平行於一黏附界面之一平面中具有—第一截面形 狀’該黏附界面係介於該第一金屬部件與該第二金屬部件之間；以及 該第二金屬部件在平行於該黏附界面之一平面中具有一第二截面形 狀，該黏附界面係介於該第-金屬部件與該第二金屬部件之間，該第二截 面形狀不同於該第一截面形狀。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9899260B2 (en) 2016-01-21 2018-02-20 Micron Technology, Inc. Method for fabricating a semiconductor device
TWI645476B (zh) * 2013-07-05 2018-12-21 Ｅｖ集團Ｅ塔那有限公司 用於接觸表面之接合之方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG11201407282XA (en) * 2012-07-31 2015-01-29 Univ Nanyang Tech Semiconductor device and method for forming the same
JP5939184B2 (ja) 2013-03-22 2016-06-22 ソニー株式会社 半導体装置の製造方法
CN105097655B (zh) * 2014-05-08 2018-08-17 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制作方法
CN104134615A (zh) * 2014-07-31 2014-11-05 华进半导体封装先导技术研发中心有限公司 铜铜键合的方法
US10580757B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Face-to-face mounted IC dies with orthogonal top interconnect layers
KR102512017B1 (ko) * 2016-10-07 2023-03-17 엑셀시스 코포레이션 직접-접합된 네이티브 상호접속부 및 능동 베이스 다이
JP6590961B2 (ja) * 2018-01-23 2019-10-16 エーファウ・グループ・エー・タルナー・ゲーエムベーハー 接触面の少なくとも一方において、接触面の一方に施与された犠牲層を溶解させながら金属接触面を接合する方法
WO2020034063A1 (en) 2018-08-13 2020-02-20 Yangtze Memory Technologies Co., Ltd. Bonding contacts having capping layer and method for forming the same
DE212021000197U1 (de) * 2020-05-08 2022-01-19 Rohm Co., Ltd. Halbleitervorrichtung
CN113675104A (zh) * 2021-08-18 2021-11-19 芯盟科技有限公司 半导体结构及其形成方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3532788B2 (ja) * 1999-04-13 2004-05-31 唯知 須賀 半導体装置及びその製造方法
JP3820975B2 (ja) * 2001-12-12 2006-09-13 ソニー株式会社 半導体装置及びその製造方法
CN1327506C (zh) * 2002-06-17 2007-07-18 台湾积体电路制造股份有限公司 无阻挡层且具有多层种子层的内连线工艺与结构
JP3981026B2 (ja) * 2003-01-30 2007-09-26 株式会社東芝 多層配線層を有する半導体装置およびその製造方法
US20040262772A1 (en) * 2003-06-30 2004-12-30 Shriram Ramanathan Methods for bonding wafers using a metal interlayer
US7193323B2 (en) * 2003-11-18 2007-03-20 International Business Machines Corporation Electroplated CoWP composite structures as copper barrier layers
FR2872625B1 (fr) * 2004-06-30 2006-09-22 Commissariat Energie Atomique Assemblage par adhesion moleculaire de deux substrats, l'un au moins supportant un film conducteur electrique
US7354862B2 (en) * 2005-04-18 2008-04-08 Intel Corporation Thin passivation layer on 3D devices
US7569926B2 (en) * 2005-08-26 2009-08-04 Innovative Micro Technology Wafer level hermetic bond using metal alloy with raised feature
US7524755B2 (en) * 2006-02-22 2009-04-28 Chartered Semiconductor Manufacturing, Ltd. Entire encapsulation of Cu interconnects using self-aligned CuSiN film
US20080116584A1 (en) * 2006-11-21 2008-05-22 Arkalgud Sitaram Self-aligned through vias for chip stacking
US7718548B2 (en) 2006-12-06 2010-05-18 Applied Materials, Inc. Selective copper-silicon-nitride layer formation for an improved dielectric film/copper line interface
EP2065927B1 (en) * 2007-11-27 2013-10-02 Imec Integration and manufacturing method of Cu germanide and Cu silicide as Cu capping layer
JP2009164471A (ja) * 2008-01-09 2009-07-23 Panasonic Corp 高信頼性銅配線及びその製造方法
US7803704B2 (en) 2008-08-22 2010-09-28 Chartered Semiconductor Manufacturing, Ltd. Reliable interconnects

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI645476B (zh) * 2013-07-05 2018-12-21 Ｅｖ集團Ｅ塔那有限公司 用於接觸表面之接合之方法
TWI735814B (zh) * 2013-07-05 2021-08-11 奧地利商Ev集團E塔那有限公司 用於接觸表面之接合之方法
US9899260B2 (en) 2016-01-21 2018-02-20 Micron Technology, Inc. Method for fabricating a semiconductor device

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