TW201248810A - Semiconductor device - Google Patents

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TW201248810A
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Fuminori Hashimoto
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Semiconductor Components Ind
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Description

201248810 六、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體裝置， 低，且開關（switching)特性佳之
之功率M0S MOS transistor)所構成之半導體麥置 【先前技術】 尤其關於由導通電阻 -M0S 電晶體（p0wer 晶體（b i po 1 ar 功率M0S電晶體係由於與雙極型功率電
其開關特性較優越且特性亦穩定 而容易使用，故廣泛的用於DC-DC轉換器（c〇nvert〇r)等的 開關電源及馬達的反向器（invertor)電路等。 近年來，隨者行動電話等攜帶機器之小型輕量化的進 展，係要求使用於該等之功率M0S電晶體的導通電阻的進 一步的減低及開關特性的改善。只要將屬於低濃度汲極 (drain)層之漂移（drift)層的雜質濃度提高即可減低功率 M0S電晶體的導通電阻。 然而，若將漂移層的雜質濃度提高，則汲極-源極 (source)間耐壓BVds會下降，且導通電阻及BVds之間係有 交替（tradeoff)關係。因此，無法無限制地將漂移層的雜 質濃度提高。在預定的BVds下，為了更進一步的減低導通 電阻，係必須增大汲極電流之流路的截面積。亦即，必須 增大閘極（gate)寬W。 此時，為了不使晶片大小（chip size)加大’係採用延 伸成複數支手指狀（Finger狀）之汲極電極及源極電極插入 彼此的手指間而構成之手指狀電極。閘極電極係配置於手 324114 4 201248810 ’ 指狀之汲極電極及源極電極之間，且從手指狀電極的一方 之端部延設至另一方之端部。 另一方面’功率M0S電晶體的開關特性係藉由將預定 大小的脈衝（pulse)電壓VP施加於閘極輸入端子時之間極 電壓VG的回應速度來評估。直接施加於通道（channel)正上 方的閘極電極之閘極電壓Vg之大小係並非立即上升至預定 的輸入脈衝電壓Vp，而是延遲關係於閘極電阻匕及閘極輸 入電谷Cl的大小之時間後再上升。 S亥延遲時間係稱為上升時間tise ’且成為triseOcRcG之 關係。延遲時間trise係為，從在最終到達之成為閘極電壓 VG=VP的大小之〇.9Vp之時間中減去成為〇.1Vp之時間。閘極 電壓V(5的上升時間trise係閘極電阻仏及閘極輸入電容Q 愈大則愈延遲，而使功率M0S電晶體的開關特性惡化。 詳細内容雖於後述，惟將脈衝電壓^施加於第3圖（A) 所不之功率M0S電晶體50的輸入電壓Vin時，其閘極電壓 VG之上升狀態係如第3圖之（c)所示。脈衝電壓％係施加於 成為第3圖（A)的功率M0S電晶H 50#等效電路之第3圖 (B)所示之CR電路。 閘極電壓vc係在延遲依據由閘極電阻Rg及問極輸入電 容CA積所構成之時間常數^之上升時帛^之後再上 升再者，閘極電展Vt；係在脈衝電壓^關閉時亦延遲下降。 對應於閘極電壓VG，沒極電壓^亦如第3圖之⑹所示產生 下降k遲及上升延遲。因此，間極配線的電阻h若愈大則 功率M0S電晶體的開關特性愈惡化。 324114 5 201248810
+在過去，雖藉由摻雜有雜質之多晶矽（polysilicorO 膜來形成’電極，惟近年來，藉由採用將金屬石夕化物 (silicide)難層化好晶賴上轉成，來謀求減低間 極電阻RG。 於下述專利文獻1中，係揭示有減低閘極輸入電容C, 的大小以及閘極電阻RG之内容。關於閘極輸入電容CI的減 低，係揭示有一面抑制功率M0S電晶體的導通電阻的上 升’ 一面謀求減低構成該閘極輸入電容CI之閘極_汲極間容 量Cgd之内容。 亦即，藉由使閘極區域附近的漂移層的雜質濃度下 降而使空乏層容易擴大，來使閘極-源極間電容C(；D變小 而謀求閘極輸入電容Cl之減低，在另一方面係提高鄰近於 沒極層之漂移層的雜質濃度來謀求導通電阻之減低。 針對閘極電阻RG之減低，係揭示有以遍及閘極電極整 體之方式將溝形成於在汲極_源極間延設之閘極電極上的 層間絕緣膜，且將以鎢（tungsten)(w)埋入該溝内之插頭 (plug)電極設為閘極電極分流（shunt)配線之内容。由於金 屬鎢（W)係以層間絕緣膜之厚度份的厚度來形成，故可謀求 閘極電阻RG之減低。 (先前技術文獻） (專利文獻） 專利文獻1 :日本特開2010-171433號公報 【發明内容】 (發明所欲解決之課題） 324114 6 201248810 如專利文獻1所記載，只I切^ ^ 極上的層間絕緣膜沿著閘極電二源=: 鶴埋入該溝内之插頭電極來 曰 極電阻Μ低至;i夠之值。閘極U配線’即可將閑 =為了對應於更進—步之對開關 ;u:須更進-步減低由物層所構成之插頭電 更二 頭電極，传成為在此之較厚之膜厚、寬度較大之插 因此係成為在細微化之配線模式的形成上之障礙。 段。必須有用以更進-步減低閘極電阻RG之新的手 (用以解決課題之手段） 形成特徵在於，係具備:基板，係 沒極配線:基板崎、基板源極配線、及基板 極，係包括2半導體晶片，係具有：源極電極及汲極電 前述沒極電極之門從前、電極，係在削述源極電極及 另-方夕* 指形電極的一方之端部延設至 前述—㈣極抽出電極，係經由形成於被覆在 上的層間絕緣膜之接觸孔一刚而 被承j 的兩端部連接；鈍化—ti〇n)膜，係 =述!間絕緣膜上;露出於形成在前述純化膜之開 屬於〜於則述閘極抽出電極的—部分之閘極連接電極、 =、源極電極的—部分之源極連接電極、及屬於前述 極的。卩分之汲極連接電極；以及形成於前述開極 324114 7 201248810 $接電極、前述源極連接電極、及前述汲極連接電極上之 突起電極；謂述基板㈣述雜電極分流用基板配線、 月’j述基板源極配線、及前述基板汲極配線係經由前述突起 電極分別與前述半導體晶片的前述閘極連接電極、前述源 極連接電極、以及前述汲極連接電極連接。 再者’本發明之半導體裝置之特徵在於，係具備：基 板，係形成有閘極電極分流用基板配線、基板源極配線、 及基板汲極配線；以及半導體晶片，係具有：源極電極及 波極電極’係包括手指狀電極；閘極電極，係在前述源極 電極及前述及極電極之間從前述手指狀電極的一方之端部 延设至另一方之端部；複數個閘極抽出電極，係經由形成 於被覆在前述閘極電極上的層間絕緣膜之接觸孔，而與前 述間極電極的兩端部及前述源極電極與前述汲極電極之間 的複數個閘極電極連接；鈍化膜，係被覆於前述層間絕緣 膜上，露出於形成在該鈍化膜之開口部的成為前述複數個 間極抽出電極的一部分之閘極連接電極、成為前述源極電 極的一部分之源極連接電極、及成為前述汲極電極的一部 分之及極連接電極；以及形成於前述閘極連接電極、前述 源極連接電極、及前述汲極連接電極上之突起電極；且前 述基板的前述閘極電極分流用基板配線 、前述基板源極配 線、及前述基板沒極配線係經由前述突起電極分別與前述 半導體晶片的前述閘極連接電極、前述源極連接電極、以 及前述汲極連接電極連接。 再者’本發明之半導體裝置之特徵在於，係具備：基 324114 8 201248810 極電極分流用基板配線、基板源極配線、 SI，=以及半導體晶片’係具有源極電極及沒 極及前述丄手指狀電極；閘極電極，係在前述源極電 極及刖述及極電極之間從前述手 設至另一方之端部;-個或複數個閘極抽出：之= ==Γ閘極電極上的層間絕緣膜之接觸孔，而 極:的兩端部離開之中央區域的前述源極電 化膜月传Ρ極之間的一個或複數個間極電極連接；鈍 覆於前述層間絕緣膜上；露出於形成在該純化 ρ之成為前述複數個閘極抽出電極的一部分之閘 極連接電極二成為前述源極電極的—部分之源極連接電 ΐ二述汲極電極的一部分之汲極連接電極；及形 t於刖述閘極連接電極、前述源極連接電極、及前述汲極 連=電極上之突㈣極；爲述基板的前述閘極電極分流 用配=、則述基板源極配線、及前述基板沒極配線係 電極、極刀別與前述半導體晶片的前述閘極連接 ^別玉連接電極、及前述汲極連接電極連接。 再者’、本發明之半導體裝置之特徵在於，係具備：基 板係形成有閘極電核分流用基板配線、基板源極配線、 及基板沒極配線；μ半導體晶片，係具有雜電極及没 極電極，係包括手·電極；電極，係在前述源極電 =及前驗轉極w從前述手指狀電極的-方之端部延 ：之端°ρ ’閘極抽出電極，係經由形成於被覆在 刚” °極上的層間絕緣膜之接觸孔，而與前述閘極電 324114 9 201248810 極的一方之端部及前述源極電極與前述汲極電極之間的閘 極電極連接；鈍化膜，係被覆於前述層間絕緣膜上；露出 於形成在該鈍化膜之開口部的成為前述複數個閘極抽出電 極的一部分之閘極連接電極、成為前述源極電極的一部分 之源極連接電極、及成為前述汲極電極的一部分之汲極連 接電極；及形成於前述閘極連接電極、前述源極連接電極、 及前述汲極連接電極上之突起電極；且前述基板的前述閘 極電極分流用基板配線、前述基板源極配線、及前述基板 汲極配線係經由前述突起電極分別與前述半導體晶片的前 述閘極連接電極、前述源極連接電極、及前述汲極連接電 極連接。 再者，本發明之半導體裝置之特徵在於，前述突起電 極係形成於前述半導體晶片的前述個連接電極之金凸塊 (bump)電極。 再者，本發明之半導體裝置之特徵在於，前述突起電 極係將金線打線（wirebond)至前述半導體晶片的前述各連 接電極，並藉由將其前端切斷而形成之金凸塊電極。 再者，本發明之半導體裝置之特徵在於，前述突起電 極係形成於前述半導體晶片的前述各連接電極之焊料凸塊 電極。 再者，本發明之半導體裝置之特徵在於，前述半導體 晶片係為 WLP(Wafer Level Chip Size Package，晶圓級 晶片尺寸封裝）。 再者，本發明之半導體裝置之特徵在於，前述基板係 324114 10 201248810 為該基板的表面的前述基板源極電極、及前述基板汲極電 ，極分別經由形成於該基板之貫通孔（thr〇Ugh hole)而連接 於其背面’且形成有具備焊料凸塊之基板源極背面配線、 及基板汲極背面配線之BGA基板。 再者’本發明之半導體裝置之特徵在於，於前述Bga 基板的背面形成有前述閘極電極分流用基板配線，且於前 述BGA基板的表面係形成有經由形成於該bga基板之貫通 孔而與該閘極電極分流用基板配線連接之閘極連接用基板 電極。 再者，本發明之半導體裝置之特徵在於，前述半導體 晶片係為包括具備包含前述手指狀電極之前述源極電極、 前述沒極電極等的功率M0S電晶體及其控制電路、周圍電 路之半導體積體電路。 (發明之效果） 依據本發明之半導體裝置，係可減低閘極電阻，而可 謀求進一步改善功率M0S電晶體的開關特性。 【實施方式】 針對本實施形態之半導體裝置的特徵，係依據第1 圖、第2圖於下述進行說明。本實施形態之半導體裝置係 由將包含第2圖所示之功率M0S電晶體50之半導體裝置 !〇〇 ’經由突起電極而連接於第1圖所示之BGA(Ball GHd
Arry ’球閘陣列）基板200的表面201之第1(c)圖所示之 構成而組成。 第1圖（A)係BGA基板200的表面201之平面圖。於第 324114 11 201248810 1圖（A)雖形成有由鋼（Cu)等所構成之各種基板配線，惟僅 顯示在本實施形態之半導體裝置的說明上所需要之與功率 M0S電晶體50直接關聯之基板源極配線2卜基板汲極配線 22、以及閘極電極分流用基板配線23。於各配線上係由未 圖示之保護膜被覆’且去除在汲極連接用基板電極DH1至 DH5部分、源極連接用基板電極shi至SH5部分、及閘極 連接用基板電極HG1至HG2部分上的保護膜，並亦包含其 他必要部分露出各配線的一部分。 第1圖（B)係BGA基板200的背面202的平面圖。第1 圖（B)雖亦形成有由銅（Cu)等所構成之各種配線，惟亦以同 樣理由’僅顯示基板源極背面配線21a、基板汲極背面配 線22a。基板源極配線21與基板源極背面配線2ia、及基 板没極配線22與基板汲極背面配線22a，係經由形成於BGA 基板200之未圖示之貫通孔而連接於導電層。 並且’亦可在BGA基板200的表面201僅形成有閘極 連接用基板電極HG1、HG2，且經由形成於BGA基板200之 貫通孔而將與該閘極連接用基板電極H G丨、H G 2連接之閘極 電極分流用基板配線23形成於BGA基板200的背面202。 於各背面配線的預定區域係形成有焊料凸塊24。 第2(A)圖係本實施形態之半導體裝置所使用之半導體 晶片100的平面圖’並僅顯示功率MOS電晶體50，而省略 記载在發明說明上不需要之控制電路等周圍電路。第2圖 (B)係在其第2圖（A)的A-A線之重要部分擴大剖面圖。 如第2圖（A)所示，功率MOS電晶體50係採用源極電 324114 12 201248810 極8與汲極電極9以手指狀配置於彼此的電極間之手指狀 電極。就—例而言，於源極8的抽出部係顯示後述之五個 源極連接電極SI i S5，於祕電極9的抽出部係顯示五 個沒極連接電極D1至D5。各連接電極之個數係依據各電 極之大小而增減。 再者，就導通電阻之減低的觀點而言，如第2圖（八) 所示，功帛M0S電晶H 50的形狀係將手指狀之源極電極8 及汲極電極9的長度縮短，就整體而言比起縱長係橫長之 構成者較為射彳。此細賴㈣祕電極9的長度縮短 係使汲極電極9的電阻變小，而對功率M〇s電晶體5〇的^ 導通電阻化有所助益。 如第2圖（A)所不，閘極電極6係在形成為手指狀之源 極電極8及汲極電極9之間，從手指狀電極的一方之端部 GE1朝向另一方之端部GE2延伸存在。如前述，在將功率 M0S電晶體50的形狀5又為柄長之構成時，與將功率m〇s電 晶體50的形狀設為縱長之構成之情形相比，閘極電極6的 端部GE1與端部GE2之間的距離係隨著手指間的轉角 (corner)部的數量的增加而變長。 第2圖（B)係在第2圖（A)的A-A線之重要部分擴大刊 面圖。於未圖示之P型半導體基板係形成有未圖示之N型 磊晶（epitaxial)層，且該N型磊晶層係以未圖示之p+型 分離層分離為複數個活性區域。於其中一個活性區域之N 型磊晶層係形成有p型井（well)層1。於P型井層i係形 成有未圖示之P型主體（body)層。於p型主體層係形成有 324114 13 201248810 N+型源極層3。 再者，於P型井層1係形成有N_ "ΓΓ- 且於間之P型井層1等上係形成有間極絕緣膜5， 形成有由石夕化物膜等所構成之閘極電極6。閘 =^缘膜5、閘極電極6係、延設至手指狀電極的左右之問 才圣電極6的端部GE卜GE2。 係形成有經由形成於層間絕緣膜7之接觸孔而與_ ^層斑3連接之由銘（alUminiUm)(A1)等所構成之源極電 的端j Μ極層4連接之汲極電極9、及與閘極電極6 因端部哪連接之閑極抽出電㈣。亦形成有 與手指部的閘極電極6之—部分或全部連接之 示之閘極抽出電極11。 成有抽出電極11 ’之半導體晶片整面係形 12之門、2’且如第2圖（Α)所示’從形成於該純化膜 極Sll:糸露出有屬於源極電極8的一部分之源極連接電 至D5、月5、^於沒極電極9的一部分之沒極連接電極D1 G11、「19屬於閘極抽出電極11的一部分之閘極連接電極 G12 、 G21 、 G22 。 全部連^要亦露出與各手指部的閘極電極6的一部分或 Gxi。^接之閘極抽出電極11的未圖示之閘極連接電槌 示為Γ9 Γ，係將GU、G12顯示為G1，而將G21、G22 _ ‘”’ Z來進行說明。 324114 ，在夕層配線構造時，係'形成與各層的層間絕緣膜、及 14 201248810 藉由形成於該層間絕緣膜之貫通孔而與下層配線連接之由 鋁（A1)等構成之上層配線。源極連接電極S1至S5、汲極 連接電極D1至D5、閘極連接電極Gl、G2係因應需要而經 由該貫通孔抽出至上層配線，並露出於鈍化膜12的開口。 第1圖（A)所示之BGA基板200的表面201與第2圖所 不之半導體晶片1〇〇,係如第丨圖（〇所示經由突起電極25 而連接，從而完成將BGA基板2〇〇及半導體晶片1〇() 一體 化之本實施形態之半導體裝置。BGA基板200及半導體晶 片100之一體化係依下程序進行。 將金（Au)線（wire)打線在於形成在被覆半導體晶片 1 〇〇的表面的鈍化膜12之開口露出之源極連接電極S1至 S5、沒極連接電極D1至D5、閘極連接電極G1、G2及其他 必須部分之開口部的配線，並在該打線部分的正上方附近 將金（Au)線切斷。藉此，於各自的開口部的配線等係形成 有突起電極25。 將突起電極25的先端平坦化之後，藉由將源極連接電 極S1至S5上之突起電極25對位並連接於BGA基板200的 表面201的源極配線連接用基板電極shi至SH5，將汲極 連接電極D1至D5上之突起電極25對位並連接於汲極配線 連接用基板電極DH1至DH5，將閘極連接電極Gl、G2上之 犬起電極25對位並連接於閘極配線連接用基板電極hgi至 HG2，而將BGA基板200及半導體晶片1〇〇 一體化。 就本實施形態而言，如前述，透過藉由金（Au)線之打 線而形成之突起電極25而使半導體晶片1〇〇與bga基板連 324114 15 201248810 接。亦可對於半導體晶片100的源極連接電極S1至S5上 荨’經由預疋的步驟而作成形成有焊料凸塊電極等之WLp (Wafer Level Chip Size Package)，並將該 WLP 經由該焊 料凸塊電極而連接於BGA基板200的表面201的各配線連 接用基板電極，來代替上述之方式。 亦可作成並非WLP之附有一般的焊料凸塊之半導體晶 片100。再者’突起電極25係可藉由將金（Au)予以電解電 鍍或無電解電鍍來形成。 本實施形態之發明的特徵在於，利用形成於BGA基板 200的表面201之膜厚較厚，且低電阻之銅（Cu)等所構成 之配線’來形成將功率MOS電晶體的閘極電極6的兩端部 GE1、GE2上之閘極連接電極1及閘極連接電極G2分流之 閘極分流用基板配線23。第5圖係顯示本實施形態之閘極 電極分流用基板配線23所帶來之開關特性改善效果。將本 實施形態所得之開關特性改善效果，與第4圖所示之未存 在有閘極電極分流用基板配線23之功率MOS電晶體單體之 情形的開關特性進行比較，並於下述進行說明。 在比較兩者之前’係藉由第3圖，針對將脈衝電壓％ 施加於具有閘極電阻RG、閘極輸入電容Ci之功率M〇s電晶 體50時之閘極電壓Vg、汲極電壓vD的回應特性進行說明。 第3圖（A)係功率MOS電晶體50的電路圖，第3圖（B)係由 屬於該等效電路之RgG時間常數所構成之電路圖。功率M〇s 電晶體50的閘極輸入電容Ci係成為加上間極一源極間的電 容Cgs與閘極-汲極間之回饋電容CGD者。 324114 16 201248810 將脈衝電壓v 即，在將Cl的積蓄t於輸入端+ Vin時之間極電壓Vg，亦 之電壓係成為荷量設為q時，施加㈣極輸入電容 q.cv (；=V：^ ? # ^ (m)。再者。1 ")。因此’成為VG=q/c丨， 係藉由以初讀"衝電壓％在未導_之閘極電壓^ 到VG=Vpe，GCl。7 ^⑽來解開_/咖/㈤而得
Vp而階段狀地變。係並非對應於脈衝電壓 而疋4日數函數性地進行變化。 於第3圖（〇係顯示施加脈衝電壓…時之閘極 的上升，下降之態樣。即便脈衝電壓心導通，閑極電壓 並不會立刻上升’而在脈衝電壓％未導通時，亦不會立 成為0。祕電a V4如第3圖⑼所示，即便閘極電墨丄 上升’在超過臨限值電壓1之前並不會下降。再者，即備 閘極電壓VgT降，在成為臨限值電壓以下之心極電 會上升。 之不 閉極電壓Vc的上升時間trise係與RgC!積成比例而變 長。因此，為了提高開關特性，必須隨著閘極輪入電容G 的減低而將閘極電阻RG盡可能的縮小。 就第4圖、第5圖而言，閘極寬度較大，且閘極電極 6較長之功率M0S電晶體5〇係設為等效於並聯地連接有多 個較小的功率M0S電晶體，並解析其開關特性。較小的功 率M0S電晶體係可以手指為單位，或以複數支手指為單位。 第4圖（A)係顯示就一例而言，在半導體晶片未連接至 BGA基板200之狀態下，將功率M0S電晶體50單體設為五 324114 17 201248810
個較小的功率M0S電晶體TR1至TR5之集合時之電路圖。 於閘極電極端部GE1係施加有電壓％作為‘輸入電壓I。。第 4圖（B)係其等效電路。EM至Rg5係各功率M〇s電晶體 至TR5之閘極電阻’而RgX係、TR5與閘極電極端部曰啦 之電阻。 S 最接近閘極電極端部GE1，屬於第一個電晶體之tri 的閘極電阻係成為RgI，第三個電晶體TR3的閘極電阻係成 為RgHRg2+Rg3，第五個電晶體TR5的閘極電阻係成為 RG1+Rg2+Rg3+Rg4+Rg5 ’且依照從屬於訊號輸入端子之閘極電 極6的端部GE1朝向相反側的閘極電極6的端部，較 小之各電晶體的閘極電阻Rg係變大β _ 結果，如第4圖（C)所示，成為最接近訊號之輸入端 子，且閘極電阻值較小之電晶體TR1的閘極電壓％的上升 速度較快，而離輸入端子最遠之較接近相反側的端子GE2 之閘極電阻值較大之電晶體TR5的上升時間最慢a其之門 之電晶體TR2、3、4係依序從電晶體TR1的上升開始逐 接近電晶體TR5的上升。就該等電晶體的集合體而言決定 功率M0S電晶體50的閘極電壓yG的上升時間。 、疋 第5圖（A)係顯示將第4圖（A)所示之功率M〇s電晶體 50連接至BGA基板200的表面201時之功率M〇s電晶體 的電路圖。於BGA基板200的表面2〇1之連接部之顯示係 僅以能夠理解本發明所需之程度來顯示。亦即，僅顯‘示 基板200的表面201的閘極電極分流用基板配線23及閘極 連接用基板電極HG卜HG2，以及與該閘極連接用基板電極 324114 18 201248810 HGl、HG2連接之問極連接電極G1、G2、以及突起電極25。 第5圖（B)係該等效電路。與第4圖（B)之差異在於， 與屬於訊號輸入端子之閘極電極端部GE1連接之閘極連接 電極G卜以及與閘極電極端部GE2連接之閘極連接電極 G2，係分別與形成於BGA基板20〇的表面2〇1之閘極電極 分流用基板配線23的兩％之閘極連接用基板電極hg卜jjG2 連接。 閘極電極分流用基板配線23雖以銅（cu)等薄膜形 成，惟與半導體晶片100的金屬配線所使用之膜厚比1/zm 更薄之紹（ΑΊ..)專相比’.係膜厚比該厚度更厚一位數左右， 電阻比亦比鋁（A1)等更小。亦即，閘極電極分流用基板配 線23的片電阻（sheet resistance)係比由半導體晶片1〇〇 的鋁（A1)等構成之金屬配線更縮小1位數左右以上。 因此’離訊號之輸入端較遠之閘極電極G2的電位係成 為與閘極連接電極G1的電位幾乎相同。結果TR1的閘極電 阻係成為RgI與Rg2+Rg3+Rg4+ Rg5+RgX之並聯電阻，TR2之 閘極電阻係成為Rg1+Rg2與Rg3+Rg4+ Rg5+RgX之並聯電阻， TR3之閘極電阻係成為Rg1+Rg2+Rg3與RG4+ RG5+RGX之並聯 電阻。TR4的閘極電阻係成為與TR2相同之構成，而TR5 的閘極電阻係成為與TR1相同構成。 在考量RgI、Rg2、Rg3、Rg4、Rg5、RgX為同等之電阻而 設為R時，TR1、TR5的閘極電阻係為（5/6)R、TR2、TR4 的閘極電阻係為（4/3)R、TR3的閘極電阻係成為（3/2)R。 相對於此，第4圖之情形，TR1之閘極電阻係為R、TR2之 324114 19 201248810 間極電阻係為2R、TR3之閘極電阻係為3R、TR4之閘極電 阻係為4R、TR51之閘極電阻係為5r而較大，本實施形態 之間極電阻的改善效果係較大。 此時’將在輸入脈衝電壓VP時之閘極電壓Vg之上升、 下降特性顯示於第5圖（C)。由於TR1與TR5之閘極電阻值 係成為大致相等’故其各自之閘極電壓V。的上升、下降係 成為同等。與第4圖之TRi之情形相比，係隨著閘極電阻 餐小為（5/6)R的份而改善TR1的閘極電壓vG的上升、下 降時間。於TR5之情形，係由於閘極電阻從第4圖之5R減 少為（5/6)R，故其改善度較大。 於TR2之情形’係隨著閘極電阻從第4圖之2R減少為 (4/3)R ’於TR3之情形係隨著從3R減少為（3/2)R，於 TR4之情形，係隨著從4R減少為（4/3)R，而大幅改善閘 極電壓Vg的上升、下降時間。 結果，本實施形態之特徵在於，在將脈衝電壓yp輸入 於本實施形態之功率M0S電晶體50時之閘極電壓Vg的上 升、下降特性，與第4圖所示功率M0S電晶體50單體之情 形的閘極電壓VG的上升、下降特性相比，係大幅地受到改 善。如上述，藉由形成於BGA基板200的表面201之低電 阻閘極電極分流用基板配線23，來將閘極連接電極G1與 G2予以分流而大幅改善閘極電壓yG的上升、下降特性。 再者，如第6圖（A)的等效電路所示，於屬於與手指部 的閘極電極6連接之閘極抽出電極11的一部分之閘極連接 電極GX1至GX5部分亦形成有突起電極25a，且將該突起 324114 20 201248810 電極25a連接至形成於BGA基板200的表面2〇1之屬於閘 極電極分流用基板配線23的一部分之閘極連接用基板電 極HGX1至HGX5之各者，藉此可更進一步改善開關特性。 此時，對於各電晶體TR1至TR5，係並非經由一般使 用於半導體曰曰片1〇〇之片電阻40πιΩ左右之|呂（Ai)等所構 成之金屬配線，而是經由比該者更低一位數左右之片電阻 之閘極電極分流用基板配線23來施加脈衝電壓％。 因此’如第6圖（B)所示，各電晶體係顯示同樣的受到 改善之閘極電壓Vg的上升、下降特性，而就功率M〇s電晶 體50整體之閘極電壓Vg的上升、下降特性亦大幅改善。再 者’此時，即便並非對閘極連接電極GX1至GX5，而僅將 其中-者連接至所對應之閘極連接用基板電極财（至 HGX5之其中-者，亦有開關特性之改善功效。此時 連接GX3與HGX3為佳。 ,' 再者’就本實施形態而言’構成功率腿電晶 部的電晶體係成為均等地進行動作，亦產生對於ESD (E1 ectro Stat ic Discharge，靜電放電）特性有利之功效。 、雖省略圖式說明’惟即便僅於將第6圖之TR3的閘極 連接電極GX3連接於開極連接用基板電極hgx3， 在 有其他閘極連接電極之狀態下，亦改善開關特性。此日; TR3之閘極電阻係由於藉由閘極分流用電極來構成故較 小，TR2及TR4之開極電極係分別成為脱心，而刊 TR5之閘極電阻係分別成為隐R。3、。在將各 如前述之方式設為同等之R時，TR2、tr4之閘極電阻係成 324114 21 201248810 為R ’而TR1及TR5的閘極電阻係成為2R。 因此，雖未能如第6圖之形態般地改善開關特性，惟 亦能期望與第5圖形態相等或以上之改善效果。此係由於 TR卜TR5之閘極電阻係為2R，雖比第5圖之情形之（5/6)r 更大，惟TR2、TR4之閘極電阻係為r而比第5圖之情形之 (4/3)R更小，且TR3的閘極電阻係為比第5圖之情形之 (3/2)R更小一位數左右。此時，若更進一步將閘極連接 電極Gl、G2之其中一方連接至對應的閘極連接用基板電極 HG1、HG2之其中一方，則可提高開關特性之改善效果。 再者，例如，將閘極連接電極GX1連接至閘極連接用 基板電極HGX1，且將離閘極連接電極GX1較遠方之閘極連 接電極G2連接於閘極連接用基板電極HG2，而使離閘極連 接用電極GX1較近方之閘極連接用電極G1不連接於閘極連 接用基板電極HG1之態樣，亦具有開關特性之改善效果。 並且，就實施形態而言，雖設為半導體晶片1〇〇連接 於BGA基板之半導體裝置來進行說明，惟當然亦可適用於 未伴隨有凸塊電極之一般的基板。 【圖式簡單說明】 第1圖（A)至（C)係為本發明實施形態之BGA基板的表 面及背面的構成，及由半導體晶片與BGA基板所構成之半 導體裝置之剖面圖。 第2圖（A)及（B)係為本發明實施形態之半導體晶片内 之功率M0S電晶體的平面圖及重要部分擴大剖面圖。 第3圖（A)至（D)係為顯示在脈衝電壓施加於功率M〇s 324114 22 201248810 電晶體的輸入端子時的閘極電壓、源極電壓的回應特性之 示意圖。 第4圖（A)至（C)係為顯示在將本實施形態的半導體裝 置的功率M0S電晶體作為複數個功率M0S電晶體之並聯構 成時，相對於在半導體晶片狀態下的脈衝電壓輸入之各功 率M0S電晶體的閘極電壓的回應特性之示意圖。 第5圖（A)至（C)係為顯示在將本實施形態的半導體裝 置的功率M0S電晶體作為複數個功率M0S電晶體之並聯構 成時，相對於作為半導體裝置的脈衝電壓輸入之各功率M0S 電晶體的閘極電壓的回應特性之示意圖。 第6圖（A)及（B)係為顯示在將其他實施形態的半導體 裝置的功率M0S電晶體作為複數個功率M0S電晶體之並聯 構成時，相對於作為半導體裝置的脈衝電壓輸入之各功率 M0S電晶體的閘極電壓的回應特性之不意圖。。 【主要元件符號說明】 1 P型井 2 N-型漂移層 3 N+型源極層 4 N+型汲極層 5 閘極絕緣層 6 7 8 9 閘極電極 層間絕緣膜 源極電極 沒極電極 324114 23 201248810 11 閘極抽出電極 12 鈍化膜 21 基板源極配線 22 基板汲極配線 23 閘極電極分流用基板配線 21a 基板源極背面配線 22a 基板汲極背面配線 24 焊料凸塊 25 突起電極 50 功率MOS電晶體 100 半導體晶片 200 BGA基板 201 BGA基板的表面 202 BGA基板的背面 D1 至 D5 汲極連接電極 DH1 至 DH5 汲極連接用基板電極 G1 ' G2 ' Gil ' G12 ' G21 、G22閘極連接電極 GE1 、 GE2 閘極電極端部 GXX、GX1 至 GX5 閘極連接電極 HG1、HG2、HGX1 至 HGX5 閘極連接用基板電極 SI 至 S5 源極連接電極 SHI 至 SH5 源極連接用基板電極 324114 24

Claims (1)

  1. 201248810 七、申請專利範圍： 1. 一種半導體裝置，係具備： 基板，係形成有閘極電極分流用基板配線、基板源 極配線、及基板汲極配線；以及 半導體晶片，係具有.源極電極及〉及極電極’係包 括手指狀電極；閘極電極，係在前述源極電極及前述汲 極電極之間從前述手指狀電極的一方之端部延設至另 一方之端部；二個閘極抽出電極，係經由形成於被覆在 前述閘極電極上的層間絕緣膜之接觸孔而與前述閘極 電極的兩端部連接；鈍化膜，係被覆於前述層間絕緣膜 上；露出於形成在前述鈍化膜之開口部的屬於前述閘極 抽出電極的一部分之閘極連接電極、屬於前述源極電極 的一部分之源極連接電極、及屬於前述汲極電極的一部 分之汲極連接電極；以及形成於前述閘極連接電極、前 述源極連接電極、及前述汲極連接電極上之突起電極； 且 前述基板的前述閘極電極分流用基板配線、前述基 板源極配線、及前述基板汲極配線係經由前述突起電極 分別與前述半導體晶片的前述閘極連接電極、前述源極 連接電極、以及前述汲極連接電極連接。 2. —種半導體裝置，係具備： 基板，係形成有閘極電極分流用基板配線、基板源 極配線、以及基板汲極配線；以及 半導體晶片，係具有：源極電極及汲極電極，係包 324114 1 201248810 括手指狀電極；閘極電極，係在前述源極電極及前述汲 極電極之間從前述手指狀電極的一方之端部延設至另 一方之端部；複數個閘極抽出電極，係經由形成於被覆 在前述閘極電極上的層間絕緣膜之接觸孔，而與前述閘 極電極的兩端部及前述源極電極與前述汲極電極之間 的複數個閘極電極連接；鈍化膜，係被覆於前述層間絕 緣膜上；露出於形成在該鈍化膜之開口部的成為前述複 數個閘極抽出電極的一部分之閘極連接電極、成為前述 源極電極的一部分之源極連接電極、及成為前述汲極電 極的一部分之汲極連接電極；以及形成於前述閘極連接 電極、前述源極連接電極、及前述汲極連接電極上之突 起電極；且 前述基板的前述閘極電極分流用基板配線、前述基 板源極配線、及前述基板汲極配線係經由前述突起電極 分別與前述半導體晶片的前述閘極連接電極、前述源極 連接電極、以及前述汲極連接電極連接。 3. —種半導體裝置，係具備： 基板，係形成有閘極電極分流用基板配線、基板源 極配線、及基板汲極配線；以及 半導體晶片’係具有·源極電極及 >及極電極’係包 括手指狀電極；閘極電極，係在前述源極電極及前述汲 極電極之間從前述手指狀電極的一方之端部延設至另 一方之端部；一個或複數個閘極抽出電極，係經由形成 於被覆在前述閘極電極上的層間絕緣膜之接觸孔，而與 324114 2 201248810 從前述手指狀電極的兩端部離開之中央區域的前述源 極電極與前述汲極電極之間的一個或複數個閘極電= 連接；鈍化膜，係被覆於前述層間絕緣臈上；露出於形 成在該鈍化膜之開口部的成為前述複數個閘極抽出電 極的一部分之閘極連接電極、成為前述源極電極的一部 分之源極連接電極、及成為前述汲極電極的一部分之汲 極連接電極；及形成於前述閘極連接電極、前述源極連 接電極、及前述汲極連接電極上之突起電極；且 月’J述基板的前述閘極電極分流用基板配線、前述基 板源極配線、及前述基板汲極配線係經由前述突起電極 分別與前述半導體晶片的前述閘極連接電極、前述源極 連接電極、以及前述沒極連接電極連接。 4. 一種半導體裝置，係具備： 基板，係形成有閘極電極分流用基板配線、基板源 極配線、及基板汲極配線；以及 半導體片，係具有：源極電極及汲極電極，係包 括手指狀電極：間極電極，係在前述源極電極及前述沒 °電極之間從别述手指狀電極的一方之端部延設至另 一方之端部；閘極抽出電極，係經由形成於被覆在前述 閘極電極上的層間絕緣狀接觸孔，而與前述間極電極 的方之端部及前述源極電極與前述汲極電極之間的 :極電極連接；純化膜，係被覆於前述層間絕緣膜上； f出於形成在該鈍化獻開口部的成為錢複數個開 玉抽出電極的一部分之閘極連接電極、成為前述源極電 324114 3 201248810 極的一部分之源極連接電極、及成為前述汲極電極的一 部分之汲極連接電極；及形成於前述閘極連接電極、前 述源極連接電極、及前述汲極連接電極上之突起電極； 且 前述基板的前述閘極電極分流用基板配線、前述基 板源極配線、及前述基板汲極配線係經由前述突起電極 分別與刖述半導體晶片的前述閘極連接電極、前述源極 連接電極、及纟lj述〉及極連接電極連接。 5. 如申請專利範圍第1項至第4項中任一項所述之半導體 裝置，其中，前述突起電極係為形成於前述半導體晶片 的前述各連接電極之金凸塊電極。 6. 如申請專利範圍第5項所述之半導體裝置，其中，前述 金凸塊電極係為將金線打線至前述半導體晶片的前述 各連接電極，並藉由將其前端切斷而形成者。 7. 如申請專利範圍帛！項至第4項中任一項所述之半導體 裝置，其中，前述突起電極係為形成於前述半導體晶片 的前述各連接電極之焊料凸塊電極。 8. 如申明專利範圍第5項或第7項所述之半導體裝置，其 中月】述半導體晶片係為WLP(Wafer Level Chip Size Package，晶圓級晶片尺寸封裳）。 9. 如申請專利範圍第丨項至第8項中任一項所述之半導體 裝置，其中，前述基板係為該基板的表面的前述基板源 極電極及則述基板汲極電極分別經由形成於該基板之 貝通孔而連接於該基板背面，且形成有具備痒料凸塊之 324114 4 201248810 ' 基板源極背面配線、及基板汲極背面配線之BGA基板。 _ 10.如申請專利範圍第9項所述之半導體裝置，其中，於前 述BGA基板的背面形成有前述閘極電極分流用基板配 線，且於前述BGA基板的表面係形成有經由形成於該 BGA基板之貫通孔而與該閘極電極分流用基板配線連 接之閘極連接用基板電極。 11.如申請專利範圍第1項至第10項中任一項所述之半導 體裝置，其中，前述半導體晶片係為包括具備包含前述 手指狀電極之前述源極電極、前述汲極電極等的功率 M0S電晶體及其控制電路、周圍電路之半導體積體電 路。 324114 5
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