TW201248696A - Mnufacturing method for gan semiconductor device - Google Patents

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TW201248696A
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TW
Taiwan
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gan
layer
semiconductor layer
based semiconductor
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TW101113659A
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English (en)
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Hideki Matsubara
Kuniaki Ishihara
Original Assignee
Sumitomo Electric Industries
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201248696 六、發明說明： 【發明所屬之技術領域】 本發明係關於一種可良率較好地製造特性較高之GaN系 半導體裝置之GaN系半導體裝置之製造方法。 【先前技術】 作為GaN系半導體裝置之一般製造方法，曰本專利特表 2001-501778號公報（專利文獻1)(對應於國際公開WO 1998/014986號公報）及O.B.Shchekin，et al.，「High performance thin-film flip-chip InGaN-GaN light-emitting diodes」， APPLIED PHYSICS LETTERS 89，071109，（2006)，pp 071109-1-071 109-3(非專利文獻1)揭示有一種方法：於作 為基底基板之藍寶石基板上使GaN系半導體層磊晶成長， 將GaN系半導體層轉印於轉印支持基板或安裝於安裝基板 上之後，自GaN系半導體層將藍寶石基板藉由雷射剝離而 去除。 先前技術文獻 專利文獻 專利文獻1 :曰本專利特表2001-501778號公報（WO 1998/014986) 非專利文獻 非專利文獻 1 : O.B.Shchekin，et al.,「High performance thin-film flip-chip InGaN-GaN light-emitting diodes」， APPLIED PHYSICS LETTERS 89，071109，（2006)，pp 071109-1-071109-3 163430.doc 201248696 【發明内容】 發明所欲解決之問題 然而’於上述之曰本專利特表200 1-501 778號公報（專利 文獻 1)及 O.B.Shchekin，et al.，「High performance thin-film flip chip InGaN-GaN light-emitting diodes」，APPLIED PHYSICS LETTERS 89，071109，（2006)，pp 071109-1-071109-3(非專利文獻丨）中所揭示之GaN系半導體裝置之製 造方法中，因於作為基底基板之藍寶石基板之去除時使用 雷射剝離’故而對GaN系半導體層造成較大損害，並且去 除藍寶石基板後之GaN系半導體層之表面形態降低，因此 存在所獲得之GaN系半導體裝置之特性降低並且良率降低 之問題點。 本發明之目的在於解決上述之問題點，提供一種可良率 較好地製造特性較高之GaN系半導體裝置之GaN系半導體 裝置之製造方法。 解決問題之技術手段 本發明係一種GaN系半導體裝置之製造方法，若根據某 形態’則其包括如下步驟：使用離子注入分離法，準備包 含具有相對於GaN之熱膨脹係數之比為〇.8以上且1.2以下 之熱膨脹係數之支持基板、及貼合於支持基板之GaN層之 複合基板；於複合基板之GaN層上使至少1層GaN系半導體 層成長；及藉由將複合基板之支持基板溶解而去除。 本發明之GaN系半導體裝置之製造方法中，於使GaN系 半導體層成長之步驟之後、藉由將支持基板溶解而去除之 163430.doc 201248696 步驟之前，可進而包括使轉印支持基板貼合於GaN系半導 體層之步驟，於藉由將支持基板溶解而去除之步驟之後， 可進而包括將轉印支持基板及GaN系半導體層裝置化及晶 片化之步驟》 又’本發明之半導體裝置之製造方法中，於使GaN系半 導體層成長之步驟之後、藉由將支持基板溶解而去除之步 驟之前，可進而包括如下步驟：將成長於複合基板上之 GaN系半導體層裝置化及晶片化；及將經裝置化及晶片化 之GaN系半導體層安裝於安裝基板上。 又’本發明之半導體裝置之製造方法中，支持基板可包 含選自由鉬及氧化鋁-氧化矽之複合氧化物所組成之群中 之至少1種。 發明之效果 根據本發明，可提供一種能夠良率較好地製造特性較高 之GaN系半導體裝置之GaN系半導體裝置之製造方法。 【實施方式】 [實施形態1] 參照圖1及2，本發明之一實施形態之GaN系半導體裝置 之製造方法包括如下步驟：使用離子注入分離法，準備包 含具有相對於GaN之熱膨脹係數之比為〇.8以上且1 ·2以下 之熱膨脹係數之支持基板1〇、及貼合於支持基板1〇2GaN 層21之複合基板ι(圖1(a)及圖2(A));於複合基板1之GaN 層21上使至少1層GaN系半導體層4〇成長（圖1(B)及圖 2(B))，及藉由將複合基板1之支持基板溶解而去除（圖 I63430.doc 201248696 1(D)及圖 2(E))。 本實施形態之GaN系半導體裝置之製造方法中，使用包 含具有相對於GaN之熱膨脹係數之比為0.8以上且1.2以下 之範圍内大致相同或十分近似之熱膨脹係數之支持基板 10、及貼合於支持基板1〇之GaN層21之複合基板1，因此 於複合基板1之GaN層21上，可在不產生翹曲及龜裂之情 況下使品質較高之GaN系半導體層40成長。又，於使GaN 系半導體層40成長之後，藉由將複合基板1之支持基板1〇 溶解而去除，因此對GaN系半導體層40造成之損害較少， 又’去除支持基板10之GaN層21之表面形態較好，因此可 良率較好地獲得特性較高之半導體裝置。 本實施形態之GaN系半導體裝置之製造方法進而可包括 以下之步驟。以下，更詳細地進行說明。 {實施形態1A} 參照圖1，實施形態1中更具體之實施形態丨A係於使上述 之GaN系半導體層40成長之步驟（圖丨（8))之後、藉由將支 持基板10溶解而去除之步驟（圖1(D))之前，進而包括使轉 印支持基板50貼合於GaN系半導體層4〇之步驟（圖1(c))， 於藉由將支持基板10溶解而去除之步驟（圖丨（D))之後，進 而包括將轉印支持基板50及GaN系半導體層4〇裝置化及晶 片化之步驟（圖1(E))。藉由本實施形態之GaN系半導體裝 置之製造方法，可良率較好地獲得特性較高之縱型GaN系 半導體裝置。以下，詳細地說明各步驟。 (複合基板之準備步驟） 163430.doc 201248696 首先，參照圖1 (A)，本實施形態之GaN系半導體裝置之 製造方法包括使用離子注入分離法，準備包含具有相對於 GaN之熱膨脹係數之比為〇 8以上且i 2以下之 熱膨脹係數之支持基板1〇、及貼合於支持基板1〇2GaN層 21之複合基板1之步驟。 此處，所謂離子注入分離法係指將特定之離子注入至半 導體基板中，藉由熱處理等使該離子汽化，藉由此時產生 之應力，自半導體基板將薄膜之半導體層分離之方法。 又，支持基板ίο只要其膨脹係數相對於GaN之熱膨脹係 數為0.8以上且L2以下則無特別限制，就藉由使該等之熱 膨脹係數之錢小可更有效地防止使⑽系半導體層4〇成 長時之翹曲及龜裂之觀點而言，較佳為〇9以上且ι〇5以 下。又’就藉由溶解而去除之觀點而[支持基板1〇要求 為溶解於特定之溶劑之材料。 就上述之觀點而言，支持基板1〇較佳為包含例如選自由 Mo(銦）及A12〇3-Si〇2(氧化銘·氧化石夕）複合氧化物所組成之 群中之至义1種。再者，於上述之複合氧化物中亦包含 八地啊為以:以之莫來石。更佳為，選自μ。基板及 Αΐ2〇3:_2為〇.64:〇.36之複合氧化物基板之基板較好。此 處’ M。基板之熱膨脹係數為6 〇χΐ()·6β(：•丨，从〜叫為 0.64.0.36之複合氧化物基板之熱膨脹係數為$川。， 該等與GaN之熱膨脹係數（6加1W)大致相同或十分近 似°再者’本案巾’熱膨脹絲係使用於室 附近之溫度）下夕伯 „ * 之值。又，Mo基板溶解於硝酸，Αι2〇3· I63430.doc 201248696
Si〇2為0.64:0.36之複合氧化物基板溶解於氫氟酸（氫氟酸， 以下相同）。 又，準備該複合基板1之步驟並無特別之限制，就有效 率地製造複合基板1之觀點而言，參照圖3，較佳為包括以 下之輔助步驟。 參照圖3(B1)，準備複合基板1之步驟包括於GaN基板2〇 之主面上藉由 CVD(Chemical Vapor Deposition，化學氣 相沈積）法、濺鍍法、真空蒸鍍法等形成si〇2層、SixNy層 等之接合層32之辅助步驟。其次，參照圖3(B2)，準備複 合基板1之步驟包括藉由自形成有GaN基板20之接合層32 之主®側注入氫、氦等質量數較低之離子I，於距形成有 GaN基板20之接合層32之主面特定之深度之區域形成離子 注入區域20i之輔助步驟。該離子注入區域2〇丨與除此以外 之區域相比，經脆化。 參照圖3(A1)’準備複合基板1之步驟包括於支持基板1〇 之一主面上藉由CVD(化學氣相沈積）法、濺鍍法、真空蒸 鍍法等而形成Si〇2層、SixNy層等之接合層31之輔助步驟。 此處’圖3(B1)及（B2)所示之對GaN基板20之接合層32及 離子注入區域20i之形成辅助步驟、與圖3(A1)所示之對支 持基板10之接合層31之形成輔助步驟，任一者先進行均 可。 其次，參照圖3(C1) ’準備複合基板i之步驟包括使形成 於GaN基板20上之接合層32與形成於支持基板1〇上之接合 層31貼合之辅助步驟。藉由該輔助步驟，獲得介隔兩接合 163430.doc 201248696 層31、32—體化之接合層30而貼合有支持基板1〇及〇&]^基 板20之接合基板1P » 其次’參照圖3(C2) ’準備複合基板1之步驟包括藉由對 接合基板1P施加熱或應力，將GaN基板20於離子注入區域 20i分離成貼合於支持基板1〇之GaN層21與殘餘之GaN基板 22之輔助步驟《藉由該輔助步驟，獲得於支持基板1〇上介 隔接合層30而貼合有GaN層21之複合基板1。 再者，於上述之複合基板之準備步驟中，對於在支持基 板10及GaN基板20之兩者形成接合層31、32之情形進行了 說明’但既可僅於支持基板10及GaN基板20之任一者形成 接合層而貼合，亦可於支持基板10及GaN基板20之任一者 均不形成接合層而貼合。 (GaN系半導體層之成長步驟） 其次，參照圖1 (B)，本實施形態之GaN系半導體裝置之 製造方法包括於複合基板1之GaN層21上使至少1層GaN系 半導體層40成長之步驟。藉由該步驟，獲得於複合基板i 之GaN層21上形成有至少1層GaN系半導體層40之附有半導 體層之複合基板2。此處，所謂GaN系半導體層4〇係指含 有Ga作為III族元素之III族氣化物半導體層，例如，可列 舉 AlxInyGaj.x.yN 層（OSx、0$y、x+y<l)等。 又，於GaN系半導體層40之成長步驟中，使GaN系半導 體層40成長之方法並無特別限制，就使品質較好之GaN系 半導體層40成長之觀點而言，較佳地列舉m〇vpe (metalorganic vapour phase epitaxy，有機金屬氣相蟲晶） 163430.doc 201248696
法、MBE(molecular beam epitaxy，分子束磊晶）法、HVPE (hydride vapor phase epitaxy ’ 氫化物氣相磊晶）法等。 成長之GaN系半導體層40之構成係視製作目標之GaN系 半導體裝置之種類而異。例如，於GaN系半導體裝置為 LED(light emitting diode，發光二極體）、LD(laser diode， 雷射二極體）等發光裝置之情形時，GaN系半導體層40包括 η型半導體層41、活性層43及p型半導體層45等。 (轉印支持基板對GaN系半導體層之貼合步驟） 其次，參照圖1 (C)，本實施形態之GaN系半導體裝置之 製造方法包括使轉印支持基板50貼合於附有半導體層之複 合基板2之GaN系半導體層40之步驟。藉由該步驟，獲得 依序貼合有複合基板2、GaN系半導體層40及轉印支持基 板50之基板接合體3。 又’轉印支持基板對GaN系半導體層之貼合步驟中使用 之轉印支持基板50，只要為可支持GaN系半導體層40者則 無特別限制，就形成縱型裝置之觀點而言較佳為導電性基 板’較佳地列舉Ge基板、Si基板、多結晶A1N基板等。
又’轉印支持基板50對GaN系半導體層40之貼合之方法 並無特別限制，就使GaN系半導體層40與轉印支持基板5〇 之間之接合性及電性連接良好之觀點而言，較佳為介隔連 接層60 »具體而言，於GaN系半導體層40上形成p側歐姆 電極層61及焊錫層63作為連接層60之一部分，於轉印支持 基板50上形成歐姆電極層67及金屬焊墊層65作為連接層6〇 之一部分’使焊錫層63與金屬焊墊層65貼合，藉此使GaN I63430.doc •10· 201248696 系半導體層40與轉印支持基板50介隔連接層60而接合。此 處，作為ρ側歐姆電極層61，較佳地使用例如Ni/Au電極層 等，作為焊錫層63，較佳地使用例如Au-Sn焊錫層等，作 為金屬焊墊層65，較佳地使用例如Au焊墊層等，作為歐姆 電極層67，較佳地使用例如Ni/Pt/Au電極層等。 又’取代作為連接層60之一部分形成於GaN系半導體廣 40上之ρ側歐姆電極層61及焊錫層63之部分，可使用高反 射ρ側歐姆電極層（例如Ni/Au電極層）及焊錫層（例如Au-Sn 焊錫層）、透明ρ側歐姆電極層（例如薄型Ni/Au電極層）及高 反射金屬層（例如A1層）及金屬焊錫層（例如Au-Sn焊錫層）、 或透明ρ側歐姆電極層（例如薄型Ni/Au電極層）及高反射金 屬層（例如A1層）及防擴散金屬層（例如pt層、Mo層或W層） 及焊錫層（例如Au-Sn焊錄層）等。 (藉由支持基板之溶解而去除步驟） 其次’參照圖1 (D)，本實施形態之GaN系半導體裝置之 製造方法包括藉由將基板接合體3中之複合基板1之支持基 板ίο溶解而去除之步驟。藉由該步驟，獲得貼合有GaN系 半導體層40及轉印支持基板50之附有半導體層之轉印支持 基板4。 即’藉由轉印支持基板50對上述之附有半導體層之複合 基板2之GaN系半導體層4〇之貼合步驟及由支持基板1〇之 溶解而去除步驟，使GaN系半導體層4〇自支持基板1〇轉印 至轉印支持基板50。 此處’使支持基板1〇溶解之溶劑視支持基板1〇之種類而 163430.doc 201248696 異。例如’於支持基板10為Mo基板之情形時，使用硝酸 (例如30質量。/。之硝酸水溶液等）作為該溶劑，於支持基板 10為AhO^SiO2為0.64:0.36之複合氧化物基板之情形時， 使用氫氟酸（例如20質量％氫氟酸水溶液等）作為該溶劑。 進而，藉由將基板接合體3中因由複合基板1之支持基板 10之溶解而進行之去除而露出之接合層3〇溶解而去除。溶 解接合層30之溶劑視接合層30之種類而異，於接合層3〇為
Si〇2層之情形時，使用氫氟酸（例如2〇質量％氫氟酸水溶液 等）作為該溶劑。 此處，自基板接合體3藉由支持基板10及接合層3〇溶解 而去除所獲得之附有半導體層之轉印支持基板4之GaN層 21露出之主面，與於支持基板及接合層藉由雷射剝離而去 除之情形時露出之主面相比，極其平坦。 再者，較佳為，於將基板接合體3之支持基板10及接合 層30藉由溶解而去除時，利用蠟（未圖示）等對基板接合體3 之轉印支持基板50側進行保護、及/或於支持基板1〇之溶 解前預先將支持基板10之一部分藉由研削或研磨等而去 除。尤其’於使用氫氟酸作為溶劑之情形時，上述之轉印 支持基板50之保護、及於Al2〇3_Si〇2複合氧化物基板等支 持基板10之溶解前藉由研削或研磨去除一部分較佳。 (轉印支持基板及GaN系半導體層之裝置化及晶片化步 驟） 其次’參照圖1 (E) ’本實施形態之GaN系半導體裝置之 製造方法包括將附有半導體層之轉印支持基板4之轉印支 163430.doc 12 201248696 持基板50及GaN系半導體層40裝置化及晶片化之步驟。此 處，所謂裝置化係指藉由於轉印支持基板5〇及GaN系半導 體層40形成電極（p侧電極7〇p&n側電極7〇n)等而成為半導 體裝置5。又，所謂晶片化係指將半導體裝置5分割成特定 - 尺寸之晶片。晶片化之方法並無特別之限制，較佳地列舉 劃線及斷裂法、切割法等。 例如’於附有半導體層之轉印支持基板4之轉印支持基 板50為導電性基板之情形時，於附有半導體層之轉印支持 基板4中’於GaN系半導體層40上形成n側電極7〇n，於轉 印支持基板50上形成p側電極70P，進而晶片化，藉此獲得 作為縱型裝置之經晶片化之半導體裝置5。 再者’藉由支持基板10及接合層30之溶解去除而露出之 附有半導體層之轉印支持基板4之GaN層21露出之主面極 其平坦，因此為提高光提取效率，若藉由乾式蝕刻或濕式 触刻進行粗面化處理，則與藉由雷射剝離法去除支持基板 及接合層之情形相比，可形成均勻性極高之凹凸形狀。 {實施形態1B} 參照圖2 ’實施形態1中更具體之實施形態1B係於使GaN 系半導體層40成長之步驟（圖2(B))之後、藉由將支持基板 10溶解而去除之步驟（圖2(E))之前，進而包括如下步驟： 將成長於複合基板10上之GaN系半導體層40裝置化及晶片 化（圖2(C));及將經裝置化及晶片化之GaN系半導體層4〇 安裝於安裝基板80上（圖2(D))。藉由本實施形態之GaN系 半導體裝置之製造方法，可良率較好地安裝特性較高之橫 163430.doc 13 201248696 型GaN系半導體裝置。以下，詳細地說明各步驟。 (複合基板之準備步驟） 首先，參照圖2(A)，本實施形態之GaN系半導體裝置之 製造方法包括使用離子注入分離法，準備包含具有相對於 GaN之熱膨脹係數（6.ΟχΙΟ·6^1)之比為0.8以上且1.2以下之 熱膨脹係數之支持基板10、及貼合於支持基板1〇之GaN層 21之複合基板1之步驟。該步驟係與上述之實施形態ία同 樣，此處不進行重複》 (GaN系半導體層之成長步驟） 其次，參照圖2(B)，本實施形態之GaN系半導體裝置之 製造方法包括於複合基板1之GaN層21上使至少1層GaN系 半導體層40成長之步驟〃藉由該步驟，獲得於複合基板i 之GaN層21上形成有至少1層GaN系半導體層40(例如η型半 導體層41、活性層43及ρ型半導體層45)之附有半導體層之 複合基板2。該步驟係與上述之實施形態1Α同樣，此處不 進行重複。 (GaN系半導體層之裝置化及晶片化步驟） 其次’參照圖2(C)，本實施形態之〇aN系半導體裝置之 製造方法包括將成長於附有半導體層之複合基板2之複合 基板10上之GaN系半導體層40裝置化及晶片化之步驟。此 處，所謂裝置化係指藉由於GaN系半導體層40形成電極（p 側電極70p及η側電極70n)等而成為半導體裝置5。又，所 謂晶片化係指將半導體裝置5分割成特定之尺寸之晶片。 晶片化之方法並無特別之限制，較佳地列舉劃線及斷裂 163430.doc .14- 201248696 法、切割法等。 例如，於附有半導體層之複合基板2中，於GaN系半導 體層40之P型半導體層45上形成p側電極70p，其次，對p側 電極70p之一部分 '以及GaN系半導體層4〇之p型半導體層 45及活性層43之一部分進行平臺银刻而使η型半導體層〇 之一部分露出’於η型半導體層41之露出部分形成η側電極 7〇η，進而晶片化，藉此獲得經晶片化之半導體裝置5作為 橫型裝置。此處’ ρ側電極7〇!)及η側電極70η之較佳例係與 實施形態1Α同樣’此處不進行重複。 再者’較佳為p側電極70p及n側電極70η任一者均以由厚 膜之焊墊所形成之保護用電極（未圖示）覆蓋，以於下述之 女裝步驟中可耐超音波接合。又，就提高光提取效率之觀 點而言，較佳為於ρ側電極70ρ上形成高反射金屬電極（未 圖示）。 (、、'至裝置化及晶片化之GaN系半導體層40之安裝步驟） 其次’參照圖2(D) ’本實施形態之GaN系半導體裝置之 製^方法包括將藉由上述之裝置化及晶片化步驟所獲得之 晶片化之半導體裝置5之GaN系半導體層40安裝於安裝基 板8〇上之步驟。藉由該步驟，橫型半導體裝置5可倒裝晶 片安裝於安裝基板80上。本步驟中使用之安裝基板80並無 特別限制，例如於電氣絕緣性之基礎基板81上形成有p側 導電部87p及n側導電部8711。 將半導體裝置5安裝於安裝基板80上之方法並無特別限 j·,! . 列如’於半導體裝置5之p側電極7〇p及n側電極70η之 163430.doc 201248696 各者形成由導電性接合材料所形成之凸塊9〇，以半導體裝 置5之p側電極7〇p電性連接於安裝基板8〇之p側導電部 87p、半導體裝置5之n側電極7〇n電性連接於安裝基板8〇之 η側導電部87η之方式’將半導體裝置5安裝於安裝基板8〇 上。藉由該步驟’獲得安裝於安裝基板8〇之安裝半導體裝 置6。 進而，較佳為，視需要對電極接合部分（ρ側電極7〇ρ、η 側電極70η、ρ側導電部87ρ ' η侧導電部87η及凸塊9〇)及該 部分之附近利用聚矽氧樹脂等之底漆塗佈（未圖示）等進行 保護。 (藉由支持基板之溶解而進行之去除步驟） 其次’參照圖2(E)，本實施形態之GaN系半導體裝置之 製造方法包括將安裝於安裝基板8〇之安裝半導體裝置6之 支持基板10藉由溶解而去除之步驟。藉由該步驟，利用於 安裝基板80上貼合有GaN系半導體層4〇獲得安裝有半導體 裝置之安裝半導體裝置7。 將安裝半導體裝置6之支持基板10藉由溶解而去除之溶 劑及其方法係與將實施形態1A之基板接合體3之支持基板 10溶解之溶劑及其方法為同樣，此處不進行重複。進而， 與實施形態1A同樣地將安裝半導體裝置6之接合層3〇藉由 溶解而去除。 再者，藉由自安裝半導體裝置6溶解去除支持基板1〇及 接合層30所獲得之安裝半導體裝置7之GaN層2丨露出之主 面極其平坦，因此為提高光提取效率，若藉由乾式蝕刻或 163430.doc 201248696 濕式蝕刻進行粗面化處理，則與藉由雷射剝離法去除支持 基板及接合層之情形相比，可形成均勻性極高之凹凸形 狀。 實施例 (實施例1) 1.複合基板之準備 參照圖1(A)，以如下之方式準備於Mo基板（支持基板10) 上介隔Si02層（接合層30)而貼合有GaN層21之複合基板1。 參照圖3(B1)，準備直徑為4英吋、厚度為600 μηι且兩主 面為（0001)面（Ga原子面）及（000-1)面（Ν原子面）之GaN基板 20。該GaN基板20之兩主面之RMS (root mean square，均 方根）粗糙度（相當於JIS B0601 : 2001之Rq)被研磨，於50 μπιχ50 μηι見方之範圍藉由 AFM(atomic force microscopy， 原子力顯微鏡）進行測定，結果為5 nm以下。又，GaN基板 20之錯位密度係藉由陰極發光法進行測定，結果為2xl05 cm'2 ° 其次，於該GaN基板20之（000-1)面（N原子面）側之主面 上，藉由電漿CVD法形成厚度300 nm之8丨02層（接合層 32)，對所形成之Si02層（接合層32)藉由CMP(chemical mechanical polishing，化學機械研磨）進行精密研磨，成為 具有RMS粗糙度為1 nm以下之平坦之主面之厚度150 nm之 Si02層（接合層32)。 其次，參照圖3(B2)，自形成於GaN基板20之（000-1)面 (N原子面）側之主面之Si02層（接合層32)側注入氫離子，於 163430.doc 17 201248696 距GaN基板20之（000-1)面（N原子面）側之主面300 nm之深 度之位置形成離子注入區域20卜 又，參照圖3(A)，準備直徑為4英吋（10.16 cm)且厚度為 600 μπι之純度為99.99質量％之Mo基板（支持基板10)。該]VIo 基板（支持基板10)之熱膨脹係數為ό.ΟχΙίΓ6^1，與GaN之熱 膨脹係數（6.ΟΧΙΟ·6。。·1)大致相同。又，該Mo基板（支持基 板10)其主面被研磨，其主面之RMS粗糙度為5 nm以下， 其填充率為99體積°/。以上（空隙率為1體積％以下）。 其次，於該Mo基板（支持基板10)之主面上藉由電漿CVD 法形成厚度300 nm之Si02層（接合層31)，對所形成之Si02 層（接合層31)藉由CMP(化學機械研磨）進行精密研磨，成 為具有RMS粗糙度為1 nm以下之平坦主面之厚度150 nm之 Si〇2層（接合層31) 〇 再者，上述中圖3 (B1)及（B 2)所示之對GaN基板20之Si02 層（接合層32)及離子注入區域20i之形成與圖3(A)所示之對 Mo基板（支持基板10)之Si〇2層（接合層31)之形成，任一者 先進行均可。 其次’參照圖3(C1)，使形成於GaN基板20上之Si02層 (接合層32)與形成於Mo基板（支持基板1〇)上之3丨〇2層（接合 層31)對向地機械性接合。藉由該接合，獲得介隔si〇2層 (接合層32)與Si 〇2層（接合層31)—體化之厚度3〇〇 nm之 Si〇2層（接合層30)而貼合有Mo基板（支持基板1〇)與GaN基 板20之接合基板1P。 其次’參照圖3(C1)及（C2)，藉由加熱接合基板1P，而 163430.doc • 18· 201248696 將GaN基板20於該離子注入區域20i分離成貼合於Mo基板 (支持基板10)之GaN層21與殘餘之GaN基板22，獲得於厚 度600 μιη之Mo基板（支持基板1〇)上介隔厚度3〇〇 nm之Si02 層（接合層30)而貼合有厚度300 nm之GaN層21之複合基板 1 ° 2. GaN系半導體層之成長 其次’參照圖1 (B) ’於複合基板1之GaN層21上藉由 MOVPE法使η型GaN層（η型半導體層41)、InGaN多重量子 井活性層（活性層43)及p型GaN接觸層（p型半導體層45)依 序成長，獲得包含具有LED結構之整體之厚度為5 μιη之 GaN系半導體層40之附有半導體層之複合基板2。Mo基板 (支持基板10)、GaN層21及GaN系半導體層40之熱膨脹係 數為大致相同，因此附有半導體層之複合基板2不會產生 翹曲及龜裂。 3. 轉印支持基板對GaN系半導體層之貼合 其次’參照圖1 (C) ’於附有半導體層之複合基板2之GaN 系半導體層40之p型GaN接觸層（p型半導體層45)上，利用 真空蒸鍍法形成Ni/Au電極層（p側歐姆電極層61)及利用真 空蒸鍍法形成厚度3 μιη之Au-Sn焊錫層（焊錫層63)作為連 接層60之一部分。 又，準備直徑為4英吋、厚度為600 μηι且主面之RMS粗 糙度為5 nm以下之Ge基板（轉印支持基板50)。此處，Ge基 板之熱膨脹係數為ό.ΙχΙΟ·6^1，與GaN之熱膨脹係數 (ό.ΟχΙίΓ6^·1)十分近似。於該Ge基板（轉印支持基板50)之 I63430.doc •19- 201248696 主面上，利用真空蒸鍍法形$Ni/pt/Au電極層（歐姆電極層 67)及利用真空蒸鍍法形成厚度丨μπι之Au焊墊層（金屬焊墊 層65)作為連接層60之一部分。 其次’將形成於附有半導體層之複合基板2之GaN系半 導體層40之p型GaN接觸層（p型半導體層45)之Au_Sn焊錫層 (焊錫層63)、與形成於（^基板（轉印支持基板5〇)iAu焊墊 層（金屬焊墊層65)在施加適度之壓力之基礎上於3〇〇。〇之環 境溫度下熱處理而進行金屬接合，藉此獲得使附有半導體 層之複合基板2之GaN系半導體層40與Ge基板（轉印支持基 板50)介隔連接層60而貼合之基板接合體3。M〇基板（支持 基板10)、GaN層21、GaN系半導體層40及Ge基板（轉印支 持基板50)之熱膨脹係數為大致相同或十分近似，因此基 板接合體3不會產生翹曲及龜裂。 4.藉由支持基板之溶解而去除 其次，參照圖1(D)，利用蠟（未圖示）對基板接合體3之 Ge基板（轉印支持基板50)側進行保護之後，藉由使基板接 合體3浸潰於30質量。/。之硝酸水溶液而使M〇基板（支持基板 10)溶解去除，然後藉由浸潰於20質量％之氫氟酸水溶液而 使Si〇2層（接合層30)溶解去除。如此一來，獲得介隔連接 層60而貼合有GaN系半導體層40與Ge基板（轉印支持基板 50)之附有半導體層之轉印支持基板4。 獲得之附有半導體層之轉印支持基板4之GaN層21之露 出之主面，若其RMS粗縫度為0.36 nm，則極其平坦。結 果歸納於表1。 163430.doc • 20- 201248696 5.附有半導體層之轉印支持基板之裝置化及晶片化 其次’參照圖1(E) ’將附有半導體層之轉印支持基板4 之GaN層21之一部分去除，於露出之n型〇&^^層41上藉由 真空蒸鍍法相對於每1個晶片形成i個Ni/pt/Au電極（η側電 極7〇η) °又’於附有半導體層之轉印支持基板4之Ge基板 (轉印支持基板50)上之整個面上，藉由真空蒸鍍法形成 Nl/Au電極（P側電極70p)。如此一來，獲得LED作為將附有 半導體層之轉印支持基板4裝置化之半導體裝置5。 其次’藉由切割法將半導體裝置5分割成100個4〇〇 μπιΜΟΟ μιη大小之晶片。使用銀漿及金屬線將經晶片化之 100個半導體裝置5安裝於安裝基板。 於100個經安裝且晶片化之半導體裝置5中，對逆方向施 加5 V之電壓之時之漏電流為丨〇〇 μΑ以下之良品之比率即 良率為99%。結果歸納於表1。 再者’於實施例1中使用Mo基板作為支持基板1〇，除使 用直徑4英吋且厚度 600 μm之Al203:Si02為 0.64:0.36之複合 氧化物基板作為支持基板10、使用20質量。/❶之氫氟酸水溶 液作為用以溶解支持基板1 〇之溶劑以外，與實施例丨同樣 地製作LED作為半導體裝置5並安裝於安裝基板，結果獲 得與實施例1同樣之結果。此處，入1203:3丨02為0.64:0.36之 複合氧化物基板（支持基板10)之熱膨脹係數為5.540-6^1， 與GaN之熱膨脹係數“.ΟΧΙΟ·6。。·1)十分近似。又，該 Al2〇3:Si〇2為0.64:0.36之複合氧化物基板（支持基板1〇)其 主面被研磨，其主面之RMS粗糙度為5 nm以下，其填充率 163430.doc 21 201248696 為98體積％以上（空隙率為2體積。/。以下）。 (比較例1) 1 _ GaN系半導體層向藍寶石基板上之成長 參照圖4(A)，準備直徑4英吋且厚度6〇〇 μπΐ2主面為 (0001)面之藍寶石基板（基底基板丨〇〇)。該藍寶石基板（基 底基板100)之主面之RMS粗糙度為5 nm以下。 其次’參照圖4(B)，於藍寶石基板（基底基板1〇〇)上，藉 由MOVPE法使η型GaN緩衝層120、η型GaN層（η型半導體 層141)、InGaN多重量子井活性層（活性層丨43)及ρ型GaN接 觸層（P型半導體層145)依序成長，獲得包含具有led結構 之整體厚度為5 μπι之GaN系半導體層140之附有半導體層 之基底基板102。於附有半導體層之基底基板1〇2中，因藍 寶石基板（基底基板100)與η型GaN緩衝層120及GaN系半導 體層140之熱膨脹係數之差而產生翹曲。 2.轉印支持基板對GaN系半導體層之貼合 其次’參照圖4(C)，於附有半導體層之基底基板1〇2之 GaN系半導體層140之p型GaN接觸層（p型半導體層145) 上，與實施例1同樣地形成Ni/Au電極層（p側歐姆電極層61) 及厚度3 μηι之Au-Sn焊錫層（焊錫層63)作為連接層60之一 部分。 又，準備與實施例1同樣之Ge基板（轉印支持基板50)。 於該Ge基板（轉印支持基板50)之主面上，與實施例1同樣 地形成Ni/Pt/Au電極層（歐姆電極層67)及厚度1 μηι之Au焊 墊層（金屬焊墊層65)作為連接層60之一部分。 163430.doc •22· 201248696 其次，將形成於附有半導體層之基底基板102之GaN系 半導體層MO之P型GaN接觸層（p型半導體層145)之Au-Sn焊 錫層（焊錫層63)、與形成於Ge基板（轉印支持基板50)之Au 焊墊層（金屬焊墊層65)與實施例1同樣地藉由金屬接合，而 獲得使附有半導體層之基底基板102之GaN系半導體層140 與Ge基板（轉印支持基板50)介隔連接層60而貼合之基板接 合體103。 3. 藉由基底基板之雷射剝離而進行之去除 其次，參照圖4(D)，藉由自基板接合體1〇3之藍寶石基 板（基底基板100)侧照射波長355 nm之THG(third harmonic generation ’ 第 3 次讀波）-Nd : YAG(Neodymium-doped Yttrium Aluminium Garnet，捧钕紀銘石榴石）雷射l，使與 η型GaN緩衝層120之藍寶石基板（基底基板1〇〇)之界面部分 熱分解而使Ga微滴沈澱’將藍寶石基板（基底基板100)剝 離而去除。如此一來’獲得介隔連接層60貼合有GaN系半 導體層140與Ge基板（轉印支持基板50)之附有半導體層之 轉印支持基板104。 獲得之附有半導體層之轉印支持基板1〇4之η型GaN緩衝 層120露出之主面’若其RMS粗縫度為40 nm，則較粗糖。 結果歸納於表1。 4. 附有半導體層之轉印支持基板之裝置化及晶片化 其次’參照圖4(E) ’於附有半導體層之轉印支持基板 104之η型GaN緩衝層120上之一部分，形成與實施例1同樣 之Ni/Pt/Au電極（η侧電極70η) ’相對於每1個晶片形成1 163430.doc •23· 201248696 個。又’於附有半導體層之轉印支持基板104之Ge基板（轉 印支持基板50)上之整個面上，形成與實施例1同樣之Ni/A1 電極（p側電極70p)。如此一來，獲得LED作為將附有半導 體層之轉印支持基板104裝置化之半導體裝置1〇5。 其次，將半導體裝置1〇5與實施例i同樣地分割成4〇〇 μιηΜΟΟ μηι大小之1〇〇個晶片。使用銀漿及金屬線將經晶 片化之100個半導體裝置1〇5安裝於安裝基板。 於100個經安裝之經晶片化之半導體裝置1〇5中，與實施 例1同樣地測定之漏電流為1 〇〇 μΑ以下之良品之比率即良 率為75%。結果歸納於表1。 再者，於實施例1及比較例1中，使用Ge基板作為轉印支 持基板50。作為轉印支持基板50，若使用Si基板取代Ge基 板’則於基板接合體3、103產生魅曲。可認為其原因在 於’相對於Ge基板之熱膨脹係數為且與GaN之 熱膨脹係數（6.OxlCT^C·1)十分近似，Si基板之熱膨脹係數 為且與GaN之熱膨脹係數並非十分近似，因 此’於基板接合體103中難以將基底基板100藉由雷射剝離 而去除，但可將支持基板10藉由溶解而去除。 (實施例2) 1.複合基板之準備 參照圖2(A)，以如下之方式，使用直徑4英吋且厚度600 0111之八12〇3:8丨〇2為〇.64:〇.36之複合氧化物基板作為支持基 板10，除此以外，與實施例1同樣地準備於Al203:Si〇2為 0.64:0.36之複合氧化物基板（支持基板10)上介隔8丨〇2層（接 163430.doc • 24· 201248696 合層30)而貼合有GaN層21之複合基板1 ^再者，複合基板1 之準備中使用之八12〇3:8丨〇2為0.64:0.36之複合氧化物基板 (支持基板10)之熱膨脹係數為S.SxlO-6^·1，與GaN之熱膨 脹係數（6.(^10_6°(：_丨）十分近似。又，5.5xlO_6°C·丨（支持基板 10)其主面被研磨，其主面之RMS粗糙度為5 nm以下，其 填充率為98體積％以上（空隙率為2體積。/〇以下）。 2. GaN系半導體層之成長 其次’參照圖2(B) ’於複合基板1之GaN層2 1上與實施例 1同樣地使η型GaN層（η型半導體層41)、InGaN多重量子井 活性層（活性層43)及p型GaN接觸層（p型半導體層45)依序 成長’獲得包含具有LED結構之整體厚度為5 μιη之GaN系 半導體層40之附有半導體層之複合基板2» Al203:Si02為 0.64:0.36之複合氧化物基板（支持基板10)、GaN層21及 GaN系半導體層40之熱膨脹係數為大致相同或十分近似， 因此於附有半導體層之複合基板2不會產生翹曲及龜裂。 3 ·附有半導體層之轉印支持基板之裝置化及晶片化 其次，參照圖2(C)，於附有半導體層之複合基板2之GaN 系半導體層40之p型GaN接觸層（p型半導體層45)上之整個 面上，藉由真空蒸鍍法形成Ni/Au電極（p側電極70p)。進 而’對Ni/Au電極（p側電極7〇p)之一部分、以及GaN系半導 體層40之p型GaN接觸層（p型半導體層45)及111〇&1<[多重量子 井活性層（/舌性層43)之一部分藉由iCP-RIE(Inductively Coupled Plasma Reactive Ion Etching’ 感應搞合電漿反應 性離子蝕刻）法進行平臺蝕刻，使GaN系半導體層4〇之n型 163430.doc -25- 201248696
GaN層（η型半導體層41)之一部分露出，於該露出部分上， 藉由真空蒸鍵法形成Ti/Al電極（η側電極70η)。如此一來， 獲得LED作為將附有半導體層之複合基板2裝置化之半導 體裝置5 ^ 其次’藉由劃線及斷裂法將半導體裝置5分割成400 μιηχ400 μπι見方之大小之100個晶片。再者，將Ni/Au電極 (P側電極70p)及Ti/Al電極（η側電極70η)之各者以由Au焊塾 所形成之保護用電極覆蓋》 4·半導體裝置之安裝 其次’參照圖2(D) ’於經晶片化之半導體裝置5之Ni/Au 電極（p側電極70p)上及Ti/Al電極（η側電極70η)上之各者藉 由球接合器而形成Au球凸塊（凸塊90)。 其次’藉由超音波接合法’介隔上述之凸塊9〇，以將半 導體裝置5之Ni/Au電極（p側電極70p)與安裝基板8〇ip側導 電部87p、半導體裝置5之Ti/Al電極（η側電極7〇n)與安裝基 板80之η側導電部87η分別電性連接之方式進行安裝，藉此 獲得安裝於安裝基板80之安裝半導體裝置6。 5.藉由支持基板之溶解而進行之去除 其次’參照圖2(E) ’於安裝於安裳基板8〇之安裝半導體 裝置6之電極接合部（ρ側電極70ρ、η側電極70η、ρ側導電 部87ρ、η型導電部及凸塊90)及其附近部利用聚矽氧樹脂 之底漆塗佈進行保護之後’使安裝半導體裝置6浸潰於2〇 質量°/。之氫氟酸水溶液，藉此使八1203:8丨02為〇.64:0.36之 複合氧化物基板（支持基板10)及Si02層（接合層30)溶解而 163430.doc •26· 201248696 去除，藉此獲得安裝半導體裝置7。 藉由自安裝半導體裝置6去除八12〇3:8丨〇2為〇.64:0.36之複 合氧化物基板（支持基板10)及Si〇2層（接合層30)所獲得之 安裝半導體裝置7之GaN層21露出之主面，若其rmS粗糖 度為0.40nm，則極其平坦。結果歸納於表1。 於安裝於安裝基板80之1〇〇個安裝半導體裝置7中，與實 施例1同樣地測定之漏電流為1〇〇 μΑ以下之良品之比率即 良率為97%。結果歸納於表1。 再者，於實施例2中使用AhOrSiO2為0.64:0.36之複合氧 化物基板作為支持基板1 〇，除使用直徑4英吋且厚度6〇〇 μιη之Mo基板作為支持基板1〇、使用3〇質量％之琐酸水溶 液作為用以溶解支持基板1 〇之溶劑以外，與實施例2同樣 地’製作將作為半導體裝置5之LED安裝於安裝基板80之 安裝半導體裝置7 ’結果獲得與實施例2同樣之結果。M〇 基板（支持基板10)之熱膨脹係數為6.〇χ1〇·6^·ι，與GaN之 熱膨脹係數（6.0x1 O·6^：-1)為大致相同。又，該M〇基板（支 持基板10)其主面被研磨’其主面之RMS粗糙度為5 nm以 下’其填充率為99體積％以上（空隙率為1體積％以下）。 (比較例2) 1· GaN系半導體層向藍寶石基板上之成長 參照圖5(A)，準備直徑4英吋且厚度6〇〇 μιη之主面為 (0001)面之藍寶石基板（基底基板1〇〇)。該藍寶石基板（基 底基板100)之主面之RMS粗糙度為5 nm以下》 其次’參照圖5(B)，於藍寶石基板（基底基板1〇〇)上，藉 I63430.doc -27- 201248696 由MOVPE法使η型GaN緩衝層120、η型GaN層（η型半導體 層141)、InGaN多重量子井活性層（活性層143)及ρ型GaN接 觸層（P型半導體層145)依序成長，獲得包含具有led結構 之整趙之厚度為5 μιη之G aN系半導體層140之附有半導體 層之基底基板102。於附有半導體層之基底基板1〇2中，因 藍寶石基板（基底基板100)與η型GaN緩衝層120及GaN系半 導體層140之熱膨脹係數之差而產生翹曲。 2. 附有半導體層之基底基板之裝置化及晶片化 其次’參照圆5(C) ’於附有半導體層之基底基板1〇2之 GaN系半導體層140之p型GaN接觸層（p型半導體層145)上 之整個面上’藉由真空蒸鍍法形成Ni/Au電極（p側電極 70p)。進而，將Ni/Au電極（p側電極70p)之一部分、以及 GaN系半導體層140之p型GaN接觸層（p型半導體層145)及 InGaN多重量子井活性層（活性層143)之一部分與實施例2 同樣地進行平臺触刻’使GaN系半導體層140之η型GaN層 (η型半導體層141)之一部分露出，於該露出部分上藉由真 空蒸鍍法形成Ti/Al電極（η側電極70η)。如此一來，獲得 LED作為將附有半導體層之基底基板i 〇2裝置化之半導體 裝置105。 其次’將半導體裝置105與實施例2同樣地切割成400 μηι><400 μιη見方之大小之1〇〇個晶片。再者，與實施例2同 樣地，以由Au焊墊所形成之保護用電極覆蓋Ni/Au電極電 極（P側電極70p)及Ti/Al電極電極（η側電極70η)之各者。 3. 半導體裝置之安裝 163430.doc -28- 201248696 其次’參照圖5(D)，與實施例2同樣地於經晶片化之半 導體裝置105之Ni/Au電極電極（p側電極7〇p)上及Ti/A丨電極 電極（η侧電極70η)上之各者形成凸塊90 » 其次’與實施例2同樣地，介隔上述之凸塊9〇而將半導 體裝置105之Ni/Au電極（ρ側電極70ρ)與安裝基板8〇2ρ側導 電部87ρ、半導體裝置105之Ti/Al電極（η側電極70η)與安裝 基板80之η側導電部87η分別電性連接，藉此獲得安裝於安 裝基板80之安裝半導體裝置106。 4.藉由基底基板之雷射剝離而進行之去除 其次，參照圖5(E) ’藉由自安裝半導體裝置ι〇6之藍寶 石基板（基底基板100)側照射波長355 nm之THG(第3次错 波）-Nd : YAG(摻鈦釔鋁石榴石）雷射L，使與η型GaN緩衝 層120之藍寶石基板（基底基板100)之界面部分熱分解而使 Ga微滴沈澱，將藍寶石基板（基底基板1〇〇)剝離而去除， 藉此獲得安裝半導體裝置107。 藉由去除安裝半導體裝置106之藍寶石基板（基底基板 100)所獲得之安裝半導體裝置107之η型GaN緩衝層120露出 之主面，若其RMS粗糙度為40 nm，則較粗糙。結果歸納 於表1。 於100個經安裝之經晶片化之半導體裝置105中，與實施 例1同樣地測定之漏電流為100 μΑ以下之良品之比率即良 率為60%。結果歸納於表1。 163430.doc •29· 201248696 [表i] 去除基板之主面之RMS粗糙度(nm) 半導體裝置之良率 實施例1 0.36 99 比較例1 40 75 實施例2 0.40 ψ, -— 比較例2 40 60 參照表1，藉由將接合於GaN系半導體層之基板藉由溶 解而去除而製作之半導體裝置（實施例1及2)，與藉由將接 合於GaN系半導體層之基板藉由雷射剝離而去除而製作之 半導體裝置（比較例1及2)相比，因基板之去除而露出之 GaN系半導體層之主面極其平坦且露出基板之去除時之損 害較低’因此可良率較好地獲得特性較高之半導體裝置。 本次揭示之實施形態及實施例於所有方面應視為例示而 非限制性者。本發明之範圍並非由上述說明而是由申請專 利範圍來表示’且意圖包含與申請專利範圍均等之意思及 範圍内之所有變更。 【圖式簡單說明】 圖1 (A)〜(E)係表示本發明之GaN系半導體裝置之製造方 法之一例之概略剖面圖。 圖2(A)〜(E)係表示本發明之GaN系半導體裝置之製造方 法之其他例之概略剖面圖。 ® 3(A)、（Bl)、（B2)、（Cl)、（C2)係表示本發明之GaN系 半導體裝置之製造方法中複合基板之準備步驟之一例之概 略剖面圖。 圖4(A)〜(E)係表示一般之GaN系半導體裝置之製造方法 之一例之概略剖面圖。 163430.doc •30- 201248696 圖5(A)〜(E)係表示一般之GaN系半導體裝置之製造方法 之其他例之概略剖面圖。 【主要元件符號說明】 1 複合基板 1P 接合基板 2 附有半導體層之複合基板 3 基板接合體 4 附有半導體層之轉印支持基板 5 半導體裝置 6 安裝半導體裝置 7 安裝半導體裝置 10 支持基板 20 GaN基板 21 GaN層 22 殘餘之GaN基板 30 接合層 31 接合層 32 接合層 40 GaN系半導體層 41 η型半導體層 43 活性層 45 Ρ型半導體層 50 轉印支持基板 60 連接層 163430.doc 3\ - 201248696 61 Ρ側歐姆電極層 63 焊錫層 65 金屬焊墊層 67 歐姆電極層 70η η側電極 70ρ ρ側電極 80 安裝基板 81 基礎基板 87η η側導電部 87ρ ρ側導電部 90 凸塊 100 基底基板 102 附有半導體層之基底基板 103 基板接合體 104 附有半導體層之轉印支持基板 105 半導體裝置 106 安裝半導體裝置 107 安裝半導體裝置 120 η型GaN緩衝層 140 GaN系半導體層 141 η型半導體層 143 活性層 145 Ρ型半導體層 163430.doc -32-

Claims (1)

  1. 201248696 七、申請專利範圍： 1 · 一種GaN系半導體裝置之製造方法，其包括如下步驟： 使用離子注入分離法，準備包含具有相對於GaN之熱膨 脹係數之比為0.8以上且1.2以下之熱膨脹係數之支持基 板（10)、及貼合於上述支持基板（1〇)之GaN層（21)之複合 基板（1); 於上述複合基板（1)之GaN層（21)上成長至少1層（}31^系 半導體層（40);及 藉由將複合基板（1)之支持基板（10)溶解而去除。 2. 如請求項1之GaN系半導體裝置之製造方法，其中於使上 述GaN系半導體層（4〇)成長之步驟之後、藉由將上述支 持基板（10)溶解而去除之步驟之前，進而包括使轉印支 持基板（50)貼合於上述GaN系半導體層（4〇)之步驟； 於藉由將上述支持基板（1〇)溶解而去除之步驟之後， 進而包括將上述轉印支持基板（5〇)及上述GaN系半導體 層（40)裝置化及晶片化之步驟。 3. 如請求項1之GaN系半導體裝置之製造方法，其中於使上 述GaN系半導體層（4〇)成長之步驟之後、藉由將上述支 持基板（10)溶解而去除之步驟之前，進而包括如下步 驟：將成長於上述複合基板（1)上之上述GaN系半導體層 (40)裝置化及晶片化；及將經裝置化及晶片化之上述 GaN系半導體層（4〇)安裝於安裝基板上。 4. 如請求項1至3中任一項之GaN系半導體裝置之製造方 法’其中上述支持基板（10)包含選自由鉬及氧化鋁氧化 石夕之複合氧化物所組成之群中之至少1種。 163430.doc
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB201021112D0 (en) 2010-12-13 2011-01-26 Ntnu Technology Transfer As Nanowires
JP5919669B2 (ja) * 2011-08-02 2016-05-18 住友電気工業株式会社 複合基板およびその製造方法、ならびに半導体デバイスおよびその製造方法
GB201211038D0 (en) 2012-06-21 2012-08-01 Norwegian Univ Sci & Tech Ntnu Solar cells
JP6232853B2 (ja) * 2012-10-12 2017-11-22 住友電気工業株式会社 Ｉｉｉ族窒化物複合基板およびその製造方法、積層ｉｉｉ族窒化物複合基板、ならびにｉｉｉ族窒化物半導体デバイスおよびその製造方法
US9136337B2 (en) 2012-10-12 2015-09-15 Sumitomo Electric Industries, Ltd. Group III nitride composite substrate and method for manufacturing the same, laminated group III nitride composite substrate, and group III nitride semiconductor device and method for manufacturing the same
CN108281378B (zh) 2012-10-12 2022-06-24 住友电气工业株式会社 Iii族氮化物复合衬底、半导体器件及它们的制造方法
JP6248395B2 (ja) * 2013-02-18 2017-12-20 住友電気工業株式会社 Ｉｉｉ族窒化物複合基板およびその製造方法、積層ｉｉｉ族窒化物複合基板、ならびにｉｉｉ族窒化物半導体デバイスおよびその製造方法
JP6322890B2 (ja) 2013-02-18 2018-05-16 住友電気工業株式会社 Ｉｉｉ族窒化物複合基板およびその製造方法、ならびにｉｉｉ族窒化物半導体デバイスの製造方法
JP6137197B2 (ja) * 2012-12-17 2017-05-31 三菱化学株式会社 窒化ガリウム基板、および、窒化物半導体結晶の製造方法
JP6146041B2 (ja) * 2013-02-18 2017-06-14 住友電気工業株式会社 Ｉｉｉ族窒化物複合基板および積層ｉｉｉ族窒化物複合基板、ならびにｉｉｉ族窒化物半導体デバイスおよびその製造方法
JP2014157979A (ja) * 2013-02-18 2014-08-28 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物複合基板およびその製造方法、積層ｉｉｉ族窒化物複合基板、ならびにｉｉｉ族窒化物半導体デバイスおよびその製造方法
CN104995713A (zh) * 2013-02-18 2015-10-21 住友电气工业株式会社 Iii族氮化物复合衬底及其制造方法,层叠的iii族氮化物复合衬底,以及iii族氮化物半导体器件及其制造方法
JP2014157983A (ja) * 2013-02-18 2014-08-28 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物複合基板およびその製造方法、積層ｉｉｉ族窒化物複合基板、ならびにｉｉｉ族窒化物半導体デバイスおよびその製造方法
US9048091B2 (en) * 2013-03-25 2015-06-02 Infineon Technologies Austria Ag Method and substrate for thick III-N epitaxy
DE102013109079A1 (de) * 2013-08-22 2015-02-26 Osram Opto Semiconductors Gmbh Verfahren zum Durchtrennen von Substraten und Halbleiterchip
WO2015053127A1 (ja) * 2013-10-10 2015-04-16 住友電気工業株式会社 Ｉｉｉ族窒化物複合基板およびその製造方法、積層ｉｉｉ族窒化物複合基板、ならびにｉｉｉ族窒化物半導体デバイスおよびその製造方法
KR102188495B1 (ko) 2014-01-21 2020-12-08 삼성전자주식회사 반도체 발광소자의 제조 방법
JP6337686B2 (ja) * 2014-08-21 2018-06-06 三菱ケミカル株式会社 ＧａＮ基板およびＧａＮ基板の製造方法
JP2016058512A (ja) * 2014-09-09 2016-04-21 住友電気工業株式会社 エピ層付ＧａＮ膜複合基板およびその製造方法
JP6571389B2 (ja) * 2015-05-20 2019-09-04 シャープ株式会社 窒化物半導体発光素子およびその製造方法
CN108352424B (zh) 2015-07-13 2022-02-01 科莱约纳诺公司 石墨基板上生长的纳米线或纳米锥
EP3323152B1 (en) 2015-07-13 2021-10-27 Crayonano AS Nanowires/nanopyramids shaped light emitting diodes and photodetectors
EA201890238A1 (ru) 2015-07-31 2018-08-31 Крайонано Ас Способ выращивания нанопроволок или нанопирамидок на графитовых подложках
KR102667851B1 (ko) 2016-02-22 2024-05-23 삼성디스플레이 주식회사 디스플레이 장치
WO2018055838A1 (ja) * 2016-09-23 2018-03-29 株式会社テンシックス 半導体素子の製造方法及び半導体基板
GB201705755D0 (en) 2017-04-10 2017-05-24 Norwegian Univ Of Science And Tech (Ntnu) Nanostructure
CN108550666A (zh) * 2018-05-02 2018-09-18 天津三安光电有限公司 倒装四元系发光二极管外延结构、倒装四元系发光二极管及其生长方法
KR102590229B1 (ko) * 2018-10-15 2023-10-17 삼성전자주식회사 Led 소자 및 led 소자의 제조 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19640594B4 (de) 1996-10-01 2016-08-04 Osram Gmbh Bauelement
FR2817394B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
FR2894990B1 (fr) * 2005-12-21 2008-02-22 Soitec Silicon On Insulator Procede de fabrication de substrats, notamment pour l'optique,l'electronique ou l'optoelectronique et substrat obtenu selon ledit procede
JP3729065B2 (ja) * 2000-12-05 2005-12-21 日立電線株式会社 窒化物半導体エピタキシャルウェハの製造方法及び窒化物半導体エピタキシャルウェハ
ATE504082T1 (de) 2003-05-27 2011-04-15 Soitec Silicon On Insulator Verfahren zur herstellung einer heteroepitaktischen mikrostruktur
TWI240434B (en) * 2003-06-24 2005-09-21 Osram Opto Semiconductors Gmbh Method to produce semiconductor-chips
DE102004062290A1 (de) 2004-12-23 2006-07-06 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Halbleiterchips
WO2006116030A2 (en) * 2005-04-21 2006-11-02 Aonex Technologies, Inc. Bonded intermediate substrate and method of making same
JP2007134388A (ja) * 2005-11-08 2007-05-31 Sharp Corp 窒化物系半導体素子とその製造方法
JP2008277409A (ja) 2007-04-26 2008-11-13 Matsushita Electric Ind Co Ltd 半導体発光装置の製造方法
JP5228442B2 (ja) 2007-10-29 2013-07-03 三菱化学株式会社 集積型発光源およびその製造方法
JP2010056457A (ja) 2008-08-29 2010-03-11 Kyocera Corp 発光素子アレイの製造方法
EP2253988A1 (en) * 2008-09-19 2010-11-24 Christie Digital Systems USA, Inc. A light integrator for more than one lamp
JP5245970B2 (ja) * 2009-03-26 2013-07-24 豊田合成株式会社 発光ダイオード及びその製造方法、並びにランプ
JP2011007597A (ja) * 2009-06-25 2011-01-13 Kyocera Corp プローブカードを構成するプローブカード用基板およびプローブカード用積層体ならびにこのプローブカード用積層体を用いたプローブカード
US8697564B2 (en) * 2010-11-16 2014-04-15 Sumitomo Electric Industries, Ltd. Method of manufacturing GaN-based film
WO2013051163A1 (ja) * 2011-10-07 2013-04-11 住友電気工業株式会社 ＧａＮ系膜の製造方法およびそれに用いられる複合基板

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Publication number Publication date
KR20150003359A (ko) 2015-01-08
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