TW201220431A - Integrated circuit structure and method of forming the same - Google Patents

Description

201220431 六、發明說明： 【發明所屬之技術領域】 本發明係關於一種積體電路結構及其製備方法，特別 疋關於一種具有石夕通孔（through-silicon via，TSV)積體電 結構及其製備方法。 【先前技術】 積體電路結構的封裝技術一直朝著輕薄化與安裝可靠 性的方向研發。近年來，隨著電子產品輕薄化與多功能2 的要求，許多技術已經逐漸為此領域的人所習知。 以記憶體裝置為例，藉由使用至少兩晶片（chip)的堆疊 方式，可透過半導體整合製程，生產具有比習知記憶體^ 量大兩倍的記憶體。此外，堆疊封裝不只提供增加記憶體 容量的優勢，亦增加安裝密度及增加安裝區域使用效率的 優勢。因此，關於堆疊封裝技術的研究與開發已在逐漸加 速。 以堆疊封裝為例，TSV已經在此領域中被揭露。利用 TSV技術的堆疊封裝具有—TSV設置於晶片的結構，使得晶 片可透過TSV與其它晶片以物理方式及電性方式彼此連接 。-般而言，TSV之製備方法係藉由姓刻技術而形成一貫 穿基板之it孔’再以導電材料（例如銅）填滿通孔。為了 增加傳輸速度及製造高密度元件，具有數個積體電路結構 (各具有TSV)之半導體晶圓之厚度必須予以減少。 」而A 了減少半導體晶圓之厚度並形成TSV於半導 201220431 體晶圓’習知技藝必須在半導體晶圓之背面進行氮化石夕之 沈積製程，並進行數次化學機械研磨製程，相當繁複（例 如：“A 3D Stacked Memory Integrated on a Logic Device Using SMAFTI Technology” by Yoichiro Kurita，et al.， ECTC 2007 Electronic Components and Technology

Conference paper，pages 821 to 829.)。因此，積體電路產業 上實在需一種新的TSV背面製程，以降低製程複雜度及成 〇 【發明内容】 本發明提供一種具有矽通孔（through_silic〇n via，TSV) 積體電路結構及其製備方法。 在本發明之一實施例中，一種積體電路結構之製備方 法，包含下列步驟：提供一半導體基板，具有一第一側及 第一側，該第二侧與第一側相對；形成一孔洞，其從該 # 第—側延伸進入該半導體基板；在該孔洞填入導電材料； 進仃一薄化製程以局部去除該半導體基板之第二側至一第 預定厚度，且該孔洞之底部並未貫穿該半導體基板之第 側，以及進行一蝕刻製程以局部去除該半導體基板之第 一側至一第二預定厚度，使得該孔洞之底部暴露。 〃在本發明之一貫施例中，一種積體電路結構，包含： 半導體基板，具有一第一側及一第二側，該第二側與第 側相對，一矽通孔，其從該第一側延伸進入該半導體基 201220431 板’且其底部從該第二侧凸出；一光敏感性介電層，設置 於該第二側且具有一開口；以及一銲整，設置於該開口内 且電氣連接該矽通孔。 上文已相當廣泛地概述本發明之技術特徵及優點，俾 使下文之本發明詳細描述得以獲得較佳瞭解。構成本發明 之申請專利範圍標的之其它技術特徵及優點將描述於下文 。本發明所屬技術領域中具有通常知識者應瞭解，可相當 容易地利用下文揭示之概念與特定實施例可作為修改或設 籲言十其它結構或製程而實現與本發明相同之目的。本發明所 屬技術領域中具有通常知識者亦應瞭解，這類等效建構無 法脫離後附之申請專利範圍所界定之本發明的精神和範圍 〇 【實施方式】 圖1至圖1 0係局部俯視圖，其例示本揭露一實施例之積 _ 體電路結構10的製備方法。參考圖1，在本揭露之一實施例 中，提供一半導體基板110，其具有一第一側110A及一第二 側11 0B，且二者相對；之後，在該第一側11 0 A上形成一内 層介電層112。在本揭露之一實施例中，該内層介電層112 已3 l〇W k介電材料’例如填石夕玻璃（Phosphosilicate Glass ’ PSG)、删磷矽玻璃（B〇r〇ph〇sph〇silicate Glass，bpSG )、氟化石夕玻璃（Fluorinated Silicate Glass，FSG)。 參考圖1’在本揭露之一實施例中，在該内層介電層112 201220431 上形成一層或多層内金屬介電層114，其可*1〇w_k介電材 料構成。之後，進行微影及蝕刻製程以形成一個或多個孔 洞111，其從該第—側11〇A延伸進入該半導體基板110。 參考圖2 ’在本揭露之一實施例中，進行沈積製程以形 成一介電層（例如氧化物層）116於該孔洞lu之側壁及底 面，再利用沈積製程形成一擴散阻障層丨丨8於該第一介電層 116上。在本揭露之一實施例中，該擴散阻障層ιι8之材料 可選自氮化组、纽、氮化鈦、鈦、結、鶴及其組合物構成 之群組。 參考圖3，形成一圖案化保護層（例如聚亞醯胺層）12〇 於該擴散阻障層118上，再填入導電材料至該孔洞⑴以形 成梦通孔126。在本揭露之一實施例中，該碎通孔1之 材料可選自銅、鎢 '鋁、銀及其组合物構成之群組。本發 明所屬技術領域中具有通常知識者應瞭解，該内層介電層 12該内金屬介電層114及該保護層之排列方式僅用以 例不’其它排列方式亦可應用於本發明。 參考圖3,藉由一黏著層122將一載具124 ⑽，其中該黏著⑽之㈣可㈣膠。該細24 = 暫時性的機械結構支樓，俾便進例後續製程時可將減少/避 免後續製程對該半導體基板UG之損壞。在本揭露之一實施 例中，該半導體基板110之原始厚度dl約為至綱微米之 間，而該石夕通孔126(從該半導體基板11〇之第一側舰延 伸）之原始高度d2約為55微米。 201220431 圖4例示在該半導體其& 等髖基板110之第二側110B進行薄化製 程之一實施例。該薄化製程 j為十坦化製私，例如機械研 磨製程或化學機械研磨製程，且該半導體基板11G在該薄化 製程後之厚度減少至第—厚度们，其約為該孔洞⑽之深度 力上〇·5至2.0微米。在本揭露之—實施例中，該半導體基板 U〇在該薄化冑程後的第—厚度们係介於55.5至6〇微米之 間，避免該孔洞111之底部（該介電層116)暴露於該半導 體基板110之第二侧110B。 參考圖5，在本揭露之一實施例中，在該薄化製程之後 ，在該半導體基板110之第二侧11〇8進行一次或多次濕式蝕 刻製程以局部去除該半導體基板11〇之第二側11β至一第二 預定厚度d4，使得該孔洞lu之底部（該介電層116)從該 半導體基板110之第一側110B凸出。該濕式姓刻製程之姓刻 液可使用氫氧化鉀溶液、氫氧化鈉溶液或氫氧化四甲基銨 (Tetramethyl Ammonium Hydroxide，TMAH)。在本揭露之 另一實施例中’在該薄化製程之後，在該半導體基板11〇之 第二側11 0B進行一次或多次乾式蝕刻製程，其藉由非等向 性電漿蝕刻該半導體基板11 〇之第二側11 〇B，該電漿可為演 化氫/氧、六氟化硫/氣、六氟化硫或其類似物。 參考圖6 ’在本揭露之一實施例中，形成一光敏感性介 電層132於該半導體基板110之第二侧π 〇B。該光敏感性介 電層之材料係選自聚苯。惡。坐（polybenzoxazoles，PBO)、聚 苯口米。坐（polybenzimidazoles)、聚亞醯胺（p〇lyimide，PI)、盼 201220431 «脂（ph_H⑽in)及其組合物組成之群組。之後，進行 微影製程，其使用紫外光照射以局㈣光在财通孔126 正下方之光敏感性介電層132。接著，使用顯影液（例如 ™AH)進行顯影以去除曝光之部分光敏感性介電層⑴。

參考圖8 ’進行-㈣製程以局部去除在該料孔⑶ 正下方之介電層116,俾便形成—開口⑴，其局部暴露該 擴散阻障層1⑴之後，形成—銲墊134於該開口133内且電 氣連接該孔洞ill内之導電材料（即該導電阻障層118)，俾 便與該矽通孔126形成電氣連接，如圖9所示。接著進行後 段製程（back end 〇f line，BE0L)以完成該積體電路結構⑺ 例如，移除該載具124並進行一切割製程以形成個別晶片 ’或進行晶圓級或晶片級堆疊等程序。 複參圖6，在本揭露之一實施例中，在形成該光敏感性 介電層132之前，可選擇性地形成一介電層13〇於該半導體 基板110之第二側110B (如圖10所示），亦即設置於該半導 體基板110及該光敏感性介電層i 32之間。該介電層13〇可避 免該矽通孔126之導電物質擴散，並在後續製程中消減施加 於該半導體基板110之第二側11〇B的應力。在本揭露之一實 施例中，該介電層130係藉由化學氣相沈積或電漿辅助化學 氣相沈積予以製備，且其材料可選自氮化石夕、碳氮化石夕 (SiCN)、碳氧化矽（SiC〇）、氮化碳（CN)及其組合物構成之 群。 本發明之技術内容及技術特點已揭示如上，然而本發 m -9- 201220431 明所屬技術領域中具有通常知識者應瞭解，在不背離後附 申請專利範圍所界定之本發明精神和範圍内，本發明之教 不及揭示可作種種之替換及修部。例如，上文揭示之許多 製程可以不同之方法實施或以其它製程予以取代，或者採 用上述二種方式之組合。 此外，本案之權利範圍並不揭限於上文揭示之特定實 施例的製程、機台、製造、物質之成份、裝置、方法或步 驟。本發明所屬技術領域中具有通常知識者應瞭解，基於 本發明教示及揭示製程、機台、製造、物質之成份、裝置 、方法或步驟’無論現在已存在或曰後開發者，其與本案 實施例揭示者係以實質相同的方式執行實質相同的功能:、 而達到貫質相同的結果，亦可使用於本發明。因此， 之申請專利範圍係用以涵蓋用以此類製程'機台、製造、 物質之成份、裝置、方法或步驟。 :圖式簡單說明】 藉由參照前述說明及下列 n . 圖式，本發明之技術特徵及 優點传以獲得完全瞭解。 圖1至圖10係局部俯視圖，1 — _ ^ 八例不本揭露一貫施例之籍 體電路結構的製備方法 ^積 【主要元件符號說明】 10 積體電路結構 110 半導體基板 201220431

110A 第一側 110B 第二側 111 孔洞 112 内層介電層 114 内金屬介電層 116 介電層 118 擴散阻障層 120 保護層 122 黏著層 124 載具 126 矽通孔 130 介電層 132 光敏感性介電層 133 開口 134 銲墊 dl 原始厚度 d2 原始高度 d3 第一厚度 d4 第二厚度

Claims (1)

1. 201220431 七、申請專利範圍： L種積體電路結構之製備方法，包含下列步驟： 提供一半導體基板，具有一第一側及一第二側，該第 一側與第一側相對； 形成一孔洞，其從該第一側延伸進入該半導體基板； 在該孔洞填入導電材料； 進行一薄化製程以局部去除該半導體基板之第二侧至 第一預定厚度，且該孔洞之底部並未貫穿該半導體基 • 板之第二側；以及 進行一钱刻製程以局部去除該半導體基板之第二側至 一第二預定厚度，使得該孔洞之底部暴露。 2 -如申請專利範圍第丨項所述之積體電路結構之製備方法， 其中在該孔洞填入導電材料之前，另包含下列驟： 形成一第一介電層於該孔洞之侧壁及底面；以及 形成一擴散阻障層於該第一介電層上。 _ 3·如申請專利範圍第1項所述之積體電路結構之製備方法， 其中在進行該薄化製程之前，另包含使用一黏著層接合一 載具至該半導體基板。 4. 如申請專利範圍第1項所述之積體電路結構之製備方法， 其中該薄化製程係進行一機械研磨製程或一化學機械研 磨製程。 5. 如申請專利範圍第1項所述之積體電路結構之製傷方法， 其中該第一預定厚度係該孔洞之深度加上〇.5至2 〇微米。 6·如申請專利範圍第1項所述之積體電路結構之製備方法， [S] 12 201220431 更包含形成一第二介電層於該半導體基板之第二側。 7.如申請專利範圍第1項所述之積體電路結構之製備方法， 更包含形成一光敏感性介電層於該半導體基板之第二側。 8·如申請專利範圍第7項所述之積體電路結構之製借方法， 其中該光敏感性介電層之材料係選自聚苯噁唑 (polybenzoxazoles ’ PBO) 、 聚苯 米唾 (polybenzimidazoles)、聚亞醯胺（p〇lyimide，ρι)、酚醛樹 脂（phenolicresin)及其組合物組成之群組。 _ 9·如申請專利範圍第8項所述之積體電路結構之製備方法， 更包含在該孔洞之底部下方形成一開口。 10. 如申請專利範圍第9項所述之積體電路結構之製備方法， 更包含形成一銲墊於該開口内且電氣連接該孔洞内之導 電材料。 11. 一種積體電路結構，包含： 一半導體基板，具有一第一側及一第二側，該第二側 與第一側相對； 一石夕通孔，其從該第一側延伸進入該半導體基板，且 其底部從該第二側凸出； 一光敏感性介電層’設置於該第二側且具有一開口； 以及 —銲墊’設置於該開口内且電氣連接於該矽通孔。 12. 如申請專利範圍第丨丨項所述之積體電路結構，更包含： —第一介電層，設置於該矽通孔之側壁及底面；以及 一擴散阻障層，設置於該第一介電層上。 ί s] 13 201220431 13.如申請專利範圍第11項所述之積體電路結構，更包含一第 二介電層，設置於該半導體基板及該光敏感性介電層之 間。 14_如申請專利範圍第13項所述之積體電路結構，其中該第二 介電層包含氮化矽。 15.如申請專利範圍第丨丨項所述之積體電路結構，其中該光敏 感性介電層之材料係選自聚苯。惡β坐（polybenzoxazoles， PBO)、聚笨 p米嗤（polybenzimidazoles)、聚亞酿胺 (polyimide ’ PI)、紛醒·樹脂（phenolicresin)及其組合物組 成之群組。