TW201218341A - Apparatus for integrated circuit packaging - Google Patents
Apparatus for integrated circuit packaging Download PDFInfo
- Publication number
- TW201218341A TW201218341A TW100123242A TW100123242A TW201218341A TW 201218341 A TW201218341 A TW 201218341A TW 100123242 A TW100123242 A TW 100123242A TW 100123242 A TW100123242 A TW 100123242A TW 201218341 A TW201218341 A TW 201218341A
- Authority
- TW
- Taiwan
- Prior art keywords
- package
- exposed
- length
- group
- lead
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49575—Assemblies of semiconductor devices on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01057—Lanthanum [La]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/146—Mixed devices
- H01L2924/1461—MEMS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
201218341 六、發明說明: 【發明所屬之技術領域】 本發明的實施例是關於電子裝置,且尤其指積體電路 封裝》 【先前技術】 半導體產業已經開發種種的積體電路(IC),其具有不同 的封裝要求。對於特定半導體裝置來選取封裝型式時所考 量的封裝屬性包括而不限於··尺寸、引線總數、功率與散 熱、現場操作條件、以及成本。 ic封裝經常被設計為使用在…封裝與基板上的接觸墊 之間的焊接點而被附接到印刷電路板(pCB)或用於較大裝 置的類似介面ϋ貞的焊接點可能會在操作及/或處理期間 遭又種種的熱應力及/或機械應力。此類應力可能縮短在封 裝内的1C壽命,且最後縮短其包括該lc的電子裝置的壽 命。因此,需要提供可有效抵抗此類應力的IC封裝設計。 【發明内容】 在一個實施例中 種晶粒封裝包括:囊封件,其具 有頂表面與底表面。該底表面面向為離開頂表自,且具 複數個邊。該種封裝更包括· 、 了装更匕括.日日粒,其被嵌入在囊封件中; 纟$ ’其包括複數條引線。該等引線中的各者包括 透過囊封件底表面的該等邊中的— ¥ 者而暴露的暴露部分。 Μ暴露。P分具有某個長度。 又/口者震封件底表面的該等邊中 而定位的暴露部分中的至少一 考具有長度為不同於 /σ者該邊的其他暴露部分的長度。 201218341 在另一個實施例令,一種電子梦 〔PCB、甘a a 裝置包括·印刷電路板 )其“在其上所形成的導電盤 封裝,其包含•臺^ a _ ) ^ 日日月 再…囊封件,其具有頂表面與底表面, 面面向為離開頂表面且且有複數 一 囊封件中;及,引線其被丧入在 木八L 3複數條引線,該等引線中 =透過囊封件底表面的該等邊中的-者而暴露的 ==該暴露部分具有某個長度。沿著囊封件底表面 =專邊中的一者而定位的暴露部分中的至少一者具有長 他暴路部分的長度。該種裝置更 I括.焊接點,其接觸且姑署λ ^ 部分之間。妾觸且被置入在5亥等盤面與引線的暴露 在又另一個實施例中,一錄田认B , 種用於日日粒封裝的引線架包 :複數條引線,其各者具有第—端與第二端,其中該複 “条引線的第-端為彼此對準。㈣引線中的各者包括從 引線的第-端延伸的第一部分、以及從第一部分的部分者 延伸到引線的第二端的第二部分,第—部分具有第一厚 度,第二部分具有比第-厚度為薄的第二厚度。該等引線 的第-部分中的至少一者具有長度為不同於其他引線的第 一部分的長度。 【實施方式】 某些實施例的以下詳細說明提出本發明的特定實施例 的種種說明。然、而,本發明可用中請專利範圍所界定以及 涵蓋的多種不同方式來實現。在此說明,參考圖式,其中 相似的參考符號指白勺是相同的元件或功能類似的元件。 201218341 四面扁平無引線(QFN)封裝的概論 積體電路(1C)封裝是設計來保護1C (亦習稱為“晶 粒”或“晶片”)並且利於電性連接到較大的電子裝置。IC 封裝典型包括囊封物、嵌入在囊封物中的晶粒、及具有引 線的基板,諸如少部分為嵌入在囊封物中的引線架。 引線架可包括晶粒被附接到其的晶粒晶座、及作為用於外 部電性連接到外部電路之機構的引線。晶粒是藉由透過線 接合的接線或藉由膠帶自動接合而連接到引線。 四面扁平無引線(Quad Flat N〇 Leads,QFN)封裝相當 小,典型為矩形的表面安裝塑膠封裝。qfn封裝血型包括 平面的引線架’其具有引線為典型與在封褒底部的、囊封物 同南。引線可不具有任何突出部(經鋸開__單一化)或且有從 =裝側邊的極小突出部(經打孔)。因此,_封裝經常被稱 而非為突出部。為引線成為在封裝表面的接點 丨刀(次者疋稱為夕卜部引線,,),其 ^刷電路板(PCB)對外部裝置的電性連接點,QFN實由 2具=從其側邊突出的任何引線,且具有較短的接合線 因:提二見:其具有突出引線的封裝為較少的電感,且 封裝”:、…電性性能。QFN冑裝亦可稱為“微引線架 架 QFN封裝可藉由將晶片 上、且接著將經囊封件後 陣列個別或集體囊封件在引線 的日日片打孔或雜切以進行單一 201218341 化而形成。倒轉QFN封裝可在相對於引線的封裝側上包括 暴露的熱晶座(或熱塾)來改善自封裝的散熱。 參考圖i,㈣示具有晶座朝下組態的習帛qfn封裝 的一個實例。圖示的QFN封裝100包括:囊封件11〇、晶 粒120、接合線125、黏著劑130、熱晶座14〇a、及引線= 150。術語“熱晶座(paddle)”亦可稱為熱墊(pad)、熱晶座 或熱墊。封裝1〇〇經顯示為使用焊接點160、162而附接到 印刷電路板(PCB) 180。 囊封件110適用以將晶粒12〇、接合線} 25、及黏著劑 1 30囊封件而使熱晶座14〇a及引線架丨5〇的部分者暴露。 囊封件110可由例如諸如環氧物的模製化合物所形成。 晶粒120 (或積體電路或晶片)經常在半導體(例如:矽) 基板上形成。晶粒120可包括具有任何功能性的一或多個 積體電路(1C)。晶粒120中的1C是例如藉由接合線125而 電性輕接到引線架150。接合線125可由例如鋁 '銅、金、 或前述材料中的一或多者的合金所形成。晶粒12〇是使用 黏著劑130而實際附接到熱晶座i4〇a的頂部。黏著劑13〇 可為導熱材料’其可有效將來自晶粒丨2〇的熱量轉移到熱 晶座140a。 熱晶座140a支撐晶粒120且還可適用以將來自晶粒 120的熱量耗散到qfn封裝1〇〇的外面。熱晶座i4〇a可由 具有高導熱性的材料所形成,例如:金屬。在具有晶座朝 下組態的圖示QFN封裝1〇〇之中,熱晶座14〇a的底部是透 過封裝100的底部而暴露,雖然一些封裝配置容許薄層的 201218341 囊封件為跨於晶座的底部。當暴露時,如圖所示,熱晶座 1 40a的底部可使用焊接點1 62而附接到pcB丨。 引線架150提供在晶粒120的電路與PCB丨8〇之間的 ㈣連接。引㈣可包括複數條單獨的引線,其部分 者疋透過封裝100底部的周邊而暴露。引線的暴露部分是 使用焊接點160而附接到PCb 18〇的接觸墊。 參考圖2A,具有晶座朝上組態的習用QFN封裝的另一 個實例將在下文作描述。具有晶座朝上組態的qfn封裝亦 可稱為“倒轉QFN封裝,,。 圖示的QFN封裝200包括:囊封件 _一, * 4 v 曰曰释 1 4 U、按 。線125、黏著劑13〇、熱晶座14Qb、及引線架⑽。囊封 件no、晶粒12〇、接合線125、黏著劑m、及引線架⑼ 的細節可如同關於圖丨的封裝丨⑼的彼等者之上文所述。 相對於圖1的熱晶座1術,圖2A的熱晶座1顿被定 位在曰曰粒120的上方。熱晶座丨娜的頂表面是透過封裝綱 :頂表面而暴冑,且為構成以接觸用於散熱的散熱座或冷 90。熱晶座_的底部是使用黏著劑⑽而附接到晶 粒120。熱晶座14〇b的盆 的/、他,,田即可如同關連於圖1的埶晶 座14〇a之上文所述。 =熱晶座i條為透過囊封件UG的頂表面而暴露的 :裝_的俯視平面圖是顯示在圖2Ββ如在圖2B所示, 圆示的封裝2〇〇的角 封裝20"“ 在其他實施例中, ί裝200可包括未經去角的角隅。 參考圖2C,封裝2〇〇的引線的組態將在下文作描述。 201218341 圖2C是具有晶座朝上組態的封裝2〇〇的仰視平面圖。因 此,封裝200的底部具有引線的暴露部分丨52,而非熱晶座。 暴露部分152是沿著封裝2〇〇的底部的四邊而對準,在圖 二的實施例中為沿著所有四側。暴露部分丨52實質為彼此 平行而延伸,且實質為垂直於自其延伸的封裝2〇〇的邊。 暴露部分152中的各者具有其定義為縱向尺寸的長度l。長 度L實質為垂直於其最接近的封裝的邊而延伸。 如在圖2C所示,沿著四邊的所有暴露部分】52具有彼 =為實質相同的長度。此組態已被採用於㈣的某種標準 叹什,諸如:聯合電子裝置工程協會(J〇intDevils Engineering CouncU,JEDEC)標準。按照 jedec 標準,qfn 封裝中的所有引線具有約。4麵到約〇 5随的相同長度 的暴露部分。 Λ在圖1與2Α所示的QFN封裝中,焊揍點160、162可 月匕會遭受機械應力及/或熱應力’其可能會引起在接點16〇、 162中的裂縫。再者,ffi2A之具有晶座朝上組態的qfn封 裝200僅使用焊接點16〇而固定到pcB⑽。換言之,qfn ’裝〇〇不具有在封裒2〇〇底部中央部分與pCB i 8〇之間 a的任何其他焊接點。因此,卿封裝2GG的焊接點160可 能會遭受比QFN封裝1〇〇的焊接點16〇為甚至更多的機械 應力及/或熱應力,QFN封裝i⑻的焊接點16()可與谭接點 162分擔—些應力,2〇說明倒轉卿封請的一部分, ,使用具有此類應力所造成的裂縫165的谭接點16〇而固 疋到PCB中的墊182。此類裂縫可能引起1C失效,此可稱 201218341 為“疲勞失效”。 如上所述,機械應力及/或熱應力可能會降低封裴的焊 接點可靠度且最後縮短封裝壽命。但是,如同任何其他扣 封裝’ QFN㈣可能會利用對其原始設計的有限修改。因 為若QFN封裝設計經過修改時,包括QFN封裝的電子裝置 (或其PCB或其他介面基板設計)亦可能必須作修改。因此, 必須提供解決方式以在最低限度修改封裝的原始設計時而 改良QFN封裝的焊接點可靠度。 具有可變長度引線的QFN封裝 本發明的發明人認知的是,除了其他設計因素以外, QFN封裝的引線暴露部分的長度對於在焊接點可靠度上可 具有實質影響。引線長度的暴露部分為愈長,則焊錫與引 線接觸的面積為愈大,且因此焊接點可靠度為愈大。尤其, ,對具有晶座朝上組態的QFN封裝,引線暴露部分的長度 可為更加重要。然@ ’針對更有效率的空間利用及相容性 的問題’產業標準已經避免引線長度的變化。 在一個實施财,QFN封裝包括引線為具有透過並底 :面而暴露的部分。引線的暴露部分可具有不同的長度。 延伸長度不會干擾内部線接合的程度上基於在封裝中 、位置,暴露部分可經延伸到最大長度。 在-些實施例巾,引線的暴露部分可經分組為二或更 ^,俾使在各群巾的所有暴露部分具有㈣長度而在一 群::彼等者具有長度為不同於在另一群令的彼等者。在 固貫施例中’在沿著封裝底部—邊的中間的第一群可且 201218341 有最長的暴露部分,而沿著接近封裝底部角隅的該邊的第 一群可具有最短的暴露部分。在二群之間的第三群可具有 中等長度的暴露部分,中等長度比第一群者為短且比第二 群者為長。此組態可增大在焊接點與暴露部分之間的接觸 面積,因而增強焊接點可靠度。 在另一個實施例中,諸群被對稱配置在封裝底部各邊 以避免不平衡的應力。在此類的實施例中’囊封件底表面 的複數個邊可彼此具有相同型態的暴露部分。 在又一個實施例中,封裝被焊接到其的印刷電路板 (PCB)可具有導電盤面’其具有長度為對應於或正比於暴露 部分的長度。在又一個實施例中,封裝可在其底部角隅處 具有虛設塾。 在一些實施例中,引線架可經提供用於QFN封裝。在 某些實施例中,多個引線架可如同陣列或網路而提供。在 囊封件之前,引線架可包括外框’其具有複數個條帶以界 定由該等條帶所圍繞的内部空間。引線架還可包括在該内 部空間内而延伸自條帶中的一者的複數條引線、以及延伸 自條帶中的二者會合處的角隅的繫條。在囊封件之後,條 帶可被移除,在單一化後的封裝中留下引線。熟悉此技術 人士將理解的是,此類的組態在此技術中為眾所週知。在 一個實施例中,引線中的各者可包括從條帶延伸的第一部 分、以及從第一部分延伸的第二部分,俾使第一部分為置 入在第二部分與條帶之間。第一部分(其可在囊封件後形成 引線的暴露部分,將在下文詳述)具有第一厚度,且第二部 201218341 分(其可在囊封件後形成弓丨線的内在部分,將在下文詳述) 具有比第一厚度為薄的第二厚度。沿著條帶所定位的引線 的第。p分中的至少-者可具有長度為不同於沿著條帶的 其他引線的第一部分的長度。由第一部分的長度所形成的 型態可對應於由上述QFN封裝的暴露部分所形成的型態。 上述實施ί列中的,组態可㈣於封裝設計與冑造技術的 最少修改之情況下而增強焊接點可靠度。再者,該等組態 不需要對於封裝被附接到其的pCB的重大料變化。 一參考圖3A-3D,具有可變長度引線的QFN封裝的一個 實施例將在下文作描述。圖示的QFN封裝3〇〇具有晶座朝 士組態’且包括:嚢封件"〇、晶粒120、接合線125、黏 著劑13〇、熱晶座140b '及引線架35〇。囊封件11〇、晶粒 12〇、接合線125、黏著劑13〇、及熱晶座14〇b的細節可如 同關於圖2A的封裝200的彼等者之上文所述。 立、7丨冰永包括複數條單獨的引線,其各者包括屬 部分352 (其透過封裝300底部的周邊而暴露)與内在部 八。(其嵌入囊封件i 1〇之中)。如在此技術所習知,内在 刀可例如藉由將經遮罩後的引線架半蝕刻所形成,且造 的突出者有助於在封裝囊封# 11〇之内的引線保持,二 乂線底與側邊的暴露。還可運用其他的凹人輪廊來形 =引線,只要引線的一些部分可被嵌入囊封件之内而 Ρ刀為在底部被暴露。就此文件而論暴露部 可稱為“外在弓丨始” s ^ 卜在引線。再者,内在部分354 “ 在引線”。 了稱為 ⑧ 12 201218341 在圖3A所示’各條引線的暴露部分352比内在部分 為厚。内在部分354可藉由在製造期間蚀刻而具有厚度 為暴露部分的大約-半厚度。引線的暴露部分352被附接 到焊錫以固定到PCB (未顯示)或用於較大電子裝置的其他 純介面。各條引線的暴露部分352具有長度l (圖3A), ^義為在封裝300外侧的一端356a與封裝_内側的另 -端356b之間的縱向尺寸’接界在其形成内在引線354的 凹入輪廟上。 圖3B是封裝3GG的底部平面圖。如圖3B所示,引線 的暴露部分352被分組為具有不同長度u、L2、L3。在圖 示的實施例中,具有三群352a、352b、352e的引線暴露部 分。在第一群352a中的引線暴露部分被定位在沿著封裝 底部的一邊的中間,且具有第一長度L1。第一長度li可為 例如在約0.6 mm與約1.2 mm之間’例如:約〇 825 mm。 在第一群3 5 2b中的引線暴露部分被分組為沿著該邊將 第一群352a置入其間的二個第二子群352Μ、352以。在第 一群35 2b中的引線暴露部分可具有比第一長度L1為短的 第一長度L2。第二長度L2可為例如在約〇·5 mm與約i 〇 mm 之間’例如:約0.6 mm。 在第二群352c中的引線暴露部分被分組為在沿著該邊 的外側的二個第三子群352cl、352c2,俾使第二子群 3 52bl、352b2的各者被置入在第一群352a與第三子群 352cl、352c2的個別者之間。在第三群352c中的引線暴露 部分可具有比第二長度L2為短的第三長度L3e第三長度 13 201218341 L3可為例如在約〇 4咖與約〇 5麵之間例如:約〇 $軸。 ,一在圖示的實施例中,第一群352a、第二群352b、以及 第二群/52<:分別具有9條引線、4條引線 '與8條引線。 然而,熱習此技術人士將理解的是,視應用而定,在群352a_ 3 5 2c各者中的引線數目以及引線的總數可變化極大。引線 架350的其他細節可如同關於圖2C的引線架15〇之上文所 述0 在圖3B所示的實施例中,在四邊各者上的引線的暴露 口P刀破分組為具有不同長度。在其他實施例中,四邊中的 -或多者(但是少於全部)是備有此類具有不同長度的引線 群’而四邊中的至少—者是備有具有相同長度的暴露部分 的引線。 在另一個實施例中,在封裝則底部的引線⑸暴霧 部分具有彼此不同的長度而未形成上述的此類群。在此類 =實施例中’較接近底部的角隅(二邊交會在其處)的暴露部 刀可比其較接近底部的一邊令間的另一個暴露部分為短。 較長引線可與靠近該邊中間的較短引線為交替,或是該等 .引線可朝向在中間的峰部而接連地增長。 在某些實施射,封裝则被附接到其上的pcB可旦 有盤面’其用於在PCB與封奘+ μ a〜 興封裝300之間的貫際及電性連接。 此類的盤面可具有不同長度,其 不同長度,藉以進一步择加接觸二、〇的引線的 a加接觸面積與焊接點可靠度。 〇圖3C是Q™封褒_的俯視平面圖。類似於圖2B, QFN封裝300具有透過封妒川 封裝300的頂表面而暴露的熱晶座 14 201218341 140b。QFN封裝300還可包括在囊封件丨1()内側於頂表面 之下方的繫條365 (以虛線所標示)。繫條365是引線架的— 部分’且為了容易操縱而與引線一起整體形成。晶粒12〇 (圖 3A)(或在一些實施例中為晶座i4〇b)被附接到繫條365以維 持相關於引線架350為在適當位置,且在製造期間為模製 於囊封件材料110之内。 圖3D是部分製造的qfn封裝 為了解說而不具有囊封件11 〇且仍具有對於條帶的連接。 在製造期間的單一化步驟之後,虛線37〇之外的部分被移 除,在封裝300中留下僅為虛線37〇之内的部分。 圖3D顯示晶粒120、接合線125、引線的内在部分354 與暴露部分352、及繫條365。接合線125經配置以將引線 的内在部分354連接到晶粒12〇的接觸墊127。不同於引線 的暴露部分352’引線的内在部分354中的至少一者是方位 朝向其連接到的接觸墊127的個別者。因此,引線:内^ 部分354無須彼此平行延伸,如在圖3D所示。再者,引線 的内在部分354可能具有不同長度,視位置而定。— 在圖示的實施例中,顯示複數條引線,俾使各條引線 具有第-端353a與第二端353b。複數條引線的第—端灿 是沿著假想線而彼此對準。各條引線包括從弓丨線的第一端 353a延伸的第—部分352 f装 八、 丨” (其形成在囊封件後的暴露部 刀)、以及從第-部分352的部分者延伸到* 353b的第二部分354 (直來成. 、、的第—立而 (其瓜成在囊封件後的内在部分)β第 一 分352具有第__厪;^,曰势 有第厚度且第二部分354具有比第一厚 15 201218341 '為:的第-厚度。引線的第-部分352具有可變長度。 右up *圖3〇所不’在封裝300的角隅或接近角隅處具有 有限工間來用於弓丨绩 、''' 、354,此部分歸因於繫條365的 子,以及引線與相鄰邊的鄰近性。儘管暴露部& 352為愈 信封裳300的浑接點可靠度為愈佳,第三群352。的引線 °具有其可由接近角隅的有限空間所容納的長度。引線 352、354不應干擾線接合。 莰。因此,第二長度L3可為其可由 隅或接近角隅處的空間所容許的最大長度,且可為短 於與第二長度L1、L2e熟悉此技術人士將理解的是, 第一到第三長度L1_L3可變化極大,視封裝的尺寸與内在 組態而定。 如上所述,引線的暴露部& 352 #長度決定焊接點的 接觸面積。儘管接近角隅處的暴露部分的長度L3為受限, 其他暴露部分的長度U、L2可作成比在角隅或接近角隅處 的彼等者為長(至其最大容許長度)以增強焊接點可靠度。再 者,此組態是在無須改變其他設計因素(包括··封裝被附接 到其的PCB的設計)的情況下而增強在引線與pcB墊之間 的焊接點可靠纟,故得以容易採用。因此,儘管為晶座朝 上設計’其中晶座無法助於接合表面以供安裝封裝,仍可 得到良好的黏著性。 圖3A-3D的封裝300可使用任何適合的封裝方法來作 組裝。舉例來說,包括引線352、354及熱晶座u〇b的引 線架350可經提供,且晶粒120可使用黏著劑13〇而安來 到熱晶座140b的表面》此外,接合線125可祐W4吐+ 汉丨啊楼在晶粒 201218341 120的墊與引線352、354之間以提供在晶粒12〇與引線架 350之間的期望電性連接性。造成的結構可使用囊封件ιι〇 而經囊封件,囊封件110可有助對於晶粒12〇與接合線125 來提供環境保護。雖然引線架350在上文所述為包括引線 352 354及熱B曰座140b,在某些組態中,引線架35〇與熱 晶座140b可為其在組裝過程期間被附接的單獨構件。舉例 來說,熱晶座14〇b或其他晶粒承载結構可在晶粒12〇被附 接到熱晶座14〇b之前或之後而附接到引線架35〇。雖然上 文已經描述組裝封| 300的特定順序,熟悉此技術人士將 理解的S,可運隸何適合㈣序。甚者,可納入附加的 封裝步驟,但為了簡明起見已被省略。 引線架350可用任何適合方式來形成,包括例如使用 壓印及/或蝕刻過程,其包括半蝕刻過程以供定義内在部分 35[在某些實施例中,薄片的金屬可經壓印、姓刻及/或用 其他方式處理來形成複數個引線架,其可進行晶粒附接、 2合及/或囊封件。典型而言,引線架350是與複數個相 鄰的引線架為一起整體形成’其彼此在囊封件之前或之後 心㈣或mm形成複數個晶粒構件。在某些實 施例中’引線架350可經形成以包括引線说、354、以及 2多個附加構件’諸如:熱晶座1儀及/或散熱座 結構。 A與4B’將在下文描述具有晶座朝上組態的 平面Γ裝的另一個實施例。圖4A是Q™封裝彻的仰視 千面圖。在圖示的實施例中’引線暴露料452被分組為
S 17 201218341 具有不同長度,如同關連於圖3B之上文所述。因此,暴露 部分452的細節可如同關於圖3B之上文所述。 除了不同長度的暴露部分452之外,封裝400還包括 繫條465 (圖4B),其部分者是透過封裝4〇〇的底部而暴露。 繫條465的此類暴露部分465a是定位在封裝4〇〇的底部的 角隅處。就此文件而論,繫條465的暴露部分465a亦可稱 為“虛設墊’’。如在圖4B所示,繫條465亦可透過囊封件 110而連接到熱晶座140b,其透過封裝4〇〇的頂表面而暴 露。 當封裝400被固定到PCB或其他電性介面,焊接點可 被提供在引線的暴露部分452與PCB之間、以及在繫條465 的虛设墊465a與PCB之間。因此.,接觸引線452的焊接點 可與接觸繫條465的彼等者來分擔應力,且因此可結合不 同引線長度來進一步改善焊接點可靠度。 參考圖5,將在下文描述具有晶座朝下組態的QFN封 裝的又一個實施例。圖5是QFN封裝5〇〇的仰視平面圖。 在圖示的實施例中,QFN封裝500的底部包括:熱晶座14〇& 的暴露部分、具有不同長度的暴露引線部分552、以及繫條 的虛設墊565a。QFN封裝500的細節可如同關連於圖4A 與4B之上文所述,除了 QFN封裝5〇〇具有如同在圖j的 封裝100中的晶座朝下組態。 在另一個實施例中,具有晶座朝下組態的QFN封裝可 具有引線為不同長度的暴露部分,如同關連於圖3A_3D之 上文所述為不具有暴露的繫條》 18 201218341 參考圖6’將在下文描述根據另—個實施例之其具有晶 座朝下組態的凹陷或隱藏晶座引線架晶片&度封裝㈣ frame chip scale package » 了 ΡΓςρ、 向 _ S UUP)。圖示的封裝600包括: 囊封件610、晶粒620、接合線625、黏著劑63〇 '熱晶座 640、及引線架650。封|刚經顯示為使用焊接點16〇、 162而附接到印刷電路板(PCB)18〇。不同於在圖3α·5所示 的封裝 300、400、500,封奘 firm > 訂裒600的熱晶座64〇被嵌入在囊 封件内而未暴露到封裝600的外面。 圖4A-6的封裝可使用任何適合方法來形成,包括例如 類似於圖3A-3D之稍早所述者的方法。 在一個實施例中,封裝600的底部可為實質相同於圖 3B的封裝3〇〇的底部。換言之,封裝6⑼的底部包括具有 不同長度的暴露引線部分。在另一個實施例中,封裝6〇〇 的底部可為實質相同於圖4A的封裝4〇〇的底部,且因此具 有繫條的虛6史墊。封裝6〇〇的其他細節可如同關於圖^之 具有晶座朝下組態的QFN封裝1 〇〇之上文所述。 上述實施例所述的組態可藉由對於既定封裝與引線架 〜、來增加對於焊接點的表面接觸面積以提供改良焊接點 可靠度。除了對抗熱機械應力之外,上述組態還可藉由降 低在焊接點的機械應力來改善在焊接點的板階層機械強健 度’諸如對於落下、衝撞、振動、壓力、及/或轉矩的抵抗。 再者上述實施例的組態可在未實質修改對於QFN封裝的 ^用弓丨線架技術之情況下而形成。 實例 19 201218341 具有圖4A與4B之封裝彻的 “實例1” Uy »汹Λ A 心的封裳(下文稱為 只j )以及習用的JEDEC設計封梦 膏例,,·« 7装(下文稱為“比較 貫Η針對於焊接點可靠度而經實際測試 實例中的各者是呈右尺+ & 貫Ο 1與比較 弓叫〇 mmX〇.85 麵的 84 引線倒轉QFN封裝。已經得知實例 ^ ^ , 刃对裝具有大於比較 者為至 >、二倍的改良烊接點可靠度。在測試卜比較 封裝具有小於1G年的預期壽命而實例ι的封裝具有 至乂 25年的預期壽命。 模擬實例 具有圖3A到3D之封裝300的組態的第一封裝(下文稱 為“實例A”)、具有圖4入與4B之封裝4〇〇的組態的第二 封裝(下文稱為“實例B”)、以及習用.的jedec設計封裝 (下文稱為“比較實例C”)是藉由模擬而模型化◊實例A與 B具有不同長度的暴露引線部分,其中第一長度L1為〇825 mm,第二長度L2為〇_6 mm,且第三長度L3為〇 5 。 比較實例C具有·相同暴露引線部分長度為〇.5 mm的弓丨線。 實例A與B '以及比較實例C是受到具有每循環為% 分鐘與30分鐘的停止時間、及1 5分鐘的上升時間且溫卢 在約攝氏零下40度與約攝氏1 25度之間的模擬加速壤境。 用於測設中的PCB具有厚度為約3.6 mm。比較實例C是在 從模擬開始的2 6 0個循環後而具有其初次失效。實例a是 在從模擬開始的361個循環後而具有其初次失效。實例B 是在從模擬開始的407個循環後而具有其初次失效。 應用 20 201218341 上述實施例可適用於種種型式的積體電路封裝,包括 不限於.無引線晶片載座(Leadless Chip Carriei·,LCC)、 與据開及打孔型式的QFN。 再者,實施例的組態與原理可適用於其他應用,包括 而不限於:微機電系統(MEMS)裝置封裝。在其中ΜΕ·封 裝匕括不同長度的引線之實施例中,引線長度可經調整以 將封裝的譜振頻率轉移為不同於在封裝内的Mems元件的 操作頻率。此類的組態可增強封裝的焊接點可靠度。 運用上述組態的封裝可用於種種電子裝置。電子裝 ^例可包括而不限於:消費電子產品、消費電子產:的 2件、電子測試設備、等等。消費電子產品可包括而不限 於:行動電話、手機基地台 '雷 奶口電話、電視、電腦監視器、 電腦、手持式電腦、小筆電、平^ 羋¥千板電腦、數位書籍、個人 數位助理(PDA)、立體音響系絶 尔,、元錄曰帶錄放音機、DVD媸
錄办機”,'相機、數位相機、可;^ -V ~ H 了攜式记憶體晶片、影印機、 傳真機、掃描器、多功能 丨機 夕刀犯週邊裝置、腕錶、時鐘、 再者,電子裝置可包括未完成的產品。 寺。 前述說明與t料利範时 “連接”或“相接”在—起m 特徵為經 趣如在本文所使用,除非另* 特別陳述,“連接”意指一個分杜” $另為 個7L件/特徵為直接或 到另一個元件/特徵, 伐飞間接連接 # 頁為機械方式。同理,除非^ 特別陳述,“耦接”意指一個分&/4dt '、非另為 個7〇件/特徵為直接或 到另〆個元件/特徵,且無 接耦接 顿方式。因此,雖然圖式 21 201218341 所不的種種示意圖描繪元件與構件的實例配置,另外介於 其間的兀件、裝置 '特徵、或構件可能出現在實際實施例 中(饭ax所繒電路的功能性未受到不利影響)。 雖然本發明已經依據某些實施例來作描述,對於一般 技術人士為顯明的其他實施例(包括並未提供在本文陳述的 所有特徵與優點的實施例)亦在本發明的範疇之内。甚者, 上述種種實施例可經組合以提供進一步的實施例。此外, 在一個實施例之情況所示的某些特徵可同樣納入其他實施 例中。是以,本發明的範疇是僅由參考隨附申請專利範圍 所界定。 【圖式簡單說昀】 圖1是具有晶座朝下組態的習用四面扁平無引線⑴FN) 封裝的橫截面。 圖2A是具有晶座朝上組態與冷板的習用qFn封裝的 橫截面。 圖2B疋圖2A的QFN封裝的俯視平面圖。 圖2C是圖2A的QFN封裝的仰視平面圖。 圖2D是被附接到印刷電路板之圖2A的QFN封裝的一 部分的橫截面,其說明焊接點具有應力所造成的裂縫。 圖3 A是根據一個實施例之具有晶座朝上組態的qfn 封裝·的橫截面。 圖3Β是圖3α的qfn封裝的仰視平面圖。 圖3C是圖3A的qfN封裝的俯視平面圖。 圖3D說明部分製造的引線架結構與晶粒以形成圖从 22 201218341 的QFN封裝。 圖4A是根據另一個實施例之具有角隅虛設墊的晶座朝 上組態的QFN封農的仰視平面圖。 圖4B是沿著線4B-4B所取得之圖4A的QFN封裝的一 部分的橫截面。 圖5是根據另一個實施例之具有角隅虛設墊的晶座朝 • 下組態的QFN封裝的仰視平面圖。 圖6是根據另一個實施例之具有晶座朝下組態的隱藏 晶座引線架晶片尺度封裝(LFCSP)的橫截面。 【主要元件符號說明】 100 封裝 110 囊封件 120 晶粒 125 接合線 130 黏著劑 140a 、 140b 熱晶座 150 引線架 152 引線的暴露部分 160 、 162 焊接點 165 裂縫 180 印刷電路板(PCB) 182 墊 190 散熱座(冷板) 200 ' 300 封裝 23 201218341 350 引線架 352 引線的第一部分(暴露部分) 352a > 352b ' 352c 弓| 線群 352bl ' 352b2 第二子群的引線 352cl ' 352c2 第三子群的引線 353a 引線的第一端 353b 引線的第二端 354 引線的第二部分(内在部分) 356a ' 356b 365 370 400 452 465 465a 500 552 565a 600 610 620 625 630 640 端 繫條 虚線 封裝 引線的暴露部分 繫條 繫條的暴露部分(虛設墊) 封裝 暴露的引線部分 虚設墊 封裝 囊封件 晶粒 接合線 黏著劑 熱晶座 24 201218341 650 L、 LI 、 L2 、 L3 引線架 長度 25
Claims (1)
- 201218341 七、申請專利範圍: 1 _種用於晶粒封裝的引線架,其包含: 複數條引線,其各者具有第一端與第 數條引線的第一端為彼此對準; '、°〇复 :中該等引線中的各者包括從該引線的第一端 乐 刀、以及從該第一部分的邱八去„从, 丨刀#邛刀纟延伸到該引線的第 而勺第—部分,該第一部 且女L 具有第一厚度,該第二部分 〃有比該第一厚度為薄的第二厚度;且 其中該等引線的第一部分中的至少一者具有長度為不 同於其他引線的第一部分的長度。 2 · 一種晶粒封裝,其包含: 囊封件,其具有頂表面與 ^ ^ 興底表面,该底表面面向為離 開遠頂表面且具有複數個邊; 晶粒,其被嵌入該囊封件中;及 引線架,其包含複數條引線,該等引線中的各者包括 透 、過該囊封件底表面的該等邊中的—者而暴露的暴露部 刀,3亥暴露部分具有某個長度; 其中/口者§玄囊封件底表面的兮笼彳每由从 取印的5亥專邊中的一者而定位的 暴露部分中的至少一者且古i ώ 1 有具有長度為不同於沿著該邊的其他 暴露部分的長度。 ' 3 _如申請專利範圍第2項 貝之封裝’其中該暴露部分的底 部與該囊封件底表面為同高。 4.如申請專利範圍第2項 矛/項之封裝,其中該長度實質為垂 直於該邊而延伸。 26 201218341 5 _如申請專利範圍第2 1百+ ϋ u 弟項之封裴,其中沿著該邊而定位 的該4引線的暴露部分是分 刀疋刀組為複數群,俾使在相同 的暴露部分具有彼此相同 度,且俾使在一群中的暴露 4刀,、有長度為不同於在不同群中的另一個暴露部分。 6. 如申請專利範圍第5項之封裝,其中該複數群… 者§亥邊的第一群’在該第-群中的暴露部分具有第一長度; -中《亥複數群更包含沿著該邊而相鄰該第—群的第二 群,在該第二群中的暴露部分具有比該第一長度為短的; 二長度;且 其中該複數群更包含沿著該邊而相鄰該第二群的第三 群,俾使該第二群被置入在該第三群與第一群之間,在該 第三群中的暴露部分具有比該第二長度為短的第三長度。 7. 如申請專利範㈣6項之封裝,其中該第三群為^鄰 於該囊封件底部的―角㈣,且其中該第—群大約在該邊的 中間部分。 8. 如申請專利範圍第7項之封裝,其中該第二與第三群 中的各者被分割為子群以將該第—群置入其間,俾使該等 暴露部分形成沿著該邊的對稱型態。 9. 如申請專利範圍第2項之封褒,其_沿著該囊封件底 表面的該等邊中的另一者而定位的暴露部分中的至少一者 具有長度為不同於沿著該另-邊的其他暴露部分的長度。 10. 如申請專利範圍第9項之封裝,其中該囊封件:表 面的複數個邊具有彼此相同型態的暴露部分。 11. 如申請專利範圍第2項之封裝,其更包含虛設塾, 27 £ 201218341 其透過該底表面的一角隅而暴露。 12. 如申請專利範圍第2項 ^ <封裝,其更包含熱晶座, 八被附接到該晶粒且透過該 只取甸而暴露。 13. 如申請專利範圍第2項 .<封裝,其更包含熱晶座, 其被附接到該晶粒且透過該底矣 茨坻表面而暴露。 14. 如申請專利範圍第2項 * a —人此a产 < 封裝’其更包含熱晶座, ,、被附接到該晶粒且嵌入該囊封件中。 其中該晶粒封裝包 其中該晶粒包含在 15. 如申請專利範圍第2項之封裝 含四面扁平無引線(QFN)封裝。 16. 如申請專利範圍第2項之封裝 該囊封件内的積體電路或微機電系統⑽MS; I Π.如申請專利刪2項之封裝,其中該等引線中的 各者更包含被嵌入該盘封件巾沾咖人 詞仵中的内在部分,且其中該内在 h具有比該暴露部分的厚度為薄的厚度。 18.—種電子裝置,其包含: 印刷電路板(PCB),盆包含為 、匕3在其上所形成的導電盤面; 晶片封裝’其包含: 囊封件,其具有頂表面與底表面,該底表面面向 為離開該頂表面且具有複數個邊; 晶粒,其被嵌入該囊封件中;及 引線架,其包含複數條引線,該等引線中的各者 包括透過該囊封件底表面的該等邊中的一者而暴露的 暴露。P分,該暴露部分具有某個長度; 其中沿著該囊封件底表面的該等邊中的一者而定 28 201218341 位的暴露部分 中的至少一者具有不同於沿著該邊的其 他暴露部分的長度;及 知接點,並接觸Β_ 、按觸且破置入在該等盤面與該等引線的暴 露部分之間。 士申%專利範圍第18項之裝置,其中該暴露部分的 底部與該囊封件底表面為同高。 士申明專利$(i圍第18項之裝置,其中該長度實質為 垂直於該邊而延伸。 申Μ專利範圍第18項之裝置,其中該複數個盤面 中的各者具有長度為對應或成比例於面向該至少一個盤面 的遠等暴露部分中的個別者的長度。 22.如申請專利範圍第 位的該等暴露部分是分組 露部分具有彼此相同的長 分具有彼此不同的長度。 1 8項之裝置,其中沿著該邊而定 為複數群,俾使在相同群中的暴 度’且俾使在不同群中的暴露部 其更包含虛設墊, 其更包含熱塾,其 23.如申請專利範圍第18項之裝置 其透過該底表面的一角隅而暴露。 24.如申請專利範圍第“項之裝置 透過該頂表面而暴露。 25.如申請專利範圍第18項之裝置 被附接到該晶粒且嵌入該囊封件卜、更…塾’其 A如申請專利範圍第18項之裝置,其中 含四面扁平無引線(QFN)封裝。 。 袭包 29
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US36357910P | 2010-07-12 | 2010-07-12 | |
US12/851,288 US8390103B2 (en) | 2010-07-12 | 2010-08-05 | Apparatus for integrated circuit packaging |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201218341A true TW201218341A (en) | 2012-05-01 |
TWI490999B TWI490999B (zh) | 2015-07-01 |
Family
ID=45437990
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW100123242A TWI490999B (zh) | 2010-07-12 | 2011-07-01 | 用於積體電路封裝的設備 |
Country Status (5)
Country | Link |
---|---|
US (2) | US8390103B2 (zh) |
EP (1) | EP2593965B1 (zh) |
CN (2) | CN107644854A (zh) |
TW (1) | TWI490999B (zh) |
WO (1) | WO2012009132A1 (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI792588B (zh) * | 2020-10-08 | 2023-02-11 | 聯發科技股份有限公司 | 半導體封裝 |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8390103B2 (en) | 2010-07-12 | 2013-03-05 | Analog Devices, Inc. | Apparatus for integrated circuit packaging |
JP5204271B2 (ja) * | 2011-06-16 | 2013-06-05 | 株式会社東芝 | 内視鏡装置および基板 |
US8587099B1 (en) | 2012-05-02 | 2013-11-19 | Texas Instruments Incorporated | Leadframe having selective planishing |
US9860975B2 (en) | 2014-01-30 | 2018-01-02 | Hewlett Packard Enterprise Development Lp | Thermal relief pad |
JP6483498B2 (ja) * | 2014-07-07 | 2019-03-13 | ローム株式会社 | 電子装置およびその実装構造 |
US9966652B2 (en) * | 2015-11-03 | 2018-05-08 | Amkor Technology, Inc. | Packaged electronic device having integrated antenna and locking structure |
US10109570B2 (en) * | 2016-09-21 | 2018-10-23 | Intel Corporation | Radial solder ball pattern for attaching semiconductor and micromechanical chips |
US10312198B2 (en) * | 2017-10-20 | 2019-06-04 | Advanced Semiconductor Engineering, Inc. | Semiconductor device package |
CN111511186A (zh) * | 2020-04-24 | 2020-08-07 | 国众电子(深圳)有限公司 | 网络变压器及滤波器组件制备方法 |
TWI738434B (zh) * | 2020-07-24 | 2021-09-01 | 禾瑞亞科技股份有限公司 | 多晶片封裝製程方法 |
US20230215798A1 (en) * | 2022-01-03 | 2023-07-06 | Mediatek Inc. | Board-level pad pattern for multi-row qfn packages |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2820645B2 (ja) | 1994-08-30 | 1998-11-05 | アナム インダストリアル カンパニー インコーポレーティド | 半導体リードフレーム |
US5866939A (en) | 1996-01-21 | 1999-02-02 | Anam Semiconductor Inc. | Lead end grid array semiconductor package |
JP3012816B2 (ja) | 1996-10-22 | 2000-02-28 | 松下電子工業株式会社 | 樹脂封止型半導体装置およびその製造方法 |
TW351008B (en) | 1996-12-24 | 1999-01-21 | Matsushita Electronics Corp | Lead holder, manufacturing method of lead holder, semiconductor and manufacturing method of semiconductor |
JP2975979B2 (ja) | 1996-12-30 | 1999-11-10 | アナムインダストリアル株式会社 | ボールグリッドアレイ半導体パッケージ用可撓性回路基板 |
US6229200B1 (en) | 1998-06-10 | 2001-05-08 | Asat Limited | Saw-singulated leadless plastic chip carrier |
US6281568B1 (en) | 1998-10-21 | 2001-08-28 | Amkor Technology, Inc. | Plastic integrated circuit device package and leadframe having partially undercut leads and die pad |
TW428295B (en) | 1999-02-24 | 2001-04-01 | Matsushita Electronics Corp | Resin-sealing semiconductor device, the manufacturing method and the lead frame thereof |
KR100379089B1 (ko) * | 1999-10-15 | 2003-04-08 | 앰코 테크놀로지 코리아 주식회사 | 리드프레임 및 이를 이용한 반도체패키지 |
US7102216B1 (en) * | 2001-08-17 | 2006-09-05 | Amkor Technology, Inc. | Semiconductor package and leadframe with horizontal leads spaced in the vertical direction and method of making |
US6661087B2 (en) | 2001-10-09 | 2003-12-09 | Siliconware Precision Industries Co., Ltd. | Lead frame and flip chip semiconductor package with the same |
JP2005057067A (ja) * | 2003-08-05 | 2005-03-03 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP4417150B2 (ja) * | 2004-03-23 | 2010-02-17 | 株式会社ルネサステクノロジ | 半導体装置 |
JP2006237510A (ja) | 2005-02-28 | 2006-09-07 | Renesas Technology Corp | 半導体装置 |
JP2007088378A (ja) | 2005-09-26 | 2007-04-05 | Mitsubishi Electric Corp | 半導体モールドパッケージ |
US8013440B2 (en) * | 2008-03-28 | 2011-09-06 | Conexant Systems, Inc. | Enhanced thermal dissipation ball grid array package |
US8390103B2 (en) | 2010-07-12 | 2013-03-05 | Analog Devices, Inc. | Apparatus for integrated circuit packaging |
-
2010
- 2010-08-05 US US12/851,288 patent/US8390103B2/en active Active
-
2011
- 2011-06-24 EP EP11729350.6A patent/EP2593965B1/en active Active
- 2011-06-24 CN CN201710855942.1A patent/CN107644854A/zh active Pending
- 2011-06-24 CN CN2011800435563A patent/CN103098205A/zh active Pending
- 2011-06-24 WO PCT/US2011/041763 patent/WO2012009132A1/en active Application Filing
- 2011-07-01 TW TW100123242A patent/TWI490999B/zh active
-
2013
- 2013-03-01 US US13/783,095 patent/US8610254B2/en active Active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI792588B (zh) * | 2020-10-08 | 2023-02-11 | 聯發科技股份有限公司 | 半導體封裝 |
Also Published As
Publication number | Publication date |
---|---|
US20120007195A1 (en) | 2012-01-12 |
US8390103B2 (en) | 2013-03-05 |
US20130168839A1 (en) | 2013-07-04 |
EP2593965A1 (en) | 2013-05-22 |
EP2593965B1 (en) | 2019-12-04 |
CN103098205A (zh) | 2013-05-08 |
US8610254B2 (en) | 2013-12-17 |
WO2012009132A1 (en) | 2012-01-19 |
CN107644854A (zh) | 2018-01-30 |
TWI490999B (zh) | 2015-07-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW201218341A (en) | Apparatus for integrated circuit packaging | |
US20180155186A1 (en) | Low-profile stacked-die mems resonator system | |
KR102147354B1 (ko) | 반도체 패키지 및 그 제조 방법 | |
US11031356B2 (en) | Semiconductor package structure for improving die warpage and manufacturing method thereof | |
JP2008537333A (ja) | 集積回路の他の集積回路への積層構造 | |
TW200525671A (en) | A multi-chip package, a semiconductor device used therein and manufacturing method thereof | |
KR101440933B1 (ko) | 범프 기술을 이용하는 ic 패키지 시스템 | |
TW200933852A (en) | Semiconductor chip package | |
US20140179064A1 (en) | Method for fabricating a package-in-package for high heat dissipation | |
TWI292213B (zh) | ||
JP2007109932A (ja) | 半導体装置 | |
JP2012015225A (ja) | 半導体装置 | |
US6437984B1 (en) | Thermally enhanced chip scale package | |
CN103050454A (zh) | 堆迭封装构造 | |
TW200937592A (en) | Semiconductor device and method for manufacturing a semiconductor device | |
JP5772146B2 (ja) | 半導体装置および半導体装置の製造方法 | |
TWI774357B (zh) | 具有高散熱效能的半導體裝置 | |
KR20080061963A (ko) | 반도체 패키지 및 이의 제조 방법 | |
TWM620388U (zh) | 具有高散熱效能的半導體裝置 | |
JP2814006B2 (ja) | 電子部品搭載用基板 | |
TW202418522A (zh) | 半導體器件以及半導體器件封裝 | |
JP2004363187A (ja) | 半導体パッケージ | |
TWI532143B (zh) | 半導體組件及其製造方法 | |
KR101214360B1 (ko) | 반도체 패키지의 제조 방법 | |
JP5149694B2 (ja) | 半導体装置及びその製造方法 |