JP2006237510A - 半導体装置 - Google Patents

Abstract

【課題】 パッケージ側と実装基板側との熱膨張差に基づくパッケージ側の外部接続端子と実装基板側のランドとの接続信頼性の低下を防ぐ。
【解決手段】 半導体装置１０は、ＱＦＮ構成のパッケージを有し、半導体チップ２０がタブ１３上にはんだ１４を介して接続されている。半導体チップ２０は、ワイヤ１５により外部接続端子１１と接続され、全体構成が封止樹脂１２によりモールドされている。半導体チップ２０は、取り付け高さｔ０に対して所定割合のチップ厚ｔ３に設定されている。
【選択図】 図３

Description

本発明は半導体装置に関する技術で、特に表面実装タイプのパッケージ構成を有する半導体装置における耐温度サイクル性の向上に適用して有効な技術である。

以下に説明する技術は、本発明を完成するに際し、本発明者によって検討されたものであり、その概要は次のとおりである。

半導体装置におけるパッケージ技術は、電子機器の小型化、高機能化等の要請に合わせて、多ピン構成で且つ実装面積を小さくすることができるように、リード端子挿入型から表面実装型にその技術革新が図られてきた。さらに、表面実装型のパッケージにおいても、ＱＦＰ（Quad Flat Package ）、ＳＯＰ（Small outline Package ）等に代表されるガルウィング状のリード端子がパッケージ本体から外側に出された周辺端子型から、さらなる実装面積の縮小等が可能なＱＦＮ（Quad Flat Non-leaded Package ）、ＳＯＮ（Small Outline Non-leaded Package ）等に代表されるパッケージ構成が提案され、実用化されている。

また、さらなる多ピン化の要請に際しては、周辺端子配列ではその狭ピッチ化が進み、周辺端子を直接に実装側の端子接続に供することが実質的に不可能となり、周辺端子から再配線により接続した半田ボール等を端子としてエリア状に配列構成したＢＧＡ（Ball Grid Array Package ）等の構成が提案され、実用化されている。

半導体装置におけるパッケージ技術は、上記の如く、多ピン化、高集積化、実装面積の縮小化等、電子機器の小型化、高機能化等に合わせた時代要請に応えるべくその技術革新がなされているが、常に問題とされるのは、実装時における端子接続の信頼性である。

かかる接続信頼性に関しては、実装に際して供される実装側の基板と、パッケージングされた構成の半導体装置側との熱膨張率の差異が大きく影響することが知られており、かかる点を如何に対処するか種々提案がなされている。

例えば、特許文献１では、ＢＧＡタイプのパッケージ構成についてではあるが、ペレット（シリコンチップ）の曲げ剛性が高いと、実装ボード側の反りに対してパッケージ側が追従できず、結果として半田ボールに加わるストレスを増加させて実装時における接続信頼性を低下させるため、ペレットの厚みを、例えば０．１５ｍｍ以下に薄くすることで、かかる問題点の解決を図ろうとした提案がなされている。
特開２００１−２１６１０９５号公報

本発明者は、表面実装型のパッケージ構成のうち、パッケージ底面側に外部接続端子を設けたノンリードタイプのパッケージでは、リード端子を側方に設けたタイプのパッケージ構成に比べて、実装時の外部接続端子の接続信頼が低いことに着目し、かかる点の解決が必要と考えていた。

例えば、表面実装タイプのパッケージのうち、周辺端子型のＱＦＰ、ＳＯＰ等に比較して、ノンリードタイプのＱＦＮ、ＳＯＮ等のパッケージ構成を有する半導体装置は、実装に際しての接続信頼性が低い。かかる点は、例えば、両者を同じ条件で耐温度サイクル試験に供した場合に、外部接続端子と実装基板の配線とのはんだ接続部に剥離が発生する耐温度サイクル数が、ノンリードタイプのパッケージ構成を有する半導体装置では低いこと等で検証することができる。

かかる耐温度サイクル性における両者の差異は、実装側の配線のランドにはんだで直接接続する外部接続端子が、ノンリードタイプのパッケージ構成ではパッケージの底面側に設けられているため、リード端子を側方に設けたタイプのパッケパッケージ構成に比べてパッケージ側の熱膨張の影響を大きく受け、接続部における実装基板側の熱膨張との差に基づくストレスが大きくなるためと思われる。

かかる問題点は、パッケージ側の熱膨張係数を実装基板側の熱膨張係数に近づけることでその解決が図られる筈ではあるが、しかし、パッケージ側の構成は、半導体チップ、封止樹脂等を含めてそれぞれ異なる熱膨張係数を有する複数の材料が用いられた複合構成であるため、単一素材で形成された構成とは異なり、簡単にその熱膨張係数の調整を行うことはできない。

そこで、本発明者は、かかるパッケージ構成のうち、パッケージの熱挙動に大きく影響を及ぼす材料を幾つか絞り込むことで、絞りこんだ材料の構成を種々変化させることでその解決が図れないかと着想した。本発明者は、パッケージ構成のうち、熱膨張係数の差が大きい封止樹脂と半導体チップとが、パッケージの熱挙動に大きく影響を及ぼすものと考えた。

しかし、これまでの知見では、パッケージを構成する封止樹脂と半導体チップとが、パッケージの熱挙動にどのように関与するかは知られていない。

前掲の特許文献１には、ＢＡＧの構成において、ペレットの厚さを０．１５ｍｍ以下にする発明が提案されている。かかる発明は確かに優れたものではあるが、特許文献１に開示の構成は、あくまでＢＧＡの半田ボールへのストレスに特化した状態での提案であり、パッケージ構造が全く異なる異質のＱＦＮ等のノンリードタイプのパッケージに適用できる発想ではない。

また、特許文献１に開示の構成では、ペレット厚を限定してはいるものの、封止樹脂との関係については、特段の考慮が払われておらず、両者の構成割合が種々変化する場合に、どのように対処すべきかその統一的な視点は述べられていない。両者のどのような構成割合においても、ペレット厚さは一律の０．１５ｍｍでよいのか不明である。

このような中、本発明者は、パッケージ構成においては、封止樹脂と半導体チップとは、封止樹脂の中に半導体チップが埋設された構成となっていることに着目し、半導体チップの埋設域における封止樹脂量と半導体チップの量とを、一つの指標として、両者のパッケージの熱挙動への関与を定量化できるのではないかとの新たな発想を得た。

本発明者は、封止樹脂量と半導体チップの量との相対量を調節することで、パッケージ側の熱挙動を実装基板側の熱挙動に合わせることができないかと考えた。

また、本発明者は、封止樹脂量と半導体チップの量とを一つの指標として採用するに際しては、その使用方法が実際の製造分野、設計分野等で現に使用している基準に照らして評価、考慮できるようにすることで、適用の早期化、使用し易さ等を図ることも重要と考えた。

さらに、本発明者は、封止樹脂の材質を変更することで、半導体チップの有する曲げ剛性を相殺することができれば、パッケージ側の熱挙動を実装基板側の熱挙動に合わせる一つの有効な手段となると考えた。

本発明の目的は、パッケージ側と実装基板側との熱膨張差に基づくパッケージ側の外部接続端子と実装基板側のランドとの接続信頼性の低下を、封止樹脂、半導体チップに着目して、パッケージ側の熱膨張率を調節することで防ぐことにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、半導体チップが樹脂モールドされてパッケージされている半導体装置で、半導体チップの封止樹脂内の量を、半導体装置を実装させた際の実装面からパッケージの上面迄の高さに対する、いわゆる取り付け高さに対する割合で規定し、実装時の接続信頼性の低下の原因の一つとなるパッケージ側と実装側との熱膨張の差を調節する。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

半導体チップが樹脂モールドされてパッケージされている半導体装置で、半導体チップの封止樹脂内の量を、半導体装置を実装させた際の取り付け高さに対する割合で規定することで、実装時の接続信頼性が向上するようにパッケージ側と実装基板等の実装機材側との熱膨張の差を調節することができる。

パッケージ側と実装基板等の実装機材側との熱膨張の差の調節に際しては、半導体装置を実装させる際の取り付け高さに対する割合で半導体チップの封止樹脂内の量を規定しているので、半導体チップの量の調節が行い易い。

封止樹脂の線膨張率を所定範囲に規定することで、パッケージ側の熱膨張係数を実装基板等の実装機材側の熱膨張係数に近づけることができ、実装時の接続信頼性の向上が図れる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する場合がある。

本発明は、パッケージ側と実装基板側との熱膨張の差異に起因して発生するパッケージ側の外部接続端子と実装基板側の配線との接続部のクラック等の破壊を、パッケージ側の封止樹脂と半導体チップとの構成割合を変化させて、パッケージ側の熱挙動を実装基板側の熱挙動に極力近づけることで、その防止を図る技術である。

かかる技術は、例えば、表面実装型のＱＦＮ、ＳＯＮ等のノンリードタイプのパッケージ構成を有する半導体装置に適用して、その有効性が顕著に感得される。そこで、以下の実施形態における説明では、ＱＦＮのパッケージ構成を有する半導体装置を例に挙げて説明するが、しかし、本発明に係る技術は、必ずしも、かかるタイプのパッケージ構成の半導体装置にのみ有効な訳ではない。表面実装型のノンリードタイプとは異なるタイプのパッケージ構成を有する半導体装置に適用できることは言うまでもない。

（実施の形態１）
図１（ａ）は、ＱＦＮのパッケージ構成を有する本発明に係る半導体装置の一実施例の外部接続端子側の状況を示す平面図であり、（ｂ）は（ａ）におけるＡ−Ａ線で切断した場合の本発明に係る半導体装置の状況を示す断面図である。

本発明に係る半導体装置１０は、図１（ａ）、（ｂ）に示すように、例えば、ＱＦＮのパッケージ構成を有している。すなわち、図１（ａ）に示すように、半導体装置１０では、その外部接続端子１１は、封止樹脂１２で樹脂モールドされたパッケージ底面１０ａ側の４方向の周辺に、所定のピッチ間隔で複数設けられている。いわゆる周辺端子型の構成を有している。

かかる周辺端子型に配列された外部接続端子１１は、図１（ｂ）に示すように、タブ１３上にはんだ１４で接続された半導体チップ２０の電極と、金線等のワイヤ１５でワイヤボンディングされて、両者の電気的接続が図られている。図１（ａ）では図を分かりやすくするために図示を省略したが、図１（ｂ）に示すように、外部接続端子１１の表面には、所定厚でメッキ１６が施されている。かかる構成が、封止樹脂１２により略台形状に樹脂モールドされて、ＱＦＮのパッケージ構成がなされている。

実装に際しては、図２（ａ）に示すように、ガラスエポキシ樹脂等の樹脂で形成された実装基板３０の銅配線等のランド３１に、はんだ４０を介して、半導体装置１０側の外部接続端子１１が電気的に接続される。はんだ４０は、はんだペースト４０ａを用いて、リフローはんだ処理等で接続される。

かかる構成の半導体装置１０では、封止樹脂１２中に埋設されている半導体チップ２０は、その量が、半導体装置１０が有しているＱＦＮ構成のパッケージの封止樹脂１２の量に対して、所定の割合に設定されている。

半導体チップ２０の量は、種々の把握の仕方が考えられるが、製造現場等における簡便な指標となるように、厚みとして把握することにした。量的把握においては、体積量として把握する等種々の把握の仕方も考慮されるが、本発明者は、実装を考慮した実際的な規格の一つとしての実装時のパッケージの取り付け高さの規格に着目して、取り付け高さを基準にして両者の量を把握できるようにと考えた。すなわち、図３に示すように、半導体装置１０のＱＦＮ構成のパッケージ実装に際して規格化されている取り付け高さに占める半導体チップの厚みとして把握した。

図３に示すように、半導体装置１０で採用するＱＦＮ構成のパッケージにおける取り付け高さｔ０は、パッケージ上面１０ｂとワイヤ１５の最大高さとの間の距離に相当するワイヤクリアランスｔ１と、ワイヤ１５の最大高さと半導体チップ２０の上面との間の距離に相当するワイヤ高さｔ２と、半導体チップ２０の上面と底面との間の距離に相当するチップ厚ｔ３と、半導体チップ２０の底面とタブ１３の底面との間の距離に相当するタブ接続高さｔ４と、タブ１３の底面と半導体チップ２０の底面との間の距離に相当するタブ取り付け高さｔ５と、外部接続端子１１の表面に設けたメッキ１６のメッキ厚ｔ６との総和として示される。

すなわち、ｔ０＝ｔ１＋ｔ２＋ｔ３＋ｔ４＋ｔ５＋ｔ６となる。そこで、半導体チップ２０のチップ厚ｔ３は、理論上は、ｔ０−（ｔ１＋ｔ２＋ｔ４＋ｔ５＋ｔ６）として算出されることとなる。半導体装置の分野では、採用するパッケージ高さは、日本ではＪＥＩＴＡにより、取り付け高さとして規格化されている。

そこで、本発明者は、製造現場等で簡単に使用できるように、半導体チップ２０の量をチップ厚ｔ３として把握し、かかるチップ厚ｔ３が、かかる規格化されているパッケージの取り付け高さｔ０に対してどの程度の割合を占めるかで把握するようにした。

このようにして封止樹脂１２内の半導体チップ２０の量を把握するとともに、半導体チップ２０の量が封止樹脂１２の量に対してどの割合で構成した場合に、図２（ｂ）に示すように、実装時の外部接続端子１１と実装基板３０側のランド３１とのはんだ接続部３２の接続信頼性が向上されるかを実験で調べた。

ＪＥＩＴＡの規格では、パッケージの取り付け高さｔ０は、１．０ｍｍ、０．８ｍｍ、０．６５ｍｍ、０．５ｍｍの４種に規格化されている。そこで、それぞれの規格の取り付け高さｔ０において、チップ厚ｔ３の取り得る理論上の厚さを最大厚として、最大厚以下で種々変化させることで、上記接続信頼性の向上が確認できる半導体チップ２０の量的範囲を調べた。その結果を、図４に表形式で示した。

図４に示すように、例えば、取り付け高さｔ０が１．０ｍｍにおいて、ワイヤクリアランスｔ１を０．０５ｍｍ、ワイヤ高さｔ２を０．１０ｍｍ、タブ接続高さｔ４を０．０７５ｍｍ、タブ取り付け高さｔ５を０．０５ｍｍ、メッキ厚ｔ６を０．０５ｍｍにそれぞれ設定した場合は、チップ厚ｔ３は、前述の式ｔ３＝ｔ０−（ｔ１＋ｔ２＋ｔ４＋ｔ５＋ｔ６）から０．６７５ｍｍとして算出される。このようにして理論上算出される半導体チップ２０が取り得る最大のチップ厚ｔ３を、以後、特にチップ厚Ｍａｘ理論値ｔ３Ｍａｘとして示すこととする。

一方、通常の半導体装置の製造分野では、取り付け高さｔ０が１．０ｍｍの場合には、種々の製造マージンを考慮に入れた上で、使用可能なチップ厚ｔ３として、ｔ３Ｍａｘの７０％に相当する０．４７ｍｍを目安として採用している。そこで、通常使用している目安のチップ厚ｔ３を、特に通常チップ厚ｔ３Ｎｏｍとして、以後、示すこととする。

かかる通常チップ厚ｔ３Ｎｏｍの厚みを有する半導体チップ２０を用いて、ＱＦＮのパッケージ構成を有する半導体装置１０を作成し、耐温度サイクル性試験にかけると、産業用として使用する場合の合否判定の目安である１０００サイクルまで持たないことが確認された。１０００サイクル未満で、外部接続端子１１と実装基板３０側のランド３１とのはんだ接続部３２にクラック等破損が生じ、剥離し、所定の不良率に収めることができないことが確認できた。

耐温度サイクル性試験は、被試験体を−５５℃の低温環境下に１０分保持し、その後１２５℃の高温環境下に１０分保持し、かかる低温環境、高温環境の繰り返しサイクルに、被試験体のはんだ接続部３２に破損が見られるまで何サイクル曝すことができるかで、試験を行った。

尚、半導体チップ２０を上記通常チップ厚ｔ３Ｎｏｍとした構成では、理論上のチップ厚Ｍａｘ理論値ｔ３Ｍａｘとの厚みの差がでるため、かかる差分は、ワイヤクリアランスｔ１、ワイヤ高さｔ２、タブ接続高さｔ４、タブ取り付け高さｔ５、メッキ厚ｔ６の少なくともいずれかを変更して、取り付け高さｔ０が１．０ｍｍとなるように補償したパッケージ構成の半導体装置を形成している。

そこで、さらに、チップ厚ｔ３を、通常チップ厚ｔ３Ｎｏｍの０．４７ｍｍ以下の範囲で種々変化させることで、１０００サイクルの合否目安をクリアーできる場合を実験により調べた。

その結果は、図４に示すように、取り付け高さ１．０ｍｍとする場合には、０．２４ｍｍ以下で、上記１０００サイクルの合否目安を所定の不良率（０．１％）以下でクリアーできることが確認された。耐温度サイクル性試験で所定の不良率で１０００サイクルをクリアーする場合を有効と評価した場合の接続信頼性は、チップ厚ｔ３が取り付け高さｔ０の２４％に相当する場合であることが確認された。取り付け高さｔ０の２４％を超えると、上記合否判定目安に基づく十分な接続信頼性が得られなかった。

すなわち、取り付け高さの２４％に相当するチップ厚ｔ３は、接続信頼性を確保するためのチップ厚ｔ３の上限と言える。そこで、かかる使用可能なチップ厚ｔ３の上限を、以後、ｔ３薄ＭａＸとして示すこととする。

併せて、どの程度までチップ厚ｔ３を薄くすることができるかについて実験により検証した。その結果、約０．０３ｍｍ程度まで、現状の技術では可能であり、かかる下限までは十分な接続信頼性が確保できることを確認した。しかし、現状の技術では、チップ厚ｔ３が０．０３ｍｍ以下になると、半導体チップ２０が薄くなり過ぎ、製造時のハンドリング等の問題で扱いにくく、現行の生産体制にはそぐわないことも確認された。現行の生産技術で、ハンドリング等で特段の不都合を起こさずに生産できるとの前提に立つと、チップ厚ｔ３の下限は０．０５ｍｍが現状では好ましいと本発明者は判断した。そこで、かかる接続信頼性の向上が図れ、且つ現行の技術で生産可能な下限と言う意味で、かかる０．０５ｍｍを、チップ厚ｔ３の下限として、ｔ３薄Ｍｉｎで図４に表記した。

以上の結果から、チップ厚ｔ３が、ｔ３薄ＭａＸ＝０．２４ｍｍ以下、ｔ３薄Ｍｉｎ＝０．０５ｍｍ以上であれば、産業用の使用を目的とした接続信頼性を耐温度サイクル性試験で評価した場合の１０００サイクルの目安を、所定の不良率以下に収めてクリアーさせることができることが分かった。

さらに、本発明者は、チップ厚ｔ３が、ｔ３薄ＭａＸ＝０．２４ｍｍ以下、ｔ３薄Ｍｉｎ＝０．０５ｍｍ以上の範囲内であれば、上記１０００サイクルの目安を所定の不良率以下でクリアーすることは確認できたが、さらにその不良率自体をさらに低減させるチップ厚ｔ３が存在するのか否か検討した。不良率の低減が図れれば、より安定した接続信頼性を確保できることとなる。

図５に、不良率とチップ厚との関係をグラフで示した。横軸にチップ厚ｔ３を、縦軸に耐温度サイクル性試験での１０００サイクルの達成率で示す基板実装不良率を示した。図５から確認できるように、チップ厚ｔ３が０．２ｍｍ以下になると、上記取り付け高さｔ０が１．０ｍｍ、０．８ｍｍ、０．６５ｍｍ、０．５ｍｍのいずれの場合でも、押し並べて極端に不良率（基板実装不良率）が低減してほぼ低減率が横這いになることが分かる。

取り付け高さ１．０ｍｍ場合には、実験に基づくチップ厚ｔ３の最適値は、（ｔ３薄ＭａＸ＋ｔ３薄Ｍｉｎ）／２で示される上記範囲の中央値（図４には、ｔ３薄Ｎｏｍとして表示）に相当する０．１５ｍｍであることが確認された。

同様にして、取り付け高さｔ０が０．８ｍｍ、０．６５ｍｍ、０．５ｍｍの場合にも、チップ厚Ｍａｘ理論値ｔ３Ｍａｘ、通常チップ厚ｔ３Ｎｏｍ、ｔ３薄いＭａＸ、ｔ３薄Ｍｉｎ、ｔ３薄Ｎｏｍを実験により求めると、図４に示すような結果となった。

取り付け高さ０．８ｍｍの場合には、所定の不良率以下で耐温度サイクル性試験の１０００サイクルの合否目安をクリアーするチップ厚ｔ３の最大厚は、図４に示すように、ｔ３薄ＭａＸ＝０．１９ｍｍとなり、取り付け高さ０．８ｍｍに対して２４％に相当する値であった。チップ厚ｔ３の下限は、取り付け高さ１．０ｍｍの場合と同様に、０．０３ｍｍまで実験では可能であることが確認されたが、前述の如く、現状の技術を前提とした状況下での生産性を考慮して、ｔ３薄Ｍｉｎ＝０．０５ｍｍと設定した。

また、図５に示すように、チップ厚ｔ３と基板実装不良率との実験からは、チップ厚ｔ３が０．１８ｍｍ辺りから基板実装不良率の低減率がほぼ横ばいになり始め、チップ厚ｔ３の最適値は、（ｔ３薄ＭａＸ＋ｔ３薄Ｍｉｎ）／２で示される上記範囲の中央値に相当するｔ３薄Ｎｏｍ＝０．１２ｍｍであることも確認された。

すなわち、取り付け高さｔ０＝０．８ｍｍの場合には、所定の不良率以下で耐温度サイクル性試験の１０００サイクルの合否目安をクリアーするチップ厚ｔ３は、ｔ３薄ＭａＸ＝０．１９ｍｍ以下、ｔ３薄Ｍｉｎ＝０．０５ｍｍ以上であり、最適値はｔ３薄Ｎｏｍ＝０．１２ｍｍであった。

同様にして、取り付け高さｔ０＝０．６５ｍｍの場合には、所定の不良率以下で耐温度サイクル性試験の１０００サイクルの合否目安をクリアーするチップ厚ｔ３は、ｔ３薄ＭａＸ＝０．１６ｍｍ以下、ｔ３薄Ｍｉｎ＝０．０５ｍｍ以上であり、最適値はｔ３薄Ｎｏｍ＝０．１１ｍｍであった。

同様にして、取り付け高さｔ０＝０．５ｍｍの場合には、所定の不良率以下で耐温度サイクル性試験の１０００サイクルの合否目安をクリアーするチップ厚ｔ３は、ｔ３薄ＭａＸ＝０．１２ｍｍ以下、ｔ３薄Ｍｉｎ＝０．０５ｍｍ以上であり、最適値はｔ３薄Ｎｏｍ＝０．０８ｍｍであった。

図４では、上述の如く、取り付け高さ１．０ｍｍ、０．８ｍｍ、０．６５ｍｍ、０．５ｍｍの場合の結果を示したが、さらに本発明者は、かかる規格以外の取り付け高さｔ０の半導体装置１０を作成し、実験を行った結果、やはり取り付け高さｔ０に対してその割合が２４％であれば、所定の不良率で、耐温度サイクル性試験での１０００サイクルの基準を超えることが確認された。

半導体チップ２０の量が、取り付け高さｔ０に対して２４％のチップ厚ｔ３に調整すると、パッケージ側の熱挙動を、実装基板３０側の熱挙動に近づけることができ、その結果接続信頼性の向上が図れたものと推察される。しかし、現状では、何故、取り付け高さｔ０の２４％に閾値が存在するのかは、詳細な理論的説明は付けられない。かかる理由については、今後の研究を待つ必要があるが、しかし、かかる閾値が存在することは、本発明者により初めて見出された実験事実である。

本発明者によりチップ厚ｔ３を取り付け高さｔ０に対してどの程度に設定すれば、実装基板３０側との接続信頼性の確保が図れるか数値的に把握することができるようになったが、これまではかかる把握が行えなかった。接続信頼性の確保に際しては、個々に作成した半導体装置に対してその都度、耐温度サイクル性試験を行ってその有効性を一々確認するしかなかったが、本発明を適用することで、所望の取り付け高さに対して適用できる半導体チップのチップ厚を予見することができ、半導体装置の開発等のコスト低減を図ることができる。

図６には、本発明の適用前のこれまでのＱＦＮ構成のパッケージを有する半導体装置５０を模式的に示したが、本発明にかかる半導体装置１０に比して、パッケージ構成中の封止樹脂１２の量に比して、半導体チップ２０の量をチップ厚ｔ３として把握した場合には、相対的にチップ厚ｔ３が厚過ぎたものと思われる。

（実施の形態２）
前記実施の形態では、パッケージの熱挙動に影響を与える要因として、パッケージ構成における封止樹脂１２の量と半導体チップ２０の量とのうち、半導体チップ２０の量に絞り込み、半導体チップ２０の量からパッケージの熱挙動を実装基板側に近づける技術を示したが、本実施の形態では、封止樹脂１２に着目して、パッケージの熱挙動を実装基板側に近づける場合について述べる。

前記実施の形態で説明したように、パッケージ構成における半導体チップ２０の量を、半導体チップ２０のチップ厚ｔ３として把握し、かかるチップ厚ｔ３を所定の範囲に制御することで、パッケージ側の熱挙動を実装基板側の熱挙動に合わせるようにして、両者の熱膨張係数の差に基づくパッケージ側の外部接続端子と実装基板側のランドとの接続不良の発生を抑制しようとした。

しかし、図３に示すように、パッケージの取り付け高さｔ０に占める割合としては、封止樹脂１２の量が半導体チップ２０の量に比して圧倒的に多いことが分かる。半導体チップ２０の量は、パッケージの熱挙動に対して、歪み難くするような曲げ剛性としての硬さとしてその影響を与えるが、半導体チップ２０は、図３に示すように、量的に圧倒的に多い封止樹脂１２内に埋設された状態となっている。そのため、半導体チップ２０を囲む封止樹脂１２で、半導体チップ２０の曲げ剛性を相殺するように働かせることができれば、パッケージ側の熱挙動を実装基板側の熱挙動により合わせ込むことができるはずである。

そこで、本発明者は種々の樹脂材料を封止樹脂１２として用い、取り付け高さｔ０、チップ厚ｔ３を一定にして、図１に示すようなＱＦＮ構成のパッケージを有する半導体装置１０を作成し、前述の耐温度サイクル性試験にかけた。

その結果、封止樹脂１２の線膨張率（α）を９×１０⁻⁶／℃以上、１５×１０⁻⁶／℃以下の範囲に収めると、前述の接続信頼性の向上が図れることが分かった。線膨張率（α）が９×１０⁻⁶／℃未満では、パッケージを構成する半導体チップ２０の曲げ剛性の硬さを相殺する機能を十分に期待することができない。また、線膨張率（α）が１５×１０⁻⁶／℃を超えると、半導体チップ２０の線膨張率（４×１０⁻⁶／℃）との差によるパッケージクラックの不都合が発生し、本発明者の実験では、線膨張率（α）を９×１０⁻⁶／℃以上、１５×１０⁻⁶／℃以下の範囲に収めると接続信頼性の向上確保に好ましいことが分かった。

本発明者は、実験の結果、前記実施の形態で確認された取り付け高さｔ０の２４％を超える半導体チップ２０のチップ厚ｔ３においても、接続信頼性の評価の目安として用いられる耐温度サイクル性の向上が図れることを確認した。勿論、前記実施の形態で明らかにされた取り付け高さｔ０が１．０ｍｍ、０．８ｍｍ、０．６５ｍｍ、０．５ｍｍにおいてチップ厚ｔ３を、図４に示すそれぞれのｔ３薄ＭａＸ、ｔ３薄Ｍｉｎ、ｔ３薄Ｎｏｍに設定した構成に適用してもよく、その場合には、さらなる基板実装不良率の低減を図ることができる。

図７には、封止樹脂１２に、線膨張率（α）が１２×１０⁻⁶／℃以上のビフェニル系樹脂１２ａを使用した場合の半導体装置１０の構成を示した。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

前記実施の形態では、半導体チップ２０のチップ厚ｔ３として半導体チップ２０の量を把握したが、封止樹脂１２の量として、取り付け高さｔ０に対して、例えば７６％以上の封止樹脂の厚みが有効と把握することもできる。

前記実施の形態では、取り付け高さｔ０を、ワイヤクリアランスｔ１、ワイヤ高さｔ２、チップ厚ｔ３、タブ接続高さｔ４、タブ取り付け高さｔ５、メッキ厚ｔ６の総和として定義したが、簡単には、半導体装置１０を平面上に載置して、載置面から半導体装置１０のパッケージ上面１０ｂまでの距離として把握すればよい。

前記実施の形態の説明では、パッケージ構成としてＱＦＮを例に挙げて説明したが、前述の如く、ＳＯＮ等のその他のパッケージ構成の半導体装置に適用しても構わない。

本発明は、ＱＦＮ等のパッケージ構成を有する半導体装置の製造分野、実装分野で有効に利用することができる。

（ａ）は、本発明の一実施の形態のＱＦＮのパッケージ構成を有する本発明に係る半導体装置の一実施例の外部接続端子側の状況を示す平面図であり、（ｂ）は（ａ）におけるＡ−Ａ線で切断した場合の本発明に係る半導体装置の状況を示す断面図である。 （ａ）、（ｂ）は、本発明に係る半導体装置の実装手順を模式的に示す説明図である。 取り付け高さの規定状況を示す説明図である。 本発明の構成が実装時における接続信頼性に有効であることを示す説明図である。 耐温度サイクル性試験における基板実装不良率とチップ厚との関係を示す説明図である。 本発明の適用がない半導体装置の構成を模式的に示す断面説明図である。 特定の線膨張率を有する封止樹脂を使用した構成の本発明に係る半導体装置の一実施例を示す断面説明図である。

符号の説明

１０ 半導体装置
１０ａ パッケージ底面
１０ｂ パッケージ上面
１１ 外部端子
１２ 封止樹脂
１２ａ ビフェニル系樹脂
１３ タブ
１４ はんだ
１５ ワイヤ
１６ メッキ
２０ 半導体チップ
３０ 実装基板
３１ ランド
３２ はんだ接続部
４０ はんだ
４０ａ はんだペースト
５０ 半導体装置
ｔ０ 取り付け高さ
ｔ１ ワイヤクリアランス
ｔ２ ワイヤ高さ
ｔ３ チップ厚
ｔ３Ｍａｘ チップ厚Ｍａｘ理論値
ｔ３Ｎｏｍ 通常チップ厚
ｔ３薄ＭａＸ チップ厚ｔ３の上限（最大厚）
ｔ３薄Ｍｉｎ チップ厚ｔ３の下限（最小厚）
ｔ３薄Ｎｏｍ チップ厚ｔ３最適値
ｔ４ タブ接続高さ
ｔ５ タブ取り付け高さ
ｔ６ メッキ厚

Claims (8)

1. 半導体チップが樹脂モールドされてパッケージングされている半導体装置であって、
   前記半導体チップの厚さが、前記パッケージの取り付け高さの２４％以下に設定されていることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記樹脂モールドには、線膨張率が９×１０^−６／℃以上、１５×１０^−６／℃以下の樹脂が使用されていることを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、
   前記パッケージは、実装側と接続する端子が前記パッケージの底面側に設けられた表面実装用のノンリードタイプであることを特徴とする半導体装置。
4. 半導体チップが樹脂モールドされ、実装側と接続する端子がパッケージの底面側に設けられた表面実装用のノンリードタイプにパッケージングされている半導体装置であって、
   前記パッケージの取り付け高さが１．０ｍｍに規定されている場合には、前記半導体チップの厚みが、０．０５ｍｍ以上、０．２４ｍｍ以内に設定されていることを特徴とする半導体装置。
5. 半導体チップが樹脂モールドされ、実装側と接続する端子がパッケージの底面側に設けられた表面実装用のノンリードタイプにパッケージングされている半導体装置であって、
   前記パッケージの取り付け高さが０．８ｍｍに規定されている場合には、前記半導体チップの厚みが、０．０５ｍｍ以上、０．１９ｍｍ以内に設定されていることを特徴とする半導体装置。
6. 半導体チップが樹脂モールドされ、実装側と接続する端子がパッケージの底面側に設けられた表面実装用のノンリードタイプにパッケージングされている半導体装置であって、
   前記パッケージの取り付け高さが０．６５ｍｍに規定されている場合には、前記半導体チップの厚みが、０．０５ｍｍ以上、０．１６ｍｍ以内に設定されていることを特徴とする半導体装置。
7. 半導体チップが樹脂モールドされ、実装側と接続する端子がパッケージの底面側に設けられた表面実装用のノンリードタイプにパッケージングされている半導体装置であって、
   前記パッケージの取り付け高さが０．８ｍｍに規定されている場合には、前記半導体チップの厚みが、０．０５ｍｍ以上、０．１２ｍｍ以内に設定されていることを特徴とする半導体装置。
8. 半導体チップが樹脂モールドされてパッケージングされている半導体装置であって、
   前記半導体チップは、線膨張率が９×１０^−６／℃以上、１５×１０^−６／℃以下の樹脂でモールドされていることを特徴とする半導体装置。
   
   
   
   

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