CN107644854A - 用于集成电路封装的设备 - Google Patents

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Abstract

公开了诸如涉及用于集成电路封装的设备。在一个实施方案中，芯片封装(300)包括：囊封物(110)，其具有顶部表面和背对所述顶部表面的底部表面。所述封装进一步包括引线框(350)，所述引线框(350)包括多个引线(352,354)。所述引线的各者包括暴露通过所述囊封物的所述底部表面的边缘的一者的暴露部分(352)。所述暴露部分具有长度。沿着所述囊封物的所述底部表面的所述边缘的一者定位的至少一个暴露部分具有不同于沿着所述边缘的其它暴露部分的长度。所述封装还可以包括暴露通过所述底部表面的隅角的虚设垫(465a)。当所述封装附接至印刷电路板(180)时，构造可以增强所述封装的焊接接头可靠性。

Description

用于集成电路封装的设备
本申请是申请日为2011年6月24日、申请号为201180043556.3、发明名称为“用于集成电路封装的设备”的中国发明专利申请的分案申请。
技术领域
本发明的实施方案涉及电子装置，且更特定来说，涉及集成电路封装。
背景技术
半导体行业已开发了具有不同封装要求的各种集成电路(IC)。当为特定半导体装置选择封装类型时考虑的封装属性包括(但不限于)：大小、引线计数、功率及热消散、现场操作条件和成本。
IC封装经常被设计成使用衬底上的IC封装与接触垫之间的焊接接头来附接至较大装置的印刷电路板(PCB)或类似接口。这样的焊接接头可在操作和/或处理期间经历不同的热和/或机械应力。这样的应力可减少封装内部的IC的寿命，并且最终减少包括IC的电子装置的寿命。因此，需要提供可以有效地抵抗这样的应力的IC封装设计。
发明内容
在一个实施方案中，晶粒封装包括：囊封物，其具有顶部表面和底部表面。底部表面背对顶部表面，且具有多个边缘。封装进一步包括：晶粒，其嵌入于囊封物中；和引线框，其包括多个引线。引线的各者包括暴露通过囊封物的底部表面的边缘的一者的暴露部分。所述暴露部分具有长度。沿着囊封物的底部表面的边缘的一者定位的至少一个暴露部分具有不同于沿着边缘的其它暴露部分的长度的长度。
在另一实施方案中，一种电子装置包括：印刷电路板(PCB)，其包括形成于其上的导电连结区；和芯片封装，其包括：囊封物，其具有顶部表面和底部表面，所述底部表面背对所述顶部表面且具有多个边缘；晶粒，其嵌入于囊封物中；和引线框，其包括多个引线，所述引线的各者包括暴露通过囊封物的底部表面的边缘的一者的暴露部分，所述暴露部分具有长度。沿着囊封物的底部表面的边缘的一者定位的至少一个暴露部分具有不同于沿着边缘的其它暴露部分的长度。所述装置进一步包括焊接接头，其在连结区与引线的暴露部分之间接触并置于其间。
在又一实施方案中，用于晶粒封装的引线框包括：多个引线，其各者具有第一端和第二端，其中所述多个引线的第一端彼此对准。所述引线的各者包括从引线的第一端延伸的第一部分和从第一部分的部分延伸至引线的第二端的第二部分，第一部分具有第一厚度，第二部分具有比第一厚度厚的第二厚度。所述引线的第一部分的至少一者具有不同于其它引线的第一部分的长度的长度。
附图说明
图1是具有桨向下构造的常规四方扁平无引线(QFN)封装的截面。
图2A是具有桨向上构造和冷却板的常规QFN封装的截面。
图2B是图2A的QFN封装的俯视图。
图2C是图2A的QFN封装的仰视图。
图2D是附接至印刷电路的图2A的QFN封装的一部分的截面，其图示具有由应力造成的裂缝的焊接接头。
图3A是根据一个实施方案的具有桨向上构造的QFN封装的截面。
图3B是图3A的QFN封装的仰视图。
图3C是图3A的QFN封装的俯视图。
图3D图示形成图3A的QFN封装的部分制造引线框结构和晶粒。
图4A是根据另一实施方案的具有桨向上构造，具有隅角虚设垫的QFN封装的仰视图。
图4B是沿着线4B-4B获取的图4A的QFN封装的一部分的截面。
图5是根据另一实施方案的具有桨向下构造，具有隅角虚设垫的QFN封装的仰视图。
图6是根据另一实施方案的具有桨向下构造的隐藏桨引线框芯片级封装(LFCSP)的截面。
具体实施方式
某些实施方案的以下详细描述呈现本发明的特定实施方案的不同描述。但是，可以如由权利要求书所定义和涵盖的众多不同方式体现本发明。在本描述中，参考图，其中相似参考数字指示相同或功能上类似的元件。
四方扁平无引线封装的概述
集成电路(IC)封装被设计成既保护IC(还称作“晶粒”或“芯片”)又促进至较大电子装置的电连接。IC封装通常包括囊封剂、嵌入于囊封剂中的晶粒和具有引线的衬底(诸如至少部分嵌入于囊封剂中的引线框)。引线框可以包括晶粒所附接的晶粒桨和用作用于至外部电路的外部电连接的构件的引线。晶粒通过导线经由导线接合或通过带式自动接合连接至引线。
四方扁平无引线(QFN)封装较小，通常为矩形表面安装塑料封装。QFN封装通常包括具有通常与封装底部的囊封剂齐平的引线的平面引线框。引线可以不具有突部(单切)或具有从封装侧的非常小的突部(冲孔)。因此，因为引线在封装表面变为接触，而非突出，所以QFN封装经常称作“无引线”。
因此，QFN封装包括(例如，经由印刷电路板(PCB))用作至外部装置的电连接点的围绕QFN封装的底部周边的引线(或者，称作“外部引线”)的接触件或暴露部分。因为QFN大致上不具有从其侧突出的引线，且具有较短接合导线长度，所以其展现比具有突出引线的封装更小的电感，且因此提供更高的电性能。QFN封装还可以称作“微引线框封装”。
可以通过在引线框上个别或集体地囊封芯片阵列，且接着对将单件化的囊封芯片进行冲孔或切割来形成QFN封装。反向QFN封装可以在与引线相对的封装侧上包括暴露的热桨(或热垫)来改善从封装的热消散。
参考图1，示出了具有桨向下构造的常规QFN封装的一个实施例。所示QFN封装100包括囊封物110、晶粒120、接合导线125、粘合剂130、热桨140a和引线框150。术语“热桨”(“thermal paddle”)还称作热垫(“thermal pad”)、热桨(“heat paddle”)或热垫(“heatpad”)。封装100示出为使用焊接接头160、162附接至印刷电路板(PCB)180。
囊封物110用于在使热桨140a和引线框150的部分暴露的同时，囊封晶粒120、接合导线125和粘合剂130。囊封物110可以由(例如)模制化合物(诸如环氧树脂)形成。
晶粒120(或集成电路或芯片)经常形成于半导体(例如，硅)衬底上。晶粒120可以包括具有任何功能性的一个或多个集成电路(IC)。晶粒120的(若干)IC(例如)通过接合导线125电耦接至引线框150。接合导线125可以由(例如)一个或多个前述材料中的铝、铜、金或合金形成。使用粘合剂130将晶粒120实体附接至热桨140a的顶部部分。粘合剂130可以是可以将热从晶粒120有效地传送至热桨140a的导热材料。
热桨140a支撑晶粒120且还可以用于将热从晶粒120消散至QFN封装100外部。热桨140a可以由具有高热导的材料(例如，金属)形成。在具有桨向下构造的所示QFN封装100中，虽然一些封装配置允许越过桨底部的囊封剂薄层，但是热桨140a的底部部分暴露通过封装100的底部。当如所示般暴露时，可以使用焊接接头162将热桨140a的底部部分附接至PCB180。
引线框150提供晶粒120的电路与PCB 180之间的电连接。引线框150可以包括多个单独引线，其部分暴露通过封装100的底部的周边。使用焊接接头160将引线的暴露部分附接至PCB 180的接触垫。
参考图2A，下文将描述具有桨向上构造的常规QFN封装的另一实施例。具有桨向上构造的常规QFN封装还可以称作“反向QFN封装”。
所示QFN封装200包括囊封物110、晶粒120、接合导线125、粘合剂130、热桨140b和引线框150。囊封物110、晶粒120、接合导线125、粘合剂130和引线框150的细节可如上文关于图1的封装100的囊封物110、晶粒120、接合导线125、粘合剂130和引线框150所描述般。
与图1的热桨140a对比，图2A的热桨140b定位于晶粒120上。热桨140b的顶部表面暴露通过封装200的顶部表面，且被构造来与散热片或冷却板190接触以用于热消散。使用粘合剂130将热桨140b的底部部分附接至晶粒120。热桨140b的其它细节可如上文连同图1的热桨140a所描述般。
具有暴露通过囊封物110的顶部表面的热桨140b的封装200的俯视图示出于图2B中。如图2B中所示，将所示封装200的隅角加以倒角。但是，在其它实施方案中，封装200可以包括无倒角的隅角。
现在参考图2C，下文将描述封装200的引线的构造。图2C是具有桨向下构造的封装200的仰视图。因此，封装200的底部具有引线的暴露部分152，而非热桨。在沿着所有四侧的所示实施方案中，暴露部分152沿着封装200的底部的四个边缘对准。暴露部分152大致上彼此平行且大致上垂直于其开始延伸的封装200的边缘延伸。暴露部分152的各者具有定义为纵向尺寸的长度L。长度L大致上垂直于与其最接近的封装的边缘延伸。
如图2C中所示，沿着四个边缘的所有暴露部分152具有大致上彼此相同的长度。对于QFN的某个标准设计(诸如联合电子装置工程委员会(JEDEC)标准)，已采用这个构造。在JEDEC标准下，QFN封装的所有引线拥有具有约0.4mm至约0.5mm的相同长度的暴露部分的引线。
在图1和图2A中所示的QFN封装中，焊接接头160、162可能经历可在接头160、162中引起裂缝的机械和/或热应力。进一步来说，只使用焊接接头160将具有图2A的桨向上构造的QFN封装200固定至PCB 180。换句话说，QFN封装200在封装200底部的中心部分与PCB 180之间并不具有任何其它焊接接头。因此，QFN封装200的焊接接头160可以经历甚至比QFN封装100的焊接接头160更多的机械和/或热应力，此可将一些应力分与焊接接头162。图2D图示使用具有由这样的应力造成的裂缝165的焊接接头160固定至PCB的垫182的反向QFN封装200的一部分。这样的裂缝可能引起IC出故障，这称作“疲劳故障”。
如上文所描述，机械和/或热应力可能减少封装的焊接接头可靠性且最终减少封装的寿命。然而，因为如果修改QFN封装设计，那么还需要修改包括QFN封装的电子装置(或其PCB或其接口衬底设计)，所以类似任何其它IC封装的QFN封装利用对其原始设计的有限修改。因此，需要提供一种用于在最低限度地修改封装的原始设计的同时，改善QFN封装的焊接接头可靠性的解决方案。
具有可变长度引线的QFN封装
本发明的发明者认识到，除了其它设计因素，QFN封装的引线的暴露部分的长度会对焊接接头可靠性有显著的影响。引线长度的暴露部分越长，焊料与引线接触的区域就越大，且因此焊接接头可靠性就越大。特定来说，对于具有桨向上构造的QFN封装，引线的暴露部分的长度甚至更显著。但是，因为更有效的空间利用和兼容性问题，行业标准已避免引线长度的变化。
在一个实施方案中，QFN封装包括具有暴露通过其底部表面的部分的引线。引线的暴露部分可以具有不同长度。暴露部分可以基于封装中的位置，在延伸长度并不与内部导线接合界接的程度下延伸至最大长度。
在一些实施方案中，引线的暴露部分可以被分为两个或更多个群组，使得每个群组中的所有暴露部分具有相同长度，但是一个群组中的暴露部分具有不同于另一群组中的暴露部分的长度。在一个实施方案中，沿着封装的底部的边缘的中间的第一群组可以具有最长的暴露部分，但是沿着封装底部的隅角附近的边缘的第二群组可以具有最短暴露部分。两个群组之间的第三群组可以拥有具有中间长度，比第一群组的长度短且比第二群组的长度长的暴露部分。这个构造可以增加焊接接头与暴露部分之间的接触区域，从而增强焊接接头可靠性。
在另一实施方案中，群组对称地配置于封装底部的每个边缘上以避免不平衡的应力。在这样的实施方案中，囊封物的底部表面的多个边缘可以具有彼此相同的暴露部分样式。
在又一实施方案中，封装所焊接到的印刷电路板(PCB)可以拥有具有与暴露部分的长度对应或成比例的长度的导电连结区。在又一实施方案中，封装可以在其底部隅角处具有虚设垫。
在一些实施方案中，可以提供引线框以用于在QFN封装中使用。在某些实施方案中，多个引线框可以提供为阵列或网络。在囊封之前，引线框可以包括具有界定由带状物包围的内空间的多个带状物的外框。引线框还可以包括从内空间内部的其中一个带状物延伸的多个引线和从两个带状物相会的隅角延伸的系杆。在囊封之后，可以移除带状物而使引线留在单件化封装中。熟练的技术人员将了解，这样的构造在本领域中众所周知。在一个实施方案中，每个引线可以包括从带状物延伸的第一部分和从第一部分延伸的第二部分，使得第一部分置于第二部分与带状物之间。第一部分(如将在下文详细地描述，其可以在囊封之后形成引线的暴露部分)具有第一厚度，且第二部分(如将在下文详细地描述，其可以在囊封之后形成引线的内部部分)具有比第一厚度厚的第二厚度。沿着带状物定位的引线的第一部分的至少一者可以具有不同于沿着带状物的其它引线的第一部分的长度的长度。由第一部分的长度形成的样式可以对应于由上文描述的QFN封装的暴露部分形成的样式。
以上实施方案中的构造可以在对封装设计和制造技术的最小修改下增强焊接接头可靠性。进一步来说，构造并不要求对封装所附接的PCB的明显设计改变。
参考图3A至图3D，下文将描述具有可变长度引线的QFN封装的一个实施方案。所示QFN封装300具有桨向上构造，且包括囊封物110、晶粒120、接合导线125、粘合剂130、热桨140b和引线框350。囊封物110、晶粒120、接合导线125、粘合剂130和热桨140b的细节可如上文关于图2A的封装200的囊封物110、晶粒120、接合导线125、粘合剂130和热桨140b所描述般。
引线框350包括多个单独引线，其各者包括暴露部分352(其暴露通过封装300的底部的周边)和内部部分354(其嵌入于囊封物110中)。如本领域中所知，可以(例如)通过半蚀刻遮蔽的引线框形成内部部分，且尽管引线底部和侧边缘暴露，但是所得悬垂部分有助于引线保持于封装囊封物110内。虽然(若干)其它部分在底部暴露，但是只要引线的一些部分嵌入于囊封剂中，还可以利用用于形成内部引线的其它凹角轮廓。在本文件的背景中，暴露部分352还可以称作“外部引线”。进一步来说，内部部分354还可以称作“内部引线”。
如图3A中所示，每个引线的暴露部分352比内部部分354厚。内部部分354因在制造期间被蚀刻而具有约暴露部分的厚度的一半的厚度。引线的暴露部分352附接至焊料而固定至较大电子装置的PCB(未示出)或其它电接口。每个引线的暴露部分352具有定义为封装300的外侧的一端356a与在形成内部引线354的凹角轮廓上接界的封装300的内侧的另一端356b之间的纵向尺寸的长度L(图3A)。
图3B是封装300的仰视图。如图3B中所示，引线的暴露部分352被分组以具有不同长度L1、L2、L3。在所示实施方案中，存在引线的暴露部分的三个群组352a、352b、352c。第一群组352a中的引线的暴露部分定位于沿着封装300的底部的边缘的中间，且具有第一长度L1。第一长度L1可以是(例如)在约0.6mm与约1.2mm之间，例如约0.825mm。
第二群组352b中的引线的暴露部分被分为沿着边缘将第一群组352a置于其间的两个子群组352b1、352b2。第二群组352b中的引线的暴露部分可以具有比第一长度L1短的第二长度L2。第二长度L2可以是(例如)在约0.5mm与约1.0mm之间，例如约0.6mm。
第三群组352c中的引线的暴露部分被分为外侧沿着边缘的两个第三子群组352c1、352c2，使得第二子群组352b1、352b2的各者置于第一群组352a与第三子群组352c1、352c2的各自者之间。第三群组352c中的引线的暴露部分可以具有比第二长度L2短的第三长度L3。第三长度L3可以是(例如)在约0.4mm与约0.5mm之间，例如约0.5mm。
在所示实施方案中，第一群组352a、第二群组352b和第三群组352c分别具有9条引线、4条引线和8条引线。但是，熟练的技术人员将认识到，每个群组352a至352c中的引线数量和引线总数可以取决于应用而大范围变化。引线框350的其它细节可如上文关于图2C的引线框150所描述般。
在图3B中所示的实施方案中，四个边缘垫的各者上的引线的暴露部分被分组以具有不同长度。在其它实施方案中，对四个边缘的一者或更多者(但少于所有)提供具有不同长度的这样的引线群组，但是对四个边缘的至少一者提供具有相同长度的暴露部分的引线。
在另一实施方案中，在封装300的底部的引线的所有暴露部分352具有彼此不同的长度而不会形成上文描述的这样的群组。在这样的实施方案中，更接近于底部的隅角(两个边缘相会之处)的暴露部分可以比更接近于底部的边缘的中间的另一暴露部分短。较长引线可以在边缘的中间附近与较短引线交替，或引线可以朝着中间最高点持续增加。
在某些实施方案中，封装300所附接的PCB可以具有用于PCB与封装300之间的实体和电连接的连结区。这样的连结区可以具有对应于封装300的引线的不同长度的不同长度，以便进一步增强接触区域和焊接接头可靠性。
图3C是QFN封装300的俯视图。类似于图2B，QFN封装300具有暴露通过封装300的顶部表面的热桨140b。QFN封装300还可以包括囊封物110内部的顶部表面下的系杆365(用点线指示)。系杆365是引线框的部分，且与引线整体地形成以易于处理。晶粒120(图3A)(或在一些实施方案中的桨140b)附接至系杆365以相对于引线框350在适当位置维持，且在制造期间模制于囊封材料110内。
为了便于解释，图3D是在不具有囊封物110且仍与带状物有关联的情况下的部分制造的QFN封装300的仰视图。在制造期间的单件化步骤之后，移除点线370外部的部分而只留下封装300中的点线370内部的部分。
图3D示出了晶粒120、导电接合125、引线的内部部分354和暴露部分352和系杆365。导线接合125被配置来将引线的内部部分354连接至晶粒120的接触垫127。不同于引线的暴露部分352，引线的至少一个内部部分354朝着其所连接的接触垫127的各自者定向。因此，如图3D中所示，引线的内部部分354并不一定彼此平行地延伸。进一步来说，引线的内部部分354可以取决于位置而具有不同长度。
在所示实施方案中，示出了多个引线，使得每个引线具有第一端353a和第二端353b。多个引线的第一端353a沿着假想线彼此对准。每个引线包括从引线的第一端353a延伸的第一部分352(其在囊封之后形成暴露部分)和从第一部分352的部分延伸至引线的第二端353b的第二部分354(其在囊封之后形成内部部分352)。第一部分352具有第一厚度，且第二部分354具有比第一厚度厚的第二厚度。引线的第一部分352具有可变长度。
如图3D中所示，部分由于系杆365的存在和引线自邻近边缘的接近性，对于封装300的隅角处或附近的引线352、354存在有限空间。虽然暴露部分352越长，封装300的焊接接头可靠性越好，但是引线的第三群组352c只可以具有由隅角附近的有限空间容纳的长度。引线352、354不应与导线接合界接。因此，第三长度L3可以是由隅角处或附近的空间所允许的最大长度，且比第一长度L1和第二长度L2短。熟练的技术人员将认识到，第一长度L1至第三长度L3可以取决于封装的尺寸和内部构造而大范围变化。
如上文所描述，引线的暴露部分352的长度确定焊接接头的接触区域。虽然隅角附近的暴露部分的长度L3受限，但是其它暴露部分的长度L1、L2可以变得比隅角处或附近的暴露部分更长(至其最大允许长度)以增强焊接接头可靠性。进一步来说，这个构造在并不一定改变其它设计因素(包括封装所附接的PCB的设计)的情况下增强引线与PCB垫之间的焊接接头可靠性，此易于采用。因此，尽管是其中桨不能促成接合表面来用于安装封装的桨向上设计，但是可以获得良好的粘合性。
可以使用任何适当的封装工艺组装图3A至图3D的封装300。例如，提供包括引线352、354的引线框350和热桨140b，且使用粘合剂130将晶粒120安装至热桨140b的表面。或者，接合导线125可以附接于晶粒120的垫与引线352、354之间以提供晶粒120与引线框350之间的所期望的电连接性。可以使用囊封物110囊封所得结构，所述囊封物110有助于对晶粒120和接合导线125提供环境保护。虽然上文将引线框350描述为包括引线352、354和热桨140b，但是在某些构造中，引线框350和热桨140b可以是在组装工艺期间附接的单独组件。例如，热桨140b或其它晶粒载体结构可以在晶粒120附接至热桨140b之前或之后附接至引线框140b。虽然上文已描述组装封装300的特定序列，但是熟练的技术人员将了解，可以利用任何适当的序列。此外，可以包括额外封装步骤，但是为了清楚起见，已省略所述步骤。
可以任何适当的方式形成引线框350，所述方式包括(例如)使用包括用于界定内部部分354的半蚀刻工艺的冲压和/或蚀刻工艺。在某些实施方案中，金属片可以被冲压、蚀刻和/或以别的方式被处理以形成可以经受晶粒附接、导线接合和/或囊封的多个引线框。通常，引线框350与多个相邻引线框整体地形成，所述引线框在囊封之前或之后被冲压或单切以形成多个晶粒组件。在某些实施方案中，引线框350可形成为包括引线352、354以及一个或多个额外组件，诸如热桨140b和/或散热片或其它结构。
参考图4A和图4B，下文将描述具有桨向上构造的QFN封装的另一实施方案。图4A是QFN封装400的仰视图。在所示实施方案中，如上文连同图3B所描述，引线的暴露部分452被分组以具有不同长度。因此，暴露部分452的细节可如上文关于图3B所描述般。
除了具有不同长度的暴露部分452之外，封装400进一步包括系杆465(图4B)，其部分暴露通过封装400的底部。系杆465的这样的暴露部分465a定位于封装400的底部的隅角处。在本文件的背景中，系杆465的暴露部分465a还可以称作“虚设垫”。如图4B中所示，系杆465还通过囊封物110连接至暴露通过封装400的顶部表面的热桨140b。
当封装400固定至PCB或其它电接口时，焊接接头可以提供于引线的暴露部分452与PCB之间，且进一步提供于系杆465的虚设垫465a与PCB之间。因此，与引线452接触的焊接接头可以将应力分与同系杆465接触的焊接接头，且因此组合不同引线长度进一步改善焊接接头可靠性。
参考图5，下文将描述具有桨向下构造的QFN封装的又一实施方案。图5是QFN封装500的仰视图。在所示实施方案中，QFN封装500的底部包括热桨140a的暴露部分，具有不同长度的暴露引线部分552和系杆的虚设垫565a。除了QFN封装500具有如图1的封装100中的桨向下构造之外，QFN封装500的细节可以如连同图4A和图4B所描述般。
在另一实施方案中，具有桨向下构造的QFN封装可以在不具有暴露的系杆下如上文连同图3A至图3D所描述般拥有具有不同长度的暴露部分的引线。
参考图6，下文将描述根据另一实施方案的具有桨向下构造的凹进或隐藏桨引线框芯片级封装(LFCSP)。所示封装600包括囊封物610、晶粒620、接合导线625、粘合剂630、热桨640和引线框650。封装600示出为使用焊接接头160、162附接至印刷电路板(PCB)180。不同于图3A至图5中所示的封装300、400、500，封装600的热桨640嵌入于囊封物中而不会暴露至封装600外部。
可以使用任何适当的工艺形成图4A至图6的封装，所述工艺包括(例如)类似于更早关于图3A至图3D描述的工艺的工艺。
在一个实施方案中，封装600的底部可以与图3B的封装300的底部大致上相同。换句话说，封装600的底部包括具有不同长度的暴露引线部分。在另一实施方案中，封装600的底部可以与图4A的封装400的底部大致上相同，且因此具有系杆的虚设垫。封装600的其它细节可以如上文关于具有图1的桨向下构造的QFN封装100所描述般。
以上实施例中描述的构造可以通过增加给定封装和引线框构造的焊接接头的表面接触区域来提供改善的焊接接头可靠性。除了对抗热机械应力之外，构造还可以通过减少焊接接头中的机械应力来改善焊接接头中的板级机械强度，诸如耐掉落性、耐冲击性、耐振性、耐压性和/或耐扭矩性。进一步来说，可以在无需对用于QFN封装的常规引线框技术进行大量修改下形成实施方案的构造。
实施例
实际上针对焊接接头可靠性测试具有图4A和图4B的封装400的构造的封装(在下文中，“实施例1”)和常规JEDEC设计封装(在下文中，“比较性实施例”)。实施例1和比较性实施例的各者是具有10mm×10mm×0.85mm大小的84引线反向QFN封装。发现实施例1的封装具有比比较性实施例的焊接接头可靠性大至少2倍的改善型焊接接头可靠性。在测试中，比较性实施例的封装具有少于10年的预期寿命，然而实施例1的封装具有至少25年的预期寿命。
模拟实施例
通过模拟模型化具有图3A至图3D的封装300的构造的第一封装(在下文中，“实施例A”)，具有图4A和图4B的封装400的构造的第二封装(在下文中，“实施例B”)和常规JEDEC设计封装(在下文中，“比较性实施例C”)。实施例A和B具有不同长度的暴露引线部分，其中第一长度L1是0.825mm，第二长度L2是0.6mm且第三长度L3是0.5mm。比较性实施例C具有0.5mm的相同暴露引线部分长度的引线。
实施例A和B以及比较性实施例C在每循环90分钟和30分钟停留时间以及15分钟斜升时间下受到在约-40℃与约125℃之间的温度下的模拟升高环境。测试中使用的PCB具有约3.6mm的厚度。比较性实施例C从模拟的260个循环之后具有其第一个故障。实施例A从模拟的361个循环之后具有其第一个故障。实施例B从模拟的407个循环之后具有其第一个故障。
应用
可以对不同类型的集成电路封装采用上文描述的实施方案，所述集成电路封装包括(但不限于)：无引线芯片载体(LCC)与切割和冲孔类型的QFN。
进一步来说，可以对其它应用采用实施方案的构造和原理，所述应用包括(但不限于)微机电系统(MEMS)装置封装。在其中MEMS封装包括不同长度的引线的实施方案中，引线长度可以被调节以使封装的谐振频率转变为不同于封装内部的MEMS元件的工作频率。这样的构造可以增强封装的焊接接头可靠性。
利用上文描述的构造的封装可以用于不同电子装置。电子装置的实施例可以包括(但不限于)消费性电子产品、消费性电子产品的部分、电子测试设备等等。消费性电子产品包括(但不限于)移动电话、蜂窝基站、电话、电视、计算机监视器、计算机、手持式计算机、上网本、平板计算机、数字书、个人数字助理(PDA)、立体声系统、盒式磁带记录器或播放机、DVD播放机、CD播放机、VCR、DVR、MP3播放机、收音机、摄录影机、照相机、数字照相机、便携式存储芯片、复印机、传真机、扫描器、多功能周边设备、腕表、时钟等等。进一步来说，电子装置可以包括未完成的产品。
上述描述和权利要求书指的是被“连接”或“耦接”在一起的元件或特征。如本文所使用，除非另有明确陈述，否则“连接”意味着一个元件/特征直接或间接地连接至另一元件/特征，且并不一定是机械地连接。同样地，除非另有明确陈述，否则“耦接”意味着一个元件/特征直接或间接地耦接至另一元件/特征，且并不一定是机械地耦接。因此，虽然图中所示的不同示意图描绘元件和组件的实施例配置，但是额外的中介元件、装置、特征或组件可以存在于实际实施方案中(假设不会不利地影响所描绘电路的功能性)。
虽然已依据某些实施方案描述本发明，但是包括并不提供本文提出的所有特征和优点的实施方案且为所属领域一般技术人员所了解的其它实施方案还在本发明的范畴内。而且，上文描述的不同实施方案可以被组合以提供进一步实施方案。此外，一个实施方案的背景中所示的某些特征也可以并入到其它实施方案中。因此，只通过对随附权利要求书的参考定义本发明的范畴。

Claims (24)

1.一种晶粒封装，其包括：
囊封物，其具有顶部表面和底部表面，所述底部表面背对所述顶部表面，且具有多个边缘；
晶粒，其嵌入于所述囊封物中；和
引线框，其包括多个引线，所述引线的每一个包括：嵌入于所述囊封物中的内部部分，使得所述囊封物覆盖所述内部部分的顶部表面和底部表面；和通过所述囊封物的所述底部表面的所述边缘中的一个边缘暴露的暴露部分，所述暴露部分具有长度，
其中沿着所述囊封物的所述底部表面的所述边缘中的一个边缘定位的至少一个暴露部分具有不同于沿着所述边缘的其它暴露部分的长度的长度，较长的暴露部分与较短的暴露部分交替，并且
其中所述内部部分具有比所述暴露部分的厚度薄的厚度，并且所述内部部分从所述暴露部分的底部表面凹进。
2.根据权利要求1所述的封装，其中所述暴露部分的底部与所述囊封物的所述底部表面齐平。
3.根据权利要求1所述的封装，其中所述长度大致上垂直于所述边缘延伸。
4.根据权利要求1所述的封装，其中沿着所述边缘定位的所述引线的所述暴露部分被分为多个群组，使得相同群组中的所述暴露部分具有彼此相同的长度，且使得群组中的暴露部分具有不同于不同群组中的另一暴露部分的长度。
5.根据权利要求4所述的封装，其中所述多个群组包括沿着所述边缘的第一群组，所述第一群组中的所述暴露部分具有第一长度，
其中所述多个群组进一步包括沿着所述边缘的相邻于所述第一群组的第二群组，所述第二群组中的所述暴露部分具有比所述第一长度短的第二长度，且
其中所述多个群组进一步包括沿着所述边缘的相邻于所述第二群组的第三群组，使得所述第二群组置于所述第三群组与所述第一群组之间，所述第三群组中的所述暴露部分具有比所述第二长度短的第三长度。
6.根据权利要求5所述的封装，其中所述第三群组紧邻于所述囊封物的所述底部的隅角，且其中所述第一群组处于约所述边缘的中间部分。
7.根据权利要求6所述的封装，其中所述第二群组和第三群组的每一个被分成子群组以将所述第一群组置于其间，使得所述暴露部分沿着所述边缘形成对称样式。
8.根据权利要求1所述的封装，其中沿着所述囊封物的所述底部表面的所述边缘的另一个定位的至少一个暴露部分具有不同于沿着其它边缘定位的其它暴露部分的长度的长度。
9.根据权利要求8所述的封装，其中所述囊封物的所述底部表面的多个边缘具有彼此相同的暴露部分的样式。
10.根据权利要求1所述的封装，其进一步包括通过所述底部表面的隅角暴露的虚设垫。
11.根据权利要求1所述的封装，其进一步包括附接至所述晶粒并且通过所述顶部表面暴露的热桨。
12.根据权利要求1所述的封装，其进一步包括附接至所述晶粒并且通过所述底部表面暴露的热桨。
13.根据权利要求1所述的封装，其进一步包括附接至所述晶粒并且嵌入于所述囊封物中的热桨。
14.根据权利要求1所述的封装，其中所述晶粒封装包括四方扁平无引线(QFN)封装。
15.根据权利要求1所述的封装，其中所述晶粒包括所述囊封物内的集成电路或微机电系统(MEMS)装置。
16.一种电子装置，其包括：
印刷电路板(PCB)，其包括形成于其上的导电连结区；
芯片封装，其包括：
囊封物，其具有顶部表面和底部表面，所述底部表面背对所述顶部表面且具有多个边缘；
晶粒，其嵌入于所述囊封物中；和
引线框，其包括多个引线，所述引线的每一个包括：嵌入于所述囊封物中的内部部分，使得所述囊封物覆盖所述内部部分的顶部表面和底部表面；和通过所述囊封物的所述底部表面的所述边缘中的一个边缘暴露的暴露部分，所述暴露部分具有长度，其中沿着所述囊封物的所述底部表面的所述边缘中的一个边缘定位的至少一个暴露部分具有不同于沿着所述边缘的其它暴露部分的长度，较长的暴露部分与较短的暴露部分交替，并且其中所述内部部分具有比所述暴露部分的厚度薄的厚度，并且所述内部部分从所述暴露部分的底部表面凹进；和
焊接接头，其在所述连结区与所述引线的所述暴露部分之间接触并置于其间。
17.根据权利要求16所述的装置，其中所述暴露部分的底部与所述囊封物的所述底部表面齐平。
18.根据权利要求16所述的装置，其中所述长度大致上垂直于所述边缘延伸。
19.根据权利要求16所述的装置，其中多个所述连结区的每一个具有与面向至少一个连结区的所述暴露部分的各自一个的所述长度对应或成比例的长度。
20.根据权利要求16所述的装置，其中沿着所述边缘定位的所述暴露部分被分为多个群组，使得相同群组中的暴露部分具有彼此相同的长度，且使得不同群组中的暴露部分具有彼此不同的长度。
21.根据权利要求16所述的装置，其进一步包括通过所述底部表面的隅角暴露的虚设垫。
22.根据权利要求16所述的装置，其进一步包括通过所述顶部表面暴露的热垫。
23.根据权利要求16所述的装置，其进一步包括附接至所述晶粒且嵌入于所述囊封物中的热垫。
24.根据权利要求16所述的装置，其中所述芯片封装包括四方扁平无引线(QFN)封装。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111511186A (zh) * 2020-04-24 2020-08-07 国众电子(深圳)有限公司 网络变压器及滤波器组件制备方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8390103B2 (en) 2010-07-12 2013-03-05 Analog Devices, Inc. Apparatus for integrated circuit packaging
JP5204271B2 (ja) * 2011-06-16 2013-06-05 株式会社東芝 内視鏡装置および基板
US8587099B1 (en) * 2012-05-02 2013-11-19 Texas Instruments Incorporated Leadframe having selective planishing
WO2015116090A1 (en) 2014-01-30 2015-08-06 Hewlett-Packard Development Company, L.P. Thermal relief pad
JP6483498B2 (ja) 2014-07-07 2019-03-13 ローム株式会社 電子装置およびその実装構造
US9966652B2 (en) * 2015-11-03 2018-05-08 Amkor Technology, Inc. Packaged electronic device having integrated antenna and locking structure
US10109570B2 (en) 2016-09-21 2018-10-23 Intel Corporation Radial solder ball pattern for attaching semiconductor and micromechanical chips
US10312198B2 (en) 2017-10-20 2019-06-04 Advanced Semiconductor Engineering, Inc. Semiconductor device package
TWI738434B (zh) * 2020-07-24 2021-09-01 禾瑞亞科技股份有限公司 多晶片封裝製程方法
US11869831B2 (en) 2020-10-08 2024-01-09 Mediatek Inc. Semiconductor package with improved board level reliability
US20230215798A1 (en) * 2022-01-03 2023-07-06 Mediatek Inc. Board-level pad pattern for multi-row qfn packages

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1674268A (zh) * 2004-03-23 2005-09-28 株式会社瑞萨科技 半导体器件
JP2006237510A (ja) * 2005-02-28 2006-09-07 Renesas Technology Corp 半導体装置
CN1941349A (zh) * 2005-09-26 2007-04-04 三菱电机株式会社 半导体模压封装

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5723899A (en) 1994-08-30 1998-03-03 Amkor Electronics, Inc. Semiconductor lead frame having connection bar and guide rings
US5866939A (en) 1996-01-21 1999-02-02 Anam Semiconductor Inc. Lead end grid array semiconductor package
JP3012816B2 (ja) 1996-10-22 2000-02-28 松下電子工業株式会社 樹脂封止型半導体装置およびその製造方法
TW351008B (en) 1996-12-24 1999-01-21 Matsushita Electronics Corp Lead holder, manufacturing method of lead holder, semiconductor and manufacturing method of semiconductor
JP2975979B2 (ja) 1996-12-30 1999-11-10 アナムインダストリアル株式会社 ボールグリッドアレイ半導体パッケージ用可撓性回路基板
US6229200B1 (en) 1998-06-10 2001-05-08 Asat Limited Saw-singulated leadless plastic chip carrier
US6281568B1 (en) 1998-10-21 2001-08-28 Amkor Technology, Inc. Plastic integrated circuit device package and leadframe having partially undercut leads and die pad
TW428295B (en) 1999-02-24 2001-04-01 Matsushita Electronics Corp Resin-sealing semiconductor device, the manufacturing method and the lead frame thereof
KR100379089B1 (ko) * 1999-10-15 2003-04-08 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지
US7102216B1 (en) * 2001-08-17 2006-09-05 Amkor Technology, Inc. Semiconductor package and leadframe with horizontal leads spaced in the vertical direction and method of making
US6661087B2 (en) 2001-10-09 2003-12-09 Siliconware Precision Industries Co., Ltd. Lead frame and flip chip semiconductor package with the same
JP2005057067A (ja) * 2003-08-05 2005-03-03 Renesas Technology Corp 半導体装置およびその製造方法
US8013440B2 (en) * 2008-03-28 2011-09-06 Conexant Systems, Inc. Enhanced thermal dissipation ball grid array package
US8390103B2 (en) 2010-07-12 2013-03-05 Analog Devices, Inc. Apparatus for integrated circuit packaging

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1674268A (zh) * 2004-03-23 2005-09-28 株式会社瑞萨科技 半导体器件
JP2006237510A (ja) * 2005-02-28 2006-09-07 Renesas Technology Corp 半導体装置
CN1941349A (zh) * 2005-09-26 2007-04-04 三菱电机株式会社 半导体模压封装

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111511186A (zh) * 2020-04-24 2020-08-07 国众电子(深圳)有限公司 网络变压器及滤波器组件制备方法

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