201142842^ 六、發明說明： 【發明所屬之技術領域】 本發明有關於一種記憶裝置與其操作方法，且特別是 有關於一種具有三維反及閘串列的記憶裝置與其操作方 法。 【先前技術】 記憶體具有許多不同型態，包括隨機存取記憶體 讀式記憶體、動態隨機存取記憶體、同步動態隨機存 憶體與快閃記憶體。快閃記憶體已成為非揮發記憶廣 泛來源’且大量的被應用於個人電腦、個人數位助理、數 位相機、触舰餘H、行動電話與可拆式記憶體模έ且數 此外，反及閘記憶裝置為快閃記憶裝置的一常見型^ 及閘快閃記憶裝置的記憶胞的陣列以一^ 胞的控制閘極連接到一字元線的方式配置。陣列的ί包ί =憶胞串列(也就是反及财列），其t記憶胞於串列的包 ο 3 反及間串列堆4結構的非揮發記憶裝置。 擇線於反及間串列堆叠結構中，位元線、串列選 擇線、子7L線、源極侧選擇線與源 堆疊半導體層下方的材料層中，其中於半導二:= =串半導體層沉積與圖案化之二： 擇線、子碰與源極側選擇線就已經形成於基底中或材= uuc/n 201142842 層中。根據習知的製造製程，因為金屬層沉積後的污染問 題與低熱預算(thermal budget)限制，三維堆疊結構中的位 元線、串列選擇線、字元線、源極側選擇線與源極線的材 質均不可為金屬材質。因此，以摻雜多晶石夕取代金屬材質 以形成位元線、串列選擇線、字元線、源極侧選擇線與源 極線。所以無法降低導線的片電阻。致使程式化操作與讀 取操作的速度降低。這些堆疊層在經過多道堆疊製程後，
擴散濃度無法被精確的控制，導致三維堆疊元件的特性合 由底層到頂層呈現不規則的特性。 曰 傳統三維堆疊元件的源極與汲極濃度一般由離子佈 植來控制，當多層源極或汲極被離子佈植時，上層的源極 或汲極離子會穿透至下層的源極或汲極，導致底層元件的 源極與汲極區域尺寸及濃度難以被有效的定義，並可 成通道的污染。 另外，在半導體層與電荷捕捉層形成之後，必須形 垂直閘極_接反及閘串列的記憶胞至位於半導體層下 =字元線。然、而’垂直閘極的接觸孔的形成必須在^ ^的情況下裸露itj半導體層下方的字元線。因此，線距 子碰之_空間將受到限制而無法進—步_小。、 【發明内容】 其共同位元線、共同字元線 本發明提供一記憶裝置， 與源極線的材質為金屬材質。 本發明提供-記憶裝置嶋作方法，可提高記憶裝置 5 201142842 ,〇/n 的操作速度。 本發明提供位於一基底上的一記憶裝置。此記憶裝置 包括複數個半導體層、複數個共用字元線、複數個共用位 元線與一共用源極線。半導體層相互堆疊於該基底上，其 中每一該些半導體層具有複數個反及閘串列，且每一該些 反及閘串列包括複數個記憶胞與至少一串列選擇電晶體， 且母一s玄些反及閘串列具有一第一端與一第二端。該些共 用字元線配置於該些半導體層上，其中每一該些字元線耦 接至該些半導體層的同一列中的該些記憶胞，且耦接至同 一共用字元線並未於不同半導體層的該些記憶胞共用該共 用字元線作為一閘極。共用位元線配置於該些共用字元線 上，其中每一該些共用位元線與配置於該些半導體層的同 一行中的該些反及閘串列的該些第一端耦接。共用源極線 配置於該些共用字元線上，其中該共用源極線與該些半導 體層的該些反及閘串列的該些*第二端賴接。 根據本發明一實施例所述之5己憶裝置，其中每一該些 共用字元線包括一頂部金屬層與一底部多晶矽層。 根據本發明一實施例所述之記憶裝置，其中該頂部金 屬層的材質包括銅、鎢、鈷、鎳或矽化鎢。 根據本發明一實施例所述之5己憶裝置，其中每一該些 記憶胞包括沿著一第一方向延伸的一主動區、沿著與該第 —方向垂直的—第二方向延伸的/第一閘極線、沿著與該 第二方向平行的一第三方向延伸的一第二閘極線與一電荷 捕捉結構，且該第一閘極線與該第一閘極線分別配置於該 aoc/π 201142842 主動區的兩對邊，且電荷捕捉結構配置於該主動區與該第 問極線之間以及該主動區與該第二閘極線之間。 根據本發明一實施例所述之記憶裝置，其中該電荷捕 捉結構包括依序堆疊的一第一絕緣層、一電荷捕捉層鱼— 第二絕緣層。 一 根據本發明一實施例所述之記憶裝置，其中每一該些 =及閘串列包括配置於該反及閘串列的該第二端且位 =記憶胞與該共用源極線之間的至少—源極側選擇電= 根據本發明一實施例所述之記憶裝置，其中每一兮此 =串列的該些串列選擇電晶體的-數量等麟些 瑕層的一數量。 配置1 艮ίίτ卜實施例士所述之記憶裝置更包括_至 列選擇:體層的同一列中的串列選擇電晶體的至少-串 =據t翻—實施例所述之記憶裝置，其中每 =位=經由—位元線接_接至配置於該些層 列的每 該些反及閘串列的該些第―端，位科位! ，接觸與該些半導體層的同—行中的該些反厂凡 的一重摻雜區 第-端之間的一位元線接觸區是具有―；一導電型 極績=本發明—實施例所述之記憶裝置，其中該丘㈣ 串列的該些第二端，位於該源極線;觸 7 〇c/n 201142842 每一该些第二端之間的一源極線接觸區是具有一單一導電 型的一重摻雜區。 本發明更提供位於一基底上的_記憶裝置。此記憶裝 置包括複數個半導體層、複數個共时元線、複數個共用 位兀線與—制源極線。半導體層相互堆疊於該基底上， 其中每—雜半導體層具能數做及财列該 些反及閘串列包括複數個記憶胞與至少一串列選擇電晶 體^且每-該些反及閘串列具有—第—端與—第二端。: 一該些共財元_接魏置於該財導體層的同一列中 ===1每一該些共用位元線經由一位元線接觸耦 卞此莖1半導體層的同—行中的該些反及閘串列的 二第一鳊，位於該位元線接觸與該些半導體層的同一行 反及閘串列的每-該些第—端之間的—位元線接 觸疋具有-單-導電型的-第-重摻雜區。共用源極綾 J極，繼該些半導體層的該些反及間串列 二，位於該源極線接觸與該些半導體層的該此 ^，串列的每—該些第二端之間的—源極線接觸^ 有该單一導電型的一第二重摻雜區。 /、 —根據本發明一實施例所述之記憶裝置，其中該此並 置於該些半導體層上，且該些共用位元、ϋς: 用源極線則配置於該些共用字元線上。 根據本發明一實施例所述之記憶裝置， 電型為Ν型、Ρ型或是無不純摻雜物的本徵型/Λ早—導 根據本發明一實施例所述之記憶裝置，其中每一1此 201142842 / 3〇c/n 部金括銅、鶴、始、鎳或石夕“。 i據本發明—實施例所述之記憶裝置，其中每一該些 ί用ΐΐ線包括—頂部金屬層與-底部多晶抑，且該頂 化鹤。 . 〜 ——-a.，声· 中 金屬層之材質包括銅U古'錄或 人厚白紅 一 47冗螞，且该底部複 口增匕括一缚金屬層與堆疊於該薄金屬層上 層0 2m^線包括—頂部金屬層與—底部複合層，且該頂部 的 多晶碎
根據本發明一實施例所述之記憶裝置，其中每一該此 記憶胞包括沿著一第一方向延伸的一主動區、沿著與 了方向垂直的一第二方向延伸的一第一閘極線、沿^與該 第二方向平行的一第三方向延伸的一第二閘極線與一電荷 捕捉結構，且該第一閘極線與該第二閘極線分別配置於該 主動區的兩對邊，且電荷捕捉結構配置於該主動區與該第 一閘極線之間以及該主動區與該第二閘極線之間。 根據本發明一實施例所述之記憶裝置，其中該電荷捕 捉結構包括依序堆疊的一第一絕緣層、一電荷捕捉層與一 第二絕緣層。 根據本發明一實施例所述之記憶裝置，其中每一該些 反及閘串列包括配置於該反及閘串列的該第二端且位於該 些記憶胞與該共用源極線之間的至少一源極侧選擇電晶 艚。 根據本發明一實施例所述之記憶裝置’其中每一該些 反及閘串列的該些串列選擇電晶體的一數量等於該些半導 體層的一數量。 ^c/n 201142842 根據本發明一實施例所述之記憶裝置更包括耦接至 配置於半導體層的同一列中的串列選擇電晶體的至少一串 列選擇線。 本發明又提出一種記憶裝置的操作方法。此記憶裝置 包括複數個反及閘串列的複數個堆疊半導體，备一該也 反及閘串列具有-第-端與-第二端，且每一該些反及閘 ^列包括複數個相互串聯的記憶胞，記憶裝置更包括 複數個制字元線，且每—該些制字元雜接至配置於 該些半導體層的同-列中的該些記憶胞。此方法包括對於 f些反及閘串列中的-選定反及閘串列的該些記憶胞進行 ，除操作。上述抹除操作包括施加—第—電壓於分別輕 接，抹除之該敎反及閘串列的該些記憶胞的該些共用字 =各上，並且施加一第二電壓於耦接至該選定反及閘串列 第，端的一共用源極線。當由該選定反及閘串列的該 一綠％至該選疋反及閘串列的該第二端依序將該些共用字 万接地時，則由該選定反及閘串列的該第一端至該選定 些記7列的該第二端，依序抹除該選定反及财列的該 二ί跑。當由該選定反及閘串列的該第二端至該選定反 該^^列的該第一端依序將該些共用字元線接地時，則由 」端疋反及閘串列的該第二端至該選定反及閘串列的該第 別耦接依序抹除該選定反及閘串列的該些記憶胞。當將分 記憶胞至該選定反及間串列的該些記憶胞中的複數個選定 選^反的該些共用字元線同時接地時，則選擇性的抹除該 疋及間串列的該些記憶胞中的該些選定記憶胞。當將 ioc/n 201142842 =;選定反ΐ閘串列的該些記憶胞的-連續區塊 的^記憶胞的該連續區塊。當將分·接至該選定= 閘串列的該些記憶胞的所有該些共夂及 則同時抹除該選定反及閘串_所有該些記憶胞。時’ β根據本發明-實施例所述之操作方法，其中該第 壓小於或等於該第二賴，且該第1壓大於零。 根據本發明-實施例所述之操作方法，其中 選定反及閘串列的該第-端的—糾位元線是處於置亥 狀態。 子直 根據本發明-實施例所述之操作方法，其中該反 串列，包括位於該第-端旁的至少―串列選擇電晶體以及 位於該第二端旁的至少-源極側選擇電晶體，且該些 胞位於該㈣聊電晶難該源_獅電晶體之間^ 施加該第-電壓至分職接至該反及閘串列的該些記憶胞 的該些共用字元線的步驟還包括施加該第一電壓至耦接至 該源極侧選擇電晶體的一源極侧選擇線，且施加該第一電 壓至耦接至該串列選擇電晶體的串列選擇線。 於本發明中，共用位元線、共用字元線、串列選擇線、 源極側選擇線與共用源極線均配置於整個半導體層上〔因 此，共用位元線、共用字元線、串列選擇線、源極側選擇 線與共用源極線的材質使用並不受限於記憶裝置製造過程 的熱預算。換句話說，共用位元線、共用字元線、串列選 擇線、源極側選擇線與共用源極線的材質可以為金屬材 11 201142842 , juc/η 質。因此，可增進記憶裝置的操作速度。再者，由於半導 體層與電荷捕捉層的形成不再受限於熱預算，因此底部絕 緣層/第一絕緣層的材質可以是熱氧化物。所以可以有效抑 制第一絕緣層的漏電流問題。另外，可增進記憶胞的可信 度。 ° —為讓本發明之上述特徵和優點能更明顯易懂’下文特 舉貫施例，並配合所附圖式作詳細說明如下。 【實施方式】 圖1繪示為根據本發明一實施例的一種具有三維反及 閘串列的記憶裝置的一等效電路圖。如圖i所示，本實施 例的一記憶裝置100包括數個相互堆疊的半導體層。必須 >主意的是，圖1僅繪示兩半導體層1〇2&與102b作為本發 明之範例。也就是圖i中所顯示的半導體層的數量並不限 制t發明的範圍，且半導體層的數量可以依據實際需要而 ，變。此外，於本實施例中，半導體層102a與102b例如 是由多晶矽(例如N型或P型導電型的輕摻雜多晶矽)形成 ，主動層。於其他實施例中，半導體層102a與102b例如 是由本徵型多晶矽所形成的主動層。也就是主動層可為不 具有任何不純摻雜物的多晶矽層。 之後，請參照圖1，每一半導體層102a與102b具有 數個反及閘串列(NAND string)，例如半導體層i〇2a的反 及閘串列S1與半導體層1〇2b的反及閘串列S2。值得注意 的是，圖1僅在每一半導體層l〇2a與l〇2b繪示一個反及 12 201142842 υυο/η 閘串列作為本發明的一簡略範例。也就是圖1所示的每一 半導體層的反及閘串列數量並非用於限制本發明，且每一 半導體層的反及閘串列數量可以根據實際需要而改變。 再者’仍請參照圖1，每一反及閘串列包括數個記憶 胞。更明確的說，反及閘串列S1包括記憶胞MR11至 MRln ’且反及閘串列S2包括記憶胞MR21至MR2n。此 外’每一反及閘串列包括至少一串列選擇電晶體與至少一 源極侧選擇電晶體。更進一步，反及閘串列S1包括串列 選擇電晶體TSGD11與TSGD 12，且反及閘串列S2包括 串列選擇電晶體TSGD21與TSGD22。此外，反及閘串列 S1包括源極侧選擇電晶體TSGS1，且反及閘串列S2包括 源極側選擇電晶體TSGS2。值得注意的是，每一反及閘串 列的串列選擇電晶體的一數量等於半導體層的一數量。也 就是’如圖1所示，兩個半導體層1〇2&與1〇2b相互堆疊， 則分別位於半導體層l〇2a與i〇2b的反及閘串列S1與S2 分別具有兩個串列選擇電晶體。另外，對於每一個反及閘 串列’串列選擇電晶體僅其中之一為增益型電晶體。因此， 增益型電晶體以外的其它串列選擇電晶體之中，至少有一 個是空乏型電晶體。於本發明的一實施例中，增益型電晶 體以外的所有串列選擇電晶體例如是空乏型電晶體。再 者’必須注意的是，對於配置於半導體層的同一行中卻位 於不同半導體層的反及閘串列而言，反及閘串列的增益型 電晶體則配置於半導體層的不同列中。 此外’對於每一反及閘串列而言，記憶胞彼此串聯並 13 201142842、 且配置於串列選擇電晶體與源極侧選擇電晶體之間。具體 而吕’如圖1所示，對於反及閘串列si而言，記憶胞MR11 至MRln配置於源極側選擇電晶體TSGS1與串列選擇電晶 體TSGDll和TSGD12之間。相似的’對於反及閘串列S2 而言’記憶胞MR21至MR2n配置於源極側選擇電晶體 TSGS2與串列選擇電晶體TSGD21和TSGD22之間。 此外’為了於以下詳述記憶裝置的結構’每一反及閘 串列接近串列選擇電晶體的一端以一第一端表示之，而每 一反及閘串列接近源極側選擇電晶體的一端則以一第二端 表不之。然而，上述每一反及閘串列的端點的表示方法並 不用於限制本發明。 請參照圖1，記憶裝置1〇〇更包括數個共同字元線 WL1至WLn，且共同位元線wu至WLn配置於一高度 準位鬲於半導體層1〇2&與1〇2b的最頂層的高度準位。換 句話說，共同字元線WL1至WLn配置於反及閘串列的半 導體層上的一層上。此外，值得注意的是，每一共同字元 線WL1至WLn分別耦接至配置於半導體層1〇2a與1〇2b 的同-列中的記憶胞。另外，耗接至同一共同字元線且位 於不同半導體層的記憶胞共享同一共同字元線作為問極。 以圖1中共同子元線WLn為例，半導體層1〇23的反及閘 串列S1的s己憶胞MRln與半導體層1〇2b的反及閘串列S2 的s己憶胞MR2n配置於半導體層1〇2&與1〇2b的同一列， 並且分享同-共同字元線WLn作為問極。另外，於本發 明的一實施例中，共同字元線的材質例如是推雜多晶石夕， 201142842 ; ioc/n 例如N型或p型的重換雜多晶妙 每—共同字元線的-部份包括=二 =二ί心晶石夕層。上述項部金屬層的材質包括銅、 邱吝曰广或金屬雜物，例如是魏鎢。此外，上述底 如是ν型或是？型的重摻雜多砂層。於其 中’位於半導體層上的每—共同字讀的一部份 屬層與一底部複合層，此複合層包括-薄金
屬=堆疊於此薄金屬層上的―多晶㈣。上述多晶石夕層 歹型或是ρ型的重摻雜多晶⑪層。薄金屬層的材質 例如疋氮化鈕或氮化鈦。 再者’如冑1所示’本實施例的記憶裝置1〇〇更包括 至7 $歹|】選擇、線’其輕接至配置於半導體層的同一列中 的串列選擇電晶體。也就是半導體層職的反及閘串列的 串列選擇電晶體TSGD11與半導體層獅的反及間串列 的串列選擇電晶體TSGD21分享同—串列選擇線SGD1， 且半導體層102a的反及閘串列的串列選擇電晶體TSGm2 與半導體層102b的反及财㈣串舰擇電晶體TS(JD22 分享同一串列選擇線SGD2。另外，於本發明的一實施例 中’β串列選擇線(例如串列選擇線SGm與SGD2)的材質例 如是摻雜多晶矽，例如N型或p型的重摻雜多晶矽。又， 於另一實施例中，位於半導體層上的串列選擇線的一部份 包括-頂部金屬層與—底部多晶料。上述頂部金屬層的 材質例如是鎢、鈷或鎳。此外，上述底部多晶矽層例如是 N型或是P型的重摻雜。於其他實施例中，位於半導體層 15 201142842„JC/n 上的串列選擇線的—部份包括—頂部金屬層與—底部複合 層，此複合層包括一薄金屬層與堆疊於此薄金屬層上的一 多曰曰矽層。上述多晶矽層例如是N型或是p型的重摻雜多 aa石夕層。薄金屬層的材質例如是氮化组或氮化鈦。 再者，本實施例的記憶裝置1〇〇包括至少一源極侧選 擇線，其純至配置於半導縣的同—列巾的源極側選擇 電晶體。也就是半導體層驗的反及閘串列的源極側選擇 電晶體TSGS1與半導體層職的反及财列的源極側選 擇電晶體TSGS2共享源極侧選擇線SGS。另外，於本發明 的一實施例中，源極側選擇線(例如源極側選擇線SGsiX# SGS2)的材質例如是摻雜多晶石夕，例如]^型或1>型的重摻 雜多晶碎。又’於另-實施射，位於半導體層上的源極 侧選擇線的一部份包括一頂部金屬層與一底部多晶矽層。 上述頂部金屬層的材質例如是鶴、料錄。此外，上述底 ，多晶石夕層例如是N型或是p型的重摻雜多晶，於其他 實施例中，位於半導體層上的源極侧選擇線的__部份包括 頂部金屬層與-底部複合層，此複合層包括—薄金屬層 ，堆疊於此薄金屬層上的—多晶;g夕層。上述多晶妙層例如 型或是P型的4摻雜多晶;^層。薄金屬層的材質例如 疋氮化纽或氮化欽。 此外，如圖1所示，本實施例的記憶裝置1〇〇更包括 數個共同位元線BL’配置於共同字元nWL1至WLn、串 列選擇線SGD1與SGD2以及源極側選擇線SGS上方。換 句話說，共同位元線BL配置於一高度準位高於共同字元 201142842 aoc/n 線WLl至WLn、串列選擇線SGm與SGD2以及源極側 選擇線SGS的高度準位。值得注意的是，每一共同位元線 BL輕接至配置於半導體層的同一行中的反及閘串列的第 一端。以圖1所示的反及閘串列S1與S2為例，反及閘串 列S1與S2配置於半導體層i〇2a與i〇2b的同一行中，所 以共同位元線BL耦接反及閘串列S1與S2的第一端。於 本發明的一貫施例中，每一共同位元線經由一位元線接 觸，耦接至配置於半導體層的同一行中的反及閘串列的第 籲一端。以反及閘串列S1與S2為例，共同位元線BL經由 一位元線接觸104，輕接至兩反及閘串列S1與S2的第一 端。再者，位於位元線接觸104與反及閘串列S1的第一 端之間的一位元線接觸區l〇4a以及位於位元線接觸1〇4 與反及閘串列S2的第一端之間的一位元線接觸區1〇扑是 配置於半導體層的同-行中，且為具有一單一導電型的推 雜區再者，重換雜區則分別形成於位元線接觸與半 導體層102a與l〇2b中。而單-導電型意指摻雜區是由僅 • 具有一種導電型態的摻雜物所形成。更進一步，前述摻雜 區例如是具有相對高摻雜濃度的摻雜物且為單一導電型的 f摻雜區。單—導電型例如SN型或是P型。值得注意的 當半導體層102a與猶的材質為輕摻雜多晶石夕了則 每一位元線接觸區(例如位元線接觸區1〇如與1〇4的的單一 導電型是與半導體層1G2a與腿的導電型相同。於其: 當半導體層逝a與臟的材質為不具有;壬何 多雜物的本徵型多㈣，則位元線接砸(例如位元線接觸 17 201142842^ 區104a與104b)例如是本徵型掺雜區或是具有n型或p型 導電型的重摻雜區。 此外，如圖1所示，本實施例的記憶裝置1〇〇更包括 一共同源極線SL，配置於共同字元線wu至WLn、串列 選擇線SGD1與SGD2以及源極侧選擇線SGS上方。換句 治說，共同源極線SL配置於一高度準位高於共同字元線 WL1至WLn、串列選擇線SGD1與SGD2以及源極侧選擇 線SGS的高度準位。再者，共同源極線％配置於一高度 準位低於共同位元線BL的高度準位。值得注意的是共同 ，極線SL祕至半導體層的反及閘串列的第二端。因此， 每-反及閘串列的源極側選擇電晶體位於記憶胞與共同源 極線之間。於本發明的一實施例中，共同源極線乩經由 一源極線接難接至半導體相反及閘串列的第二端。以 位於源極綠桩錨ιη<也c .
ϋ問串列si與s2為例，共同源極線sl經由一源極線 106’编接至兩反及閘串列S1與％的第二端。再者， aoc/n 201142842 型相同。於其他實施例中，當半導體層1〇23與1〇2b的材 質為不具有任何摻雜物的本徵型多晶矽，則源極線接觸區 (例如源極線接觸區l〇6a與l〇6b)例如是本徵型摻雜區或是 具有N型或P型導電型的重摻雜區。 以下將配合顯示圖1的記憶裝置的記憶胞的三維立體 圖的圖2描述本發明記憶裝置的記憶胞結構。圖2A為圖2 沿線A-A'的剖面圖’圖2B為圖2沿線B-B'的剖面圖，而 圖3繪示為圖2A的記憶裝置的上視簡圖，上述三圖則用 於更進一步詳述本發明的記憶裝置的記憶胞結構。值得注 意的是，為簡化圖示，則省略不繪製形成於半導體層/主動 層之間、位元線、共同字元線與共同源極線之間以及共同 字元線之間的介電層。請參照圖2，於本實施例中，記憶 胞配置成一陣列，且配置於一基底200上。基底200例如 是一絕緣層上覆晶基底(silicon-on-insulator substrate)換 句話說，基底200包括一矽基底200a與堆疊於矽基底200a 上的一絕緣層200b。於基底200上，有數個相互堆疊的主 動層（亦即圖1中所示的半導體層）。主動層的材質已經於 上述實施例中詳述，故不在此作贅述。值得注意的是，於 圖2所示的本實施例中，只繪示堆疊於基底200上的兩堆 疊的主動層202a與202b，而圖2所顯示的主動層數量並 不限制本發明的範圍。換句話說，主動層的數量可以依照 實際需要而改變。再者，每一主動層202a與202b包括數 個矩形主動區以分別形成反及閘串列。也就是於圖2所示 的範例中，主動層202a包括主動區AA11、AA12與AA13， 201142842 «oc/π 且主動層202b包括主動區AA2卜AA22與AA23。此外， 同一主動層的主動區以共同字元線(例如圖2所示的共同 字元線208與210)而彼此分離。 請參照圖2A，雖然沿著線A-A，的圖2剖面圖顯示記 憶裝置的四個記憶胞，但是上述實施例中所提到的沿著線 A-A’方向上的記憶胞、串列選擇線SGD1與SGD2、源極 侧選擇線SGS、共同位元線BL與共同源極線SL皆顯示於 圖2A中以對於記憶裝置的結構給予一個更清楚的描繪。 請參照圖2A，很明顯的共同字元線WL1至WLn、串列選 擇線SGD1與SGD2以及源極侧選擇線SGS皆配置於一高 度準位高於整個主動層202a與202b的高度準位。再者， 位於線A-A，上的共同位元線BL則位於一高度準位高於共 同字元線WL1至WLn、串列選擇線SGD1與SGD2以及 源極側選擇線SGS的高度準位，且更高於整個主動層2〇2a 與202b的高度準位。又，共_極線％則位於一高度準 位高於共同字元線WL1至WLn、串列選擇線SGm與 SGD2以及源極傾擇線SGS的高度輪，且更高於整個 主動層202a與202b的高度準位。 此外，如圖2A與圖3所示，㈣顯的共同位元線肌 經由-位元線接觸2〇4，同時_至主動層咖與2〇沈 的反及閘串歹j S1與S2。換句話說’位元線接觸撕穿透 主動層202b與202a。此外，如圖2A與圖3所示共同源 極線SL經由一源極線接觸2〇6，同時耦接至主動声2〇2a 與202b的反及閘串列S1與S2。亦即，源極線接觸曰2〇6穿 201142842 ioc/n 透主動層2〇2b與202a。 此外，於圖2與圖2B所示的本實施例中，每一共同 子元線208與210的材質例如是多晶石夕。具體而言，共同 子元線的材質例如是摻雜多晶石夕，例如N型或p型的重摻 雜多晶矽。再者，於另一實施例中，請參照圖2B，共同字 元線210包括跨越主動層202a與202b的一頂部字元線部 份210a以及從主動層202a與202b的頂層延伸至底層的一 閘極線部份21〇b。此外，頂部字元線部分21〇a可包括一 頂部材料層212a與一底部材料層212b。頂部材料層212a 之材質例如是金屬，包括鎢、銘或錄，而底部材料層2i2b 之材質例如是多晶矽，包括N型或P型的重摻雜多晶石夕。 於其他實施例中，底部材料層212b例如是一複合層，其包 括一薄金屬層與堆疊於薄金屬層上的一多晶石夕層。上述多 晶矽層例如是N型或是P型的重摻雜多晶矽層。薄金屬層 的材質例如是氮化鈕或氮化鈦。 此外，閘極線部分21 Ob包括數個閘極線(例如圖2b 中所示的閘極線214a、214b、214c與214d)。閘極線(例如 圖2B中所示的閘極線214a、214b、214c與214d)的材質 巧如是多晶矽，包括N型或P型的重摻雜多晶矽。於其他 實施例中，每一閘極線例如是一複合結構，其包括一^金 屬層與堆疊於薄金屬層上的一多晶石夕層。上述多晶石夕層例 如是N型或是p型的重摻雜多晶矽層。薄金屬層的材質例 如是氮化鈕或氮化鈦。 仍舊參照圖2B，每一記憶胞(例如以虛線圈起並標示 21 201142842^ 為216的記憶胞）包括沿著一第一方向（例如線A-A’的方向） 延伸的一主動區AA22、沿著指向基底200表面的一第二 方向yl延伸的一閘極線214b、沿著指向基底200表面的 一第三方向y2延伸的一閘極線214c以及一電荷捕捉結構 218。值得注意的是，第二方向yl與第三方向y2分別垂直 於第一方向。 又，對於記憶胞216而言，閘極線214b與214c分別 配置於主動區A22的兩對邊。再者，電荷捕捉結構218配 置於主動區AA22與閘極線214b之間以及主動區AA22與 儀 閘極線214c之間。值得注意的是，電荷捕捉結構218包括 依序堆疊的一第一絕緣層218a、一電荷捕捉層218b和一 第二絕緣層218c。第一絕緣層218a的材質包括以熱氧化 製成形成的氧化矽。電荷捕捉層218b材質包括氮化矽。另 外’第二絕緣層218c的材質包括以熱氧化製程或化學氣相 沉積法所形成的氧化石夕。於本發明一實施例中，第二絕緣 層218c的材質包括具有高介電常數的絕緣材質。 、 以下將配合圖4A至圖9A、圖4B至圖7B以及圖8a， 與圖9八，更進-步描述本發明記憶裝置的記憶胞結構以及 鲁 其製造方法。圖4A至圖9A為圖2沿著線A_A.的剖面圖， 繪示根據本發明-實施例的一種記憶裝置的製造方法 4B至圖7B為圖2沿著線B_B，的剖面圖，繪示根據本發明 -實施例的在形成共同源極線與共同位元線之前的一種形 成記憶裝置的初始結構的流程步驟。圖8A，繪示在形成^ 同位元線之前的記憶裝置的初始結構的上視圖。圖9Α，ς 22 201142842 ; ioc/n 示根據本發明一實施例的記憶裝置的上視圖。 请參照圖4A與圖4B，於本實施例中，提供一基底 400,此基底400上有數個材料層。基底4〇〇例如是具有一 矽基底400a與堆疊於矽基底4〇〇a上的一絕緣層4〇%。材 料層包括依序堆疊的一主動層4〇2a、一介電層45〇、一主
動層402b與一介電層452。必須注意的是，圖4A與圖4B 僅繪示兩主動層402a與402b作為本發明之範例。也就是 圖4A與圖4B中所顯示的主動層的數量並不限制本發明的 _ 範圍，且主動層的數量可以依據實際需要而改變。介電層 450與452的材質包括氧化石夕。此外，主動層4〇2a與4〇2b 的材質包括非摻雜多晶矽或N型或p型的輕摻雜多晶矽。 值得注意的是’對於每一主動層4〇2&與4〇2b而言， 至少有一重摻雜區(例如重摻雜區454a與454b)配置於在後 續製造程序中用於形成反及閘串列的事列選擇電晶體的區 域456附近。再者，於每一主動層4〇2a與4〇2b中的至少 一重摻雜區則用於形成空乏型串列選擇電晶體。值得注意 φ 的是，當主動層4〇2a與402b的材質為輕摻雜多晶矽，則 主動層402a與402b的導電型與重摻雜區454a與454b的 導電型相同。換句話說’每一主動層4〇2a與402b的整體 各處的導電型都是單一的。 請參照圖5A與圖5B，進行一圖案化製程以將介電層 452與450、主動層4〇2a與402b以及絕緣層400b轉換成 介電層452a與450a、主動層402a'與402b，以及絕緣層 400b’。再者，每一主動層4〇2a'與402b，包括數個矩形主動 23 201142842』 區以於後續製程步驟中分別形成反及閘串列。又，矩形主 動區彼此平行。舉例而言，主動層402a，包括主動區aau、 AA12與AA13 ’而主動層4〇2b，包括主動區AA2h AA22 與AA23 °另外，配置於不同主動層4〇2a，與4〇2b,的同一 行中的主動區彼此對齊。舉例而言，主動區AA21對齊於 ^動區AA11，主動區AA22對齊於主動區AA12，而主動 區AA23對齊於主動區AA13。而圖案化製程包括一钱刻 製程例如是一非等相性蝕刻製程。 請參照圖6A與圖6B，於基底400上形成一電荷捕捉 結構418。電荷捕捉結構418包括依序堆疊的一第一絕緣 層418a、一電荷捕捉層418b和一第二絕緣層418c。第一 絕緣層418a、電荷捕捉層418b以及第二絕緣層418c的材 質以及第一絕緣層4l8a、電荷捕捉層418b以及第二絕緣 層418c的形成方法已經於前述實施例中詳述，因此不在此 作贅述。之後，於基底400上方形成導電層460與462以 填滿同一主動層的主動區之間的空間。導電層462的材質 例如是鎢、鈷或鎳。導電層460例如是N型或是p型的重 摻雜多晶矽層。於其他實施例中，導電層46〇例如是一複 合層’其包括一薄金屬層與堆疊於薄金屬層上的一多晶矽 層。也就是在多晶石夕層與第二絕緣層418b之間具有一薄金 屬層。上述多晶石夕層例如是N型或是P型的重摻雜多晶石夕 層。薄金屬層的材質例如是氮化鈕或氮化鈦。值得注意的 疋’藉由於多晶石夕層與第二絕緣層418b之間形成薄金屬層 (例如氮化鈕）’則增加第二絕緣層418b與薄金屬層之間的 24 J〇c/n 201142842 數，料降低本發_記憶裝置的抹除操作的抹除電 ，參照圖7A與圖7B，進行—圖案化製程已將導電層 ” 460轉換紐個制字元線偷、至少—串列選擇線 W如圖7A所示的串列選擇線SGD1與SGD2)以及至少一 ，極側選擇線(例如圖7A所示的源極側選擇線8呵。 子元線464、串列選楼始 線SGS相互平行_以及源極側選擇 且配置於主動層402a，與402b'的每一主 2上方並跨越每—主動區。此外，每一共同字元線464 括-頂部字元線部分464a與—閘極線部分條。對於 母一共同字το線464而言’跨越過主動層搬㈣概，的 主動區的頂部字元線部分464a包括圖案化導電層條盘 部^案化導電層偏ae另外，對於每一共同字元線你 而β ’閘極線部分464b由主動層4〇2a，與4〇2b，的頂層延伸 至主動層402a’與402b，的底層。此外，問極線部分包 括數個閘極線(例如圖7B中所示的閘極線468a、468b、. 與468d)。每-閘極線由主動層的頂層延伸至主動層的底 層。因此閘極線468a' 468b、468c與468d則作為主動層 4—02a’與40Jb^的反及閘串列S1與幻的記憶胞的閘極。又， 母一共同字το線464經由閘極線(例如圖7B所示的問極線 468a、468b、條與468d)減至不同主動層（例如主動層 402a’與402b1)的同一列上所配置的記憶胞。 相似的’每一串列選擇線SGm與SGM包括一頂部 串列選擇線部分與-㈣卿_線部分。對於每一串列 25 201142842 c/n 選擇線SDGl與SGD2而言’跨越過主動層4〇2a，與402b， 的主動區的頂部串列選擇線部分包括圖案化導電層462a 與部份圖案化導電層460a。另外，對於每一串列選擇線 SGD1與SGD2而言，串列選擇閘極線部分由主動層4〇2a， 與402b’的頂層延伸至主動層402a，與402b，的底層。又，串 列選擇閘極線部分包括數個串列選擇閘極線，且每一串列 選擇閘極線由主動層的頂層延伸至主動層的底層。因此， 串列選擇閘極線作為主動層402a’與402b，的反及閘串列si 與S2的串列選擇電晶體的閘極。值得注意的是，分別配 置於主動層402a，與402b，(亦即圖7A中所示的主動區AA12 與AA22)中力重摻雜區454a與454b以及串列選擇線s⑽ 與SGD2的串列選擇閘極線分別形成空乏型串列選擇電晶 體0 相似的，對於每一源極侧選擇線(例如圖7A中 源極側選擇電晶體SGS)包括-頂部源極側選擇線部分盘 -源極側選擇閘極線部分。對於每—源極側選擇線咖^而 言’跨越過主動層術與衡的主動區的頂部源極 擇線部分包括圖案化導電層462a與部份圖 、 每—源極侧選擇線鄉而言， :2;與働，的底層。又，源極^ 個源極側選·極線，且每—源極側選擇_ = 的頂層延伸至主動層的底層。因此，源極側選擇^層 為主動層術與娜，的反及閘串列Sl#s2的二: 26 201142842 / ioc/n 擇電晶體的閘極。 之後，於基底400上方形成一介電層47〇，以填滿共 同字元線464、串列選擇線SGD1與SGD2以及源極側選 擇線SGS之間的空間。換句話說，共同字元線464、串列 選擇線SGD1與SGD2以及源極側選擇線SGS以介電層 470而彼此分離。介電層47〇的材質包括氧化矽。 凊參照圖8A與圖8A’’進行一圖案化製程以於介電層 470、452a、450a以及主動層402b’中形成溝渠472，且溝 参 渠472的底部裸露出源極側選擇線SGS旁反及閘串列S1 與S2的終端部份上的底層主動層（亦即主動層402a，)的上 表面。溝渠472的長邊方向平行於共同字元線464、源極 側選擇線SGS與串列選擇線SGD1與SGD2的長邊方向。 之後’以一導電層474填滿溝渠472已形成一共同源極線 SL °共同源極線Sl的長邊方向平行於共同字元線464、 源極側選擇線SGS與串列選擇線SGD1與SGD2的長邊方 向。具體而言’共同源極線SL經由一源極線接觸474a耦 參 接至主動層的反及閘串列的終端。換句話說，共同源極線 SL經由源極線接觸474a與主動層的每一主動區接觸。共 同源極線SL的材質例如是多晶矽，包括n型或p型的重 換雜多晶石夕。於一實施例中，共同源極線SL的形成方法 例如是形成一重摻雜多晶矽層以填滿溝渠472、回蝕刻重 推雜多晶石夕層以在溝渠472頂部形成淺凹陷，以及以金屬 材質例如鎢填滿淺凹陷。 之後’進行一熱製程以將重摻雜的共同源極線SL中 27 i〇c/n 201142842 的摻雜物擴散至主動層402a，與402b，中以分別形成源極線 接觸區SCI與SC2。值得注意的是’位於源極線接觸47如 與反及閘串列S1的終端之間的一源極線接觸區SC1以及 位於源極線接觸474a與反及射列S2的終端之間的一源 極線接觸區SC2為具有單一導電型的摻雜區。又，換雜區 則分別形成於源極線接觸474a與主動層4〇2a，與4〇沘，中。 ^進-步’前述換雜區例如是具有相對高摻雜 物且為單-導電型的重摻雜。值得注意的是，當主動^ 2與娜，的材質為輕摻雜多晶石夕，則源極線接觸區(例 如圖8A中所示的源極線接觸區们與奶以及圖8 所示的源極線接觸區SC2h SC22、SC23與s =型^動層4〇2a，與瓣的導電型相同。於其 當主動層條，與·，的材質為不具有任何推 本徵型_ =54a與454b的步驟中形成。也就是源^ ‘ 454b可於同一植入製程中形成。 L 與
於其他實施例中，共同源極線SL 。於此實施例中= 便疋在共同源極線SL與主動層 觸區，金屬材質的共同源極線心可提供::層與 28 201142842ioc/n 源極線SL之間相對較低的接觸電阻。 請參照® 9A與圖9A，，於基底4〇〇上方形成一介電層 480。此介電層之材質包括氧化石夕。之後，進行一圖案化製 程以於串列選擇電晶體SGm與SGm旁以及反及問串列 S1與S2的終端區域附近的介電層48〇、47〇、、45如 與主動層4〇2b’中形成數個接觸孔。具體而言，接觸孔 482的底部分別裸露串列選擇電晶體SGm與sg而旁反 及閘串列S1與S2的終端部份上的底層主動層（亦即主動層 馨:A上社紐的上表面。之m導朗填滿接觸孔 482以形成數個位元線接觸佔4。又於基底*⑻上方形成 數個共同位元線BL，其分_接至位元線接觸。每一 共同位元線BL配置於共同字元線上方，並跨越每一 共同，元線464。更明確的，每一共同位元線8^的長邊垂 ，於每共同子元線464的長邊。再者，每一位元線BL ’·&由相對應的位it線接觸484輕接至主動層的每一反及閘 =列的相對應端。共同位元線BL與位元線接觸484的材 •=例如是多晶石夕，包括N型或P型的重摻雜多晶石夕。於-T施例中，共同位元線BL與位元線接觸484的形成方法 =於接觸孔482中形成-重摻雜多晶石夕層以形成位元線 484 ’且於基底400上方形成導電層（例如銅或鋁），之 後圖案化導電層成為共同位元線BL。 之後進行一熱製程以將重摻雜的位元線接觸484甲 接^雜物擴散至主動層4〇2a，與4㈣，中以分別形成位元線 區BC1與BC2。值彳于注意的是，位於位元線接觸484 29 -uc/n 201142842 與反及閘串列S1的終端之間的—位元線接觸區⑽ 位於位兀線翻484與反及㈤㈣S2的終端之間的 兀線接觸區BC2為具有單—導電型轉雜區。又，推雜 則分別形成於位it線接觸484與主動層搬績4咖中: 更進-步’前述摻雜區例如是具有相對高摻雜濃度的推雜 物且為早-導電型的重摻雜區。值得注意的是，當 402,與働，的材質為輕摻雜多晶石夕，則每一位元線接‘ 區（例如圖9A中所示的位元線接觸區⑽與bc2以及 9八二中所示的源極線接觸區BC2卜BC22、與％ 的單一導電型與主動層4G2a，與術b，的導電型相同。也 是，每-主_ 402a，與402b，(亦即主動層的每一區 的整體各處的導電型彼單-的。於其他實施例中， 動層·與撕的材質為不具有任何摻雜物的本徵i多 晶石夕’則位元線翻_如是本徵型摻賴或是呈有 或P型導電型的重摻雜區。 1 他實闕巾，具有相職摻_濃度的位元線接 品1與BC2可以於形成空乏型串列選擇電晶體的重 ^雜^⑽與侧的步财形成。也就是位元線接觸區 匕、BC2以及空乏型串列選擇電晶體的重摻雜區45知 ，、454b可於同一植入製程中形成。 於其他實施例中，位元線接觸484的材質包括阻障金 屬材質/金>|材質，例如是朗域/鈦。於此實施例中，即 3在ίΓ元線BL與主動層之間不具有任何重摻雜接 觸區，金屬材質的位①線接觸仍可提供主動層與共同 201142842 / aoc/n 位元線BL之間相對較低的接觸電阻。 此外’在反及閘串列所配置的記憶區的周邊區域上形 成有數個電晶體。位於周邊區域中的這些電晶體之中的某 些電晶體是用於控制記憶裝置的共同位元線、共同源極 線、字元線、源極側選擇線與串列選擇線。以下將搭配圖 10A與圖10B描述周邊區域上的各種電晶體型態。圖ι〇Α 緣示根據本發明-實施例的-種記憶裝置的剖面圖。請參 照圖10A ’基底1100上有-記憶區ll〇〇a與一周邊區 1100b。於記憶區ll〇〇a中，配置具有至少兩層反及閘串列 (例如反及閘串列S1與S2)主動層的記憶裝置11〇2。為簡 化圖示，位於主動層之間、共同字元線WL之間、共同字 元線WL與共同源極線SL之間以及共同源極線SL與共同 位元線BL之間的介電層省略不顯示。很明顯的，電晶體 1104a與ll〇4b是形成於基底11〇〇上的周邊區。因 此’電晶體1104a與1104b的源極/〉及極區s/di與s/D2形 成於基底1100中。值得注意的是電晶體1104a與1104b 鲁 的閘極G1與G2的材質與字元線\\1的材質相同。此外， 電晶體1104a與11 〇4b的閘極G1與G2以及字元線WL可 以於同一製程步驟中形成。 圖10B繪示根據本發明另一實施例的一種記憶裝置 的剖面圖。圖10A中所示的記憶區中記憶裝置的結構以及 周邊區中電晶體的結構與圖10B中所示的記憶區中記憶裝 置的結構以及周邊區中電晶體的結構與圖相似，而其兩者 的差異在於，如圖10B所示，本實施例的電晶體是形成於 31 201142842 JC/n 周邊區1100b中的反及閘串列主動層的頂層。也就是，圖 10B中所示的電晶體11 〇4a，與1104b’則形成在周邊區u 02b 中的反及閘串列S1與S2的主動層頂層上。因此，電晶體 1104a'與1104b·的源極/汲極區S/D1’與S/D2,是形成於反及 閘串列S1與S2的主動層頂層上。值得注意的是電晶體 1104a’與1104b’的閘極G1’與G2’的材質與記憶區11〇〇a中 έ己憶裝置的字元線WL的材質相同。此外，電晶體η〇4a， 與1104b'的閘極G1'與G2’以及字元線WL可以於同一製程 步驟中形成。又，於本實施例中，基底11〇〇例如是石夕基底 或玻璃基底。 再者’形成於周邊區的本多電晶體並非受限於形成於 同一高度準位。換句話說，根據實際需要，周邊區中的電 晶體可形成於不同的主動層（也就是不同高度準位）中。 圖11A至圖lie繪示根據本發明一實施例的圖1所示 的記憶裝置的一抹除操作的等效電路圖請參照圖11A， 當選定抹除反及閘串列S1與S2的記憶胞時，施加一第一 電壓VI於共同字元線WL1至WLn上，其中共同字元線 WL1至WLn分別耦接至選定反及閘串列S1與S2的記憶 胞。同時，施加一第二電壓V2至共同源極線SIj，此共同 源極線耦接至選定反及閘串列的第二端。再者，在施加第 一電壓V1至耦接至反及閘串列S1與S2的記憶胞的共同 字元線的同時，亦施加第一電壓VI至源極側選擇線SGS 上以及串列選擇線SGD1與SGD2上。因此，提升全部反 及閘串列的記憶胞的通道至大體上等於第二電壓V2的一 32 201142842 doc/n 電壓。於此同時，耦接至反及閘串列SI與S2的第z端的 共同位元線BL則處於一浮置狀態。值得注意的是，第一 電壓小於或等於第二電壓，且第—電壓大於零。 請參照圖11B與圖lie，當從選定反及閘串列S1與 S2的靠近共同字元線WLn的第一端至選定反及閘串列S1 與S2的靠近共同字元線wu的第二端將共同字元線WLn 至WL1依序接地時，則從第一端至第二端依序抹除選定 反及閘串列S1與S2的記憶胞。同時，施加第一電壓於串 列選擇線SGD1與SGD2與源極侧選擇線SGS上。 於一實施例中，如圖11B所示，當將共同字元線WLn 的電壓下拉至零或接地時，則抹除反及閘串列S1與S2的 記憶胞MRln與MR2n(其皆耦接至共同字元線WLn)，並 且於此同時，施加一第三電壓V3至直接相鄰於接地的共 同子元線WLn的共同字元線WLn-1，或使之浮置，且除 了此共同字元線WLn與WLn-Ι的其他共同字元線則被施 予第一電壓vi。必須注意的是，第三電壓V3小於第一電 壓vi，但是高於零電壓，因此可降低共同字元線WLn與 WLn-Ι之間的電場。之後，如圖11C所示，當將共同字元 線WLn_l的電壓下拉至零或接地時，則抹除反及閘串列 S1與S2的記憶胞MRln-1與MR2n-l(其皆耦接至共同字 元線WLn-1)，並且於此同時’施加一第三電壓V3至直接 相鄰於接地的共同字元線WLn-Ι的共同字元線WLn與 WLn-2’或使之浮置，且除了此共同字元線WLn、WLn^ 與WLn-2的其他共同字元線則被施予第一電壓V1。接著， 33 •〇c/n 201142842 =2贿，财_雛至刺宇福wLn.2至WL1 二端二述實閘串列的第-端至第 π ?禾除σ己隱胞。然而，記愔奘 描述。也就是當從反及“列S1與： —知至第一端依序接地共同字元線WL1 、 ::據相似於上述的電壓施加機制，從第 L::依 序抹除反及閘串列S1與S2的記,It胞。 再者，於上述中’市根據一抹除順序，依序抹 ^閘串列的記憶胞。然而，記憶裝置的抹除操作並不受 =於以上描述。可以選擇性的抹除選定反及閘串列的記憶 序抹除選定反及閘串列的記憶胞。基於 ^ ===制，當同時接地共同字元線(其分細至 U及閘串列的記憶胞中所選出的記憶胞)時，則選擇性的 ，除所選出的記憶胞。換句話說，當同時施加零電壓或同 =接地共同字元線(其輕接至所選出的記憶胞)時，則選擇 十的抹除從反及閘串列的記憶胞中所選出的記憶胞。 再者’當同時接地共时元線(其分職接至選定反及 ㈣列的-連續區域中的記憶胞)時，於選定反及間串列的 此連續區域中的記憶胞則同時被抹除。舉例而言，共同字 元線WLn至WLn-i(i為自然數)分_接至在反及串列 S1與S2的—連續區域中相互串連的記憶胞μ·至 MR1W與MRh至mrw。當同時施加零電壓至共同字 π線WLn至WLn-i或使其同時接地時，在反及閘串列S1 34 201142842 7 與S2的此連續區域的記憶胞MRln至MIUn-i與MR2n至 MR2n-i則同時被抹除。 此外，當耦接至選定反及閘串列S1與S2的記憶胞 MRln至MRln-i與MR2n至MR2n-i的共同字元線 至WLn被同時施予零電壓或是同時接地時，則同日夺抹除 選定反及閘串列S1與S2的所有記憶胞。 再者，對於選定所欲抹除的反及閘串列以外的未選擇 的反及閘串列而言，則施加第一電壓至共同字元線、串列 _ 選擇線、源極側選擇線或使其浮置。 圖12繪示根據本發明一實施例的記憶裝置的一記恨 胞的上視圖。請參照圖12，記憶胞1〇〇〇包括主動層（例如 圖5A所示的主動層402a，與402b，)的一主動區11〇2。記憶 胞1000還包括分別配置於主動層兩對邊的閘極線1〇〇二 與1004b。每一閘極線l〇〇4a與1004b藉由一電荷捕捉結 構1006與主動區1〇〇2分離。此外，主動區1〇〇2更分成位 於閘極線1004a與1004b之間以及源極/汲極區1〇〇2b與 • i〇02c之間一通道區1002a。根據上述，對於主動區的每一 反及閘串列而言，主動層為輕摻雜多晶矽且主動區的導電 型為單一（亦即主動區的導電型為單一導電型）。於另一實 施例中，當位元線接觸區與源極側接觸區為本徵型摻雜區 或單一導電型的重摻雜區時，主動層的材質可為本徵型多 晶石夕。因此’於記憶胞1000中，當施加於閘極線1004a 與1004b上的電壓小於啟始電壓時，通道區1〇〇2a則為完 全空乏化。所以，可以有效抑制穿過完全空乏化的記憶胞 35 uoc/n 201142842 的漏電流。 於習知技藝令， 雜區，來定義出導電步藉由於主動射形成推 然而，在積集度g與摻雜區之導電型的通道區。 一主動声中形、。己隐裝置尺寸縮小的狀況下，於每 主動層中I成換雜區並 問題。另-方面，在太絲匆並且谷易產生對不準的 一導電型，所以^ 中，因為主動區的導電型為單 所以靖化了記憶裝置的製造方法。 位-Γ習ί製造製程中’在堆疊半導體層形成之前’共同 同二：列選擇線、共同字元線 '源極側選擇線以及共 二選擇Π:ί底中或材料層中，因此共用位元線、 ^^, ν. α用字兀線、源極側選擇線與共用源極線的 ^因為熱預算的問題而不可以為金屬材質。然而，於 本毛明中，於堆疊半導體層/主動層形成之後才形成共同位 元線、串列選擇線、共同字元線、源極側選擇線與共同源 極線。因此共同位元線、串列選擇線、共同字元線、源極 側選擇線與共同雜線的材質選制衫祕熱預算。換 勺話說共同位元線、串列選擇線、共同字元線、源極側 選擇線與共同源極線的材質可以為金屬，以提供記憶裝置 在操作(例如讀取操作與程式化操作)上相對高的操作速度 與穩定功能。 再者’於習知方法中，必須形成接觸孔以分別裸露出 形成於堆疊半導體層下方的共同位元線、串列選擇線、共 同予元線、源極側選線與共同源極線。然而，隨著積極度 的提高與記憶裝置的體積縮小化，要精確的分別對準接觸 36 201142842 ****·* ^-^- ”·*· Joc/π 源極铡選線 的 孔至共同位元線、串列選擇線、共 料說，很料發生 一 T /彳疋1千咏兴祢極侧選線，所以 ^化製_成電制捉結構㈣—絕緣f眾 = 氧化石夕(其為由熱氧化製程所形成的氧彳 ·、，、 化學氣相沉積氧化石夕(其為由化學氣相沉 t憂: 化矽）的品質。因此，出敘备儿制扣〜„, α 1心成的氣 ，於本發明巾’因為在形成堆4駐動層 形成共同字元線、串列選擇線與_侧選、線 才
、 質。因此，由熱氧化犁程所形成的第一絕缝 學 因此， 曹可增進 漏電f遠小於由化學氣相沉積法卿成的職層。另二的 ，熱氧化製程所形成的第—絕緣層/底部絕緣層 岛 氣相沉，法所形成的絕緣層，具有較少的電荷陷人 - 利用熱氧化製程所形成的第一絕緣層/底部絕緣居 記憶胞的可信度。 θ 雖然本發明已以實施例揭露如上，然其 t明’任何所屬技術領域中具有通常知識者，在不= 本發明之精神和範_，當可作些許之更動 發明之保護範圍當視後附之巾請專利範_界定者為準。 【圖式簡單說明】 圖1繪示為根據本發明一實施例的—種1 閘串列的記憶裝置的-等效電路圖。 ’、—、”反及 圖2缘示為圖i的記憶裝置的記憶胞的 圖2A為圖2沿線A-A'的剖面圖。 、 37 201142842 c/n 圖2B為圖2沿線B-B’的剖面圖。 圖3繪示為圖2A的記憶裝置的上視簡圖。 圖4A至圖9A為圖2沿著線A_A’的剖面圖，繪示根 據本發明一實施例的—種記憶裝置的製造方法。 圖4B至圖7B為圖2沿著線Β·Βι的剖面圖，繪示根 據本發明一實施例的在形成共同源極線與共同位元線之前 的一種形成記憶裝置的初始結構的流程步驟。 圖8Α’繪示在形成共同位元線之前的記憶裝置的初始 結構的上視圖。 鲁 圖9Α，繪示根據本發明一實施例的記憶裝置的上視 圖。 圖10Α繪示根據本發明一實施例的一種記憶裝置的 剖面圖。 圖10Β繪示根據本發明另一實施例的一種記憶裝置 的剖面圖。 圖11Α至圖11C繪示根據本發明一實施例的一種記憶 農置的一抹除操作的等效電路圖。 φ 圖12繪示根據本發明一實施例的記憶裝置的一記憶 胞的上視圖。 【主要元件符號說明】 100、1102 :記憶裝置 l〇2a、l〇2b :半導體層 SI、S2 :反及閘串列 38 201142842uoc/n MRll〜MRln、MR21 〜MR2n、216、1000 :記憶胞 TSGD11、TSGD 12、TSGD21、TSGD 22 :串列選擇 電晶體 TSGS1、TSGS2 :源極側選擇電晶體 WL1 〜WLn、208、210、464、WL :共同字元線 SGD1、SGD2 :串列選擇線 SGS :源極侧選擇線 BL :共同位元線 104、204、484 :位元線接觸 104a、104b、BCn、BC2、BC2 卜 BC22、BC23、BC24 : 位元線接觸區 SL :共同源極線 106、206、474a :源極線接觸 106a、106b、SCI、SC2、SC2卜 SC22、SC23、SC24 : 源極線接觸區 200、400、1100 :基底 200a、400a :石夕基底 200b、400b :絕緣層 202a、202b、402a、402b、402a，、402b，：主動層 AAn、AA12、AA13、AA2 卜 AA22、AA23、1102 : 主動區 210a、464a :頂部字元線部份 210b、464b :閘極線部份 212a :頂部材料層 39 201142842uoc/n 212b :底部材料層 214a、214b、214c、214d、468a、468b、468c、468d、 1004a、1004b :閘極線 yl :第二方向 y2 :第三方向 218、418 :電荷捕捉結構 218a、418a :第一絕緣層 218b、418b :電荷捕捉層 218c、418c :第二絕緣層 450、452、452a、450a、470、480 :介電層 454a、454b :重摻雜區 456 :區域 460、462、460a、462a、474 :導電層 472 :溝渠 482 :接觸孔 1100a :記憶區 1100b :周邊區 1104a、1104b、1104a，、1104b，：電晶體 G卜 G2、Gl'、G2,：閘極 S/D1、S/D2、S/D1，、S/D2,、1002b、1002c :源極/ 沒極區 VI :第一電壓 V2 :第二電壓 V3 :第三電壓 1002a :通道區 40