TW201104851A - Integrated circuit and backside and front side illuminated image sensors - Google Patents

Integrated circuit and backside and front side illuminated image sensors Download PDF

Info

Publication number
TW201104851A
TW201104851A TW098143867A TW98143867A TW201104851A TW 201104851 A TW201104851 A TW 201104851A TW 098143867 A TW098143867 A TW 098143867A TW 98143867 A TW98143867 A TW 98143867A TW 201104851 A TW201104851 A TW 201104851A
Authority
TW
Taiwan
Prior art keywords
wire
substrate
region
diameter
layer
Prior art date
Application number
TW098143867A
Other languages
English (en)
Other versions
TWI612648B (zh
Inventor
U-Way Tseng
Lin-June Wu
Yu-Ting Lin
Original Assignee
Taiwan Semiconductor Mfg
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US12/511,789 external-priority patent/US8344471B2/en
Application filed by Taiwan Semiconductor Mfg filed Critical Taiwan Semiconductor Mfg
Publication of TW201104851A publication Critical patent/TW201104851A/zh
Application granted granted Critical
Publication of TWI612648B publication Critical patent/TWI612648B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165Reinforcing structures
    • H01L2224/02166Collar structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05556Shape in side view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01022Titanium [Ti]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01027Cobalt [Co]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01032Germanium [Ge]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01073Tantalum [Ta]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049Nitrides composed of metals from groups of the periodic table
    • H01L2924/04944th Group
    • H01L2924/04941TiN
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12043Photo diode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788Glasses, e.g. amorphous oxides, nitrides or fluorides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding

Description

201104851 六、發明說明: 【發明所屬之技術領域】 本發明係有關於一種半導體裝置,特別是有關於一 種積體電路、背面受光型(backside illuminated, BSI )影 像感測器及正面受光型(front side illuminated,FSI)影 像感測器。 【先前技術】 半導體積體電路(integrated circuit,1C )工業已經歷 快速的成長。在1C材料與設計的技術進展已造就各的1C 世代,每一世代的電路都比前世代來得更小更複雜。然 而,這些進展卻增加1C製造及加工的複雜度,而因應這 些進展,1C製造及加工需要類似的演進。在1C進展課題 中,功能密度(即,單位晶片面積的内連裝置數量)普 遍增加,而幾何尺寸(即,製程所能形成的最小部件) 則下降。 對於墊片的不同應用,諸如針測及/或打線接合(以 下稱之為接合墊),通常其需求不同於1C的其他特徵 (feature )。舉例來說,接合墊必須具有適當的大小及強 度來承受上述針測或打線接合動作的物理性接觸。同時 特徵也需要相對縮小(包含尺寸與厚度)。舉例來說, 在互補式金氧半(CMOS)影像感測器中,通常常需要一 或多層相對薄的金屬層,例如由I呂銅(AlCu )所構成的 金屬層。這些薄金屬層問題在於形成於這些膜層内的接 合墊呈現剝離或其他缺陷。因此,有必要解決這些特徵 0503-A34327TWF/spin 3 201104851 不同的需求。 【發明内容】 本發明提供許多不㈣實施例。本發明 ,一種積體電路’包括-基底,其具有-接合 2合墊區…相對大的介層窗(via)形成於接合塾區 里土底上,稱之為”巨型介層窗”。巨型介層窗在朝向 ^底的上視外觀中具有—第—尺寸。在—實施例中,第 一尺寸在30至200微米的範圍。積體電路亦包括複數介 層窗,形成於非接合墊區的基底上。每—介層窗的上視 外觀具有-第二尺寸,且第二尺寸大體小於第一尺寸。 在實軛例中,第二尺寸在01至〇 5微米的範圍。 〇〇本發明另一實施例提供一種背面受光型影像感測 恭,包括:一基底,具有一接合墊區及一非接合墊區, 且具有一正面及一背面。一第一導線位於接合墊區的基 底正面上,且一第二導線位於非接合墊區的基底正面 上。背面受光型影像感測器包括位於該第一導線上且具 有一第一直徑的一第一介層窗以及位於第二導線上且具 有一第二直徑的一第二介層窗。第一直徑大體大於第二 直徑。另一基底可接合至上述基底的正面。 本發明又另一實施例提供一種正面受光型影像感測 裔,包括:一基底,具有一接合墊區及一非接合墊區, 且具有一正面及一背面。一第一導線位於接合墊區的基 底正面上,且一第二導線位於非接合墊區的基底正面 上。正面受光型影像感測器包括位於第一導線上且具有 〇5〇3-A34327TWF/spin 4 201104851 一:一直:的-第一介層窗以及位於第二導線上且具有 广一直徑的一第二介層窗。第一直徑大體大於第二直 二3 =影像感測器包括一第三導線,形成於第 “上且用以接受-接合結構。 本發明又另—實施例提供半導體裝置的»造方法。 :供-基底’且在基底上形成第一及第二導線。第一及 -導線分別形成於半導體裝置的一接合塾區及非接人 ★區。在第—導線上形成具有—第一寬度的—第一介層 :,且在第二導線上形成具有一第二寬度的一第二介層 ®。第-寬度大體大於第二寬度每側約2微米。上述: 法更包括在第-介層窗上形成—第三導線。 【實施方式】 …可瞭解的是以下的揭露内容提供許多不同的實施例 2範例’用以實施各個實施例的不同特徵。而以下所揭 路的内容是敘述各個構件及其排列方式的特定範例,以 _求簡化本發明的說明。當然,這些特定的範例並非用以 限定本發明。舉例來說,若是本說明書以下的揭露内容 敘述了將一第一特徵形成於一第二特徵之上或上方,即 表示其包含了所形成的上述第一特徵與上述第二特徵是 直接接觸的實施例,亦包含了尚可將額外的特徵形成於 第一特徵與第二特徵之間而使第一特徵與第二特徵並未 直接接觸的實施例。另外,本發明的說明中不同範例可 能使用重複的參考符號及/或用字。這些重複符號或用字 係為了簡化與清晰的目的,並非用以限定各個實施例及/ 〇503-A34327TWF/spin 5 201104851 或所述外觀結構之間的關係。 了自本發明一或一個以μ杳〜, 為具有影像感測器的半導體妒:J中獲益的裝置範例 是指背面受光型影像===置進-步而言 置。以下的揭露内容將延續這歧光型影像感測裝 施例的說明。然而,可瞭解的a二為本發明各個實 明並未限定於特定裝置類型。疋示寺地請求外,本發 睛參照第1圖,其敘述一種在半導體 面受光型影像感測裝置及正面受 ,:’如方 成接合墊的方法η。方法u«置,形 ^^進行至方法11的步驟15,形成金屬層。金屬ί η::接合塾區的基底上的一第-金屬線以及形 =:?區的基底上的一第二金屬線。接合墊區 不同於非接合塾區。進行至方法u的步驟17,形成一巨 型介層窗。巨型介層窗具有一第一寬度且形成第一金屬 線上方。同樣地,一小型介層窗具有一第二寬度且形成 於第二金屬線上方。第一寬度大體大於第二寬度。進行 至方法11的步驟19 ’進行後段製程。後段製程包括將打 線球接合至一接合墊,其中接合墊位於巨型介層窗上。 方法11可用於背面受光型影像感測裝置製作,如以下第 2至9圖所述。方法U可用於正面受光型影像感測裝置 製作,如以下第10至13圖所述。 請參照第2圖,背面受光型影像感測裝置3〇包括一 裝置基底32,裝置基底32為具有p型摻雜(例如,硼) 的矽基底(例如,p型基底)。另外,裝置基底32可為 0503-A34327TWF/spin 6 201104851 其他適當的半導體材料。舉例來說,裝置基底32為具有 η型摻雜(例如,磷或砷)的矽基底(η型基底)。裝置 基底32可為其他元素半導體,例如鍺或鑽石。裝置基底 32可包括化合物半導體及/或合金半導體。再者,裝置基 底32可包括一磊晶層(epi layer ),其可受應變以提升 效能,且可包括絕緣層覆石夕(silicon on insulator, SOI) 結構。請參照第2圖,裝置基底32 —前側34及一背側 36。裝置基底32也具有一初始厚度38,其範圍約在100 φ 微米(μιη)至3000微米。在本實施例中,初始厚度38 約為750微米。 射線感測區,例如晝素40及42,形成於裝置基底 32内。晝素40及42能感測射線,例如入射光線43 (以 下稱之為光線43),其投射至裝置基底32的背側36。 晝素40及42各自包括一針扎層(pinned layer )光電二 極體、光閘極(photogate )、重置電晶體、源極隨搞(source follower)電晶體及轉移電晶體。再者,晝素40及42可 • 改變而具有不同的接面深度、厚度等等。為了簡化圖式, 第2圖僅繪示二個晝素40及42,然而可以暸解的是裝置 基底32内可具有任何數量的射線感測區。請參照第2 圖,可透過對裝置基底32進行植入(implantation)製程 46而形成晝素40及42。植入製程46包括以p型摻雜物, 例如硼,對裝置基底32進行摻雜。在另一實施例中,植 入製程46可包括以η型摻雜物,例如磷或砷,對裝置基 底32進行摻雜。 請參照第2圖,裝置基底32包括隔離結構,例如, 0503-A34327TWF/spin 7 201104851 隔離結構47及49,其提供晝素4〇月m 久42之間的電性及光 隔離。隔離結構47及49包括淺溝槽 均 1阳雕 Q shallow trench isolation, STI)結構’其由絕緣材料 科所構成,例如氧化矽 或氮化矽。在其他實施例中,隔離姓m , 网雕、、、。構47及49包括摻 雜隔離特徵,例如重摻雜η型區。A 7 ^ 馮了簡化圖式,第2 圖僅繪示二個隔離結構47及49,麸而I “ 而可以瞭解的是裝置 基底32内可具有任何數量的隔離結構47及49,以適當 隔離射線感測區,例如晝素40及42。 請參照第2圖,畫素40及42及隔離結構47及49 係形成於背面受光型影像感測裝置30的一晝素區52。背 面受光型影像感測裝置30亦包括一週邊區54及一接合 墊區56。第2圖中的虛線標示出上述區域52、54及56 的邊界。畫素區52及週邊區54亦可歸類於一非接合塾 區。週邊區54包括微電子裝置60及61。舉例而言,本 實施例的微電子裝置60及61可為數位裝置,諸如專用 積體電路(application-specific integrated circuit,ASIC ) 裝置或系統單晶片(system-on-chip, SOC )裝置。另一範 例中’微電子裝置60及61可為參考畫素,其使用於建 立背面受光型影像感測裝置30中光強度的基線。接合墊 區56為後續製程階段中將於背面受光型影像感測裝置30 中形成一或一個以上的接合墊(未繪示於第2圖)的區 域’以建立背面受光型影像感測裝置3〇與外部裝置之間 的電性連接。可以瞭解的是上述區域52、54及56垂直 延伸於裝置基底32的上方及下方。 請參照第3圖’一導電層65形成於背面受光型影像 0503-A34327TWF/spin 8 201104851 感測裝置30的前側34。在本實施例中,導電層65包括 一 I呂材料層夾設於二氮化鈦層之間。導電層65可藉由習 知高密度電漿化學氣相沉積(high density plasma chemical vapor deposition, HDPCVD)而形成。在一實施 例中,導電層65也可包括其他導電材料,諸如鋁、鋁/ 石夕/銅合金、鈦、氮化鈦、鎢、多晶石夕、金屬石夕化物、或 其組合。在另一實施例中,導電層65包括銅、銅合金、 鈦、氮化鈦、鈕、氮化鈕、鎢、多晶矽、金屬矽化物、 φ 或其組合。在另一實施例中的導電層65可藉由沉積製程 而形成,諸如物理氣相沉積(physical vapor deposition, PVD )、化學氣相沉積(CVD )、原子層沉積(atomic layer deposition, ALD)、減:鑛(sputtering)、電鍵(plating)、 或其組合。 請參照第3圖,可以瞭解的是在形成導線層65之 前,可形成主動及/或被動裝置,例如不同的摻雜特徵、 電路及背面受光型影像感測裝置30的輸入/輸出。另外, # 也可形成接觸窗(contact),以提供主動及/或被動裝置 與導線層65之間的電性内連接。為了簡化圖式,並未繪 示出這些 圖案化導電層65,以形成各個不同的導線。舉例而 言主動及/或被動裝置及接觸窗。在本實施例中,導線層 65為一第一導電層,其形成於背面受光型影像感測裝置 30的前侧34。
圖案化導電層65,以形成各個不同的導線。舉例而 言’導線65A及65B形成於晝素區52内,而導線65C 0503-A34327TWF/spin 9 201104851 則形成於週邊區54。導線65D形成於接合墊區56内。 導線65D具有一寬度68。寬度68的範圍在3〇微米至2㈧ 微米且可依照設計及製造需求而變更。在形成導線65a 至65D之後,在背面受光型影像感測裝置3〇的前側% 及導線65A至65D上形成一介電層7〇。介電層包括 一絕緣材料,例如氧化矽、氮化矽、氮氧化矽或其組合。 介電層70可藉由CVD、PVD、ALD或其組合而形成°。 請參照第4圖,使用一圖案化製程75來圖案化介電 層’以形成複數開口。例如’開口 80、82、84及86 形成於晝素區52内,開口 88及90形成於週邊區54。開 口 92則形成於接合墊區56内。圖案化製程75包括微影 製程及反應離子蝕刻(reactivei〇netching,RIE)製程, 以定義及形成開口 80至92,開口 8〇至9〇寬度近似或等 於一寬度95,而開口 92具有一寬度100,其大體大於開 口 80至90的寬度95。在一實施例中,寬度”在⑴丨微 米至0.5微米的範圍,例如0.3微米,而寬度1〇〇在3〇 微米至200微米的範圍,例如15〇微米。在另一實施例 中,開口 92的寬度1〇〇近似或等於導線65D的寬度68。 可以瞭解的疋上述數值範圍僅為範例,用以說明寬度】⑻ 大體大於寬度95。在其他實施例中,當製造技術世代改 變時,寬度95及1〇〇可為其他數值。 請參照第5圖,藉由將導電材料分別填入開口 8〇、 82、84及86,而在晝素區52内形成介層窗丨〇2、1〇4、 106及108。藉由將導電材料分別填入開口 88及9〇,而 在週邊區54内形成介層窗110及112。介層窗1〇2至1〇8 0503-A34327TWF/spin 201104851 及介層窗110至112可分別歸魅i人玩# 土 導雷㈣搶μ η 為介層窗陣列。藉由將 導電材枓填入開σ 92而形成介層窗η 導電材料為鎢’但在其他實施例中 : 電材料。導雷射料可mu 也了為其他適當的導
二:沉積製程而形成,例如CVD ^ 。接者對介層窗102至115進行—化學機械研磨
(chemical_mechanical_p〇lishing CMp)製程以確保介 =⑽至115的表面平順,且與介電層7Q•的表面近似 二平面。接合墊區56内的介層窗115具有寬度ι〇〇,而 合ΐ區52及54内的介層窗102至⑴的寬度近似 度仏因此,介層窗115的大小(尺寸)大體 大於介層窗102至112。 請參照第6圖,一導電層12〇形成於介電層7〇及介 層窗102 i 115上方。導電層m #製作其材料組成相 似於之前所述的導電層65。接著圖案化導電们,以 形成複數導線’例如,導、線12〇A至12〇D。藉由介層窗 102至115來電性連接導電層65及導電層! 2〇。再者, 介層窗1G2至112之間電性内連接也可透過導電層^及 導電層120中的各個導線來完成。之後,在導線120A至 120D上形成—介電層125。介電層125。的製作其材料 組成相似於之前所述的介電層7〇。可以瞭解的是可在背 面文光型影像感測裝置3〇的前側34形成其他的導電層 及介層窗,但為了簡化圖式而未將其繪示出。也可以二 解的是各個*同的導線及介層S僅作為範例說明,可依 據設計需求而變更導線及介層窗的數量、實際位置及外 觀。 0503-A34327TWF/spin 11 201104851
請參照第7 ®,在背面受光型影像感測裝£ %的前 側34的介電層125上及形成一緩衝層。在本實施例 中,緩衝層U8包括一介電材料,例如氧化石夕。另外, 緩衝層128可包括氮化石夕。緩衝層128可藉由cvD、pvD 或其他習知識當的技術而形成。緩衝層128可藉由 製程進行平坦化而形成一平順表面。之後,經由緩衝層 =8而將一承載基底13〇接合至裝置基底32,使其可進 仃裝置基底32的背側36的製程。在本實施例中,承載 基底130相似於基底32且包括矽材料。另外承載基底13〇 了 括玻璃基底或其他適當材料。承載基底13〇可藉 由分子力(一種習知技術,如直接接合或光學熔融接合) 或其他習知接合技術而接合至裝置基底32。在接合之 後,裝置基底32及承載基底13〇可進行退火以強化接入 強度。緩衝層128提供裝置基底32及承載基底2 = 的電性隔離。承載基底130提供形成於裝置基底32的前 側34的各個特徵的保護’例如晝素4〇及42。承載基底 130也&供對於裝置基底32的背側36的製程所需的機械 強度及支撐,如以下所述。 請參照第7圖’對裝置基底32的背側36進行一薄 化製程135,以減少裝置基底32的厚度。薄化製程I% 包括機械研磨(grinding)製程及化學薄化製程。在機械 研磨期間,首先從裝置基底32去除大量的;g夕材料。之後, 化學薄化製程提供一化學蝕刻劑於裝置基底32的背側36 以進一步薄化裝置基底32至一厚度14〇。在本實施例中, 厚度140小於5微米。可以瞭解的是本文所述的特定厚 〇503-A34327TWF/spin 201104851 度僅作為範例說明,可依據產品種類及背面受光型影像 感測裝置3 0設計需求而改變為其他厚度。 請參照第8圖,在背面受光型影像感測裝置3〇的背 側36上方形成一保護層142。保護層142包括氮化物或 氧化物材料或其組合。形成保護層142的方法可包括 CVD、PVD、ALD、或其組合。之後,在裝置基底32的 接合墊區56内形成一開口 145 (穿過保護層142),使 接合墊區56内一部分的導線65D自背側36露出。可藉 • 由習知蝕刻製程形成開口 145,例如乾蝕刻或濕蝕刻 口 145具有一寬度150。在本實施例中,寬度15〇小於導 線65D的寬度68。在其他實施例中,寬度15〇近似或等 於導線65D的寬度68。在另一實施例中,介層窗115的 寬度100大於開口 145的寬度150的1/2。 請參照第9圖,接著在保護層142上形成一彩色濾 光層154。彩色濾光層154形成於背面受光型影像感測裝 置30的畫素區52内。彩色濾光層154可具有不同彩色 _ it光片(如,紅色、、綠色及藍色)並將其定位,使入射 光(例如入熱射光43)經由其上方穿過其中。舉例而言, 彩色濾光層154包括用以濾除第一波長的光線的一彩色 濾光片154A以及濾除第二波長的光線的一彩色濾光片 154B,使對應至第一及第二波長的不同顏色光線分別透 過衫色濾光片154A及154B而濾除。彩色濾光片154A 及154B可包括染料型(dye_based )或顏料型 (pigment-based)高分子或樹脂,以濾除特定的波長。 接著在彩色濾光層154上形成具有複數微透鏡的一微透 0503-A34327TWF/spin n 201104851 鏡層160,其用以引導及聚焦光線於裝置基底32的晝素 中:微透鏡層160中的微透鏡可具有不同的排列位置及 不同的H取決於微透鏡材料的反射率以極感測器表 面的距離。背面受光型影像感測裝置3 0亦可在形成彩色 濾光片之前進行另一雷射退火製程。 请參照第9目,藉自習知打線接合製程將導線65〇 的露出部分經由開口 145接合至接線165。因此,導線 65D亦可稱之為接合塾。在本實施射,接合打線製程 包括球形接合製程,其中—部分的接線165熔融以在接 線165與接合墊165之間界面形成接球17〇。接線165及 接球170包括一導電材料。在—實施例中,接線165及 接球170包括金(gold)。在其他實施例中,接線 及接球170包括銅或另外其他適合的金屬。接球17〇的 大小小於導線65D的寬度15〇,使接球17〇邊緣與開口 145邊界之間的每一側存在空隙距離175。在本實施例 中’空隙距離17 5在2至3微米的範圍。 藉由使用於製造背面受光型影像感測裝置3〇的現有 方法,在接合墊區56内形成小型介層窗(如,介層窗陣 列)。舉例而言,以現有方法在接合墊區56内及接合墊 65D下方形成介層窗,其具有近似於介層窗1〇2至 的大小及尺寸(如,寬度95)。這些相對較小的介層窗 引起一些製造上的問題。舉例而言,具有,,打線未^置 於接合墊(wire bond non-stack on pad ) ”的問題。本質 上而言,將打線165穩當地貼附於接合墊65D上是相當 困難的。這可能是因為接合墊65D相對較薄,使接合^ 0503-A34327TWF/spin 14 201104851 響背面受光型影像感測裝置30 65D未能提供適當的物理性支撐以因應球形接合(fc)all bonding)製程期間所產生的應力’接著可能造成打線ι65 與接合墊65D之間不良的接合。另一問題點在於接合墊 的剝離,意指接合墊65D可能自下方小型介層窗陣列剝 離接5塾的剝離原因在於接合墊65D與下方小型介層 窗陣列之間不適當的接觸表面面積(由於每一介層窗具 有相對較小的表面面積)。接合墊區56使用小型介層窗 ^一伴隨的問題為内層介電層的龜裂。内層介電層指的 _疋口P刀的介電層70且存在於小型介層窗之間。通常介電 1 7〇由氧化石夕材料所構成,其類似於玻璃。當施加應力 八士接口期間’接合墊區56内小型介層窗之間部分的 鄉!〇被應力擊修而開始龜裂。上述所有問題嚴重影 [30的效能及良率。 ,這些問題可藉由在接合墊區 1 _ 丄—
然而,在本實施例中,這 56内形成單一巨型介層窗1/Cc 於接合藝的問題,由於巨☆ 201104851 一正面受光型影像感測裝置18〇包括晝素182及184構 成的一陣列’其被隔離結構1 85及186所分開。晝素182 及184可相似於上述背面受光型影像感測裝置%的晝素 40及42,並為了用於正面受光而有所修正。 根據方法11 (第1圖)的步驟15,第10圖繪示出 一導電層190形成於正面受光型影像感測裝置丨8〇的前 側。導電層190的組成及製作相似於上述用於背面受光 型影像感測裝置30的導電層65。圖案化導電層19〇,以 形成導線190A、190B、190C及190D。由於入射光投射 於正面受光型影像感測裝置180的前侧,晝素區52内的 導線190A及190B的放置方式是使其不會刻意阻擋入射 光的路徑。可以瞭解的是形成導線19〇Α至i9〇d之前, 其他導電層、介層窗、接觸窗可形成於正面受光型影像 感測裝置180的正面。因此,導電層190可形成於另一 (或複數)導電層的上方。為了簡化及清晰的目的,並 未繪示出形成於導電層190之前的其他導電層、介層窗、 接觸窗。一介電層(IMD)192亦形成於導線19〇八至19〇d 的周圍及上方。 藉由使用一圖案化製程來圖案化介電層192,以在週 邊區54内形成開口 200及2〇5,且在接合墊區56内形成 一開口 210。圖案化製程包括相似於上述用於背面受光型 影像感測裝置的圖案化製程75。在本實施例中,週邊區 54内的開口各具有一寬度,其近似或等於寬度212,且 接合墊區56内開口具有一寬度215,其大體大於寬度 212。在一實施例中,寬度212在〇1至〇 5微米的範圍, 〇503-A34327TWF/spin 16 201104851 例如0.3微米,而寬度215在3〇至200微米的範圍,例 如150微米。可以瞭解的是上述範圍僅為寬度215大體 大於寬度212的範例說明。在其他實施例中或當製造技 術世代更替時,寬度212及215可為其他數值。 根據方法11 (第1圖)的步驟17,第1〇圖繪示出 介層窗220、225及230,其藉由將導電材料分別填入週 邊區54及接合墊區56内的開口而形成。介層窗23〇具 有一寬度215,而介層窗220及225各具有一寬度,其^ • 乎等於寬度212。因此,介層窗230的大小(或=寸大 體大於介層窗220及225,且稱之為,,巨型介層窗”。 請參照第11圖,一導電層235形成於介電0層192上 方。導電層235為最上層金屬層。導電層235的組成及 製作相似於上述用於背面受光型影像感測裝置的導電層 120。圖案化導電層235,以在週邊區54⑽成導線 235A,且在接合墊區56内形成導線235B。導線235B具 有一寬度,其大於介層窗230的寬度215。在另一實施例 籲巾,導線235B的寬度可幾乎等於寬度215。可以瞭解的 是圖式的各個導線及介層窗僅為範例說明,導線及介層 窗的數量以及其真實位置與外觀則取決於設計需求而有 所不同。一介電層240形成於介電層192與導線235八及 235B周圍及上方。 根據方法11 (第1圖)的步驟19,第12圖繪示出 一保護層242’其形成於介電層24〇與導線235入及235B 上方。之後,於接合墊區56内的保護層242形成貫穿的 一開口 245,而從正面的接合墊區%内露出一部分的導 0503-A34327TWF/spin 201104851 線235B。開口 245可藉由習知蝕刻製程而形成,例如乾 姓刻或濕姓刻。開口 245具有一寬度250。在本實施例中, 寬度250小於導線235B的寬度。在另一實施例中,寬度 250幾乎等於宽度238。又另一實施例中,介層窗230的 寬度215大於開口 245的寬度250每一側約2微米。 接著在保護層242上形成一彩色濾光層254。彩色濾 光層254形成於正面受光型影像感測裝置18〇的晝素區 52内。微透鏡層160具有複數微透鏡,接著形成於彩色 濾光層254上’用以引導及聚焦光線於基底的晝素中。 請參照第13圖’藉由習知打線接合製程將導線235B 的露出部分經由開口 245接合至接線265。因此,導線 235B亦可稱之為接合墊。接合打線製程包括球形接合製 私,其中一部分的接線265溶融以形成接球270。在一實 施例中,接線265及接球27〇包括金(g〇M)。在其他實 施例中,接線265及接球27〇包括銅或另外其他適合的 金屬。接球270的大小小於開口 245的寬度25〇,使接球 270邊緣與開d 245邊界之間的每—側存在空隙距離 275。在本實施例中,空隙距離2乃在2至3微米的範圍。 相似於解釋上述第2至9圖中背面受光型影像感測 裝置30的理由、’第1G至13圖中正面受光型影像感測裝 置180也不會遭受打線未疊置於接合塾、接合塾剝離、 及内層介墊層龜料現有裝置存在的問題。 ,,可以瞭解的是上述的方法及裝置使用於習知有關於 覆阳(fhp_ehlp) &術’其中焊料凸塊係形成於接合 5 B上。為了將正面受光型影像感測裝置1 8 0組裝於 0503-A34327TWF/spin 18 201104851 外部電路(例如 受光型影像感測裝-晶片或晶圓)’正面 後,加熱二=?於外部電路的接合塾。之 熔融产動lii A彳如,放入烘烤箱),使焊料凸塊 合塾樣接合㈣外部電路的接 雖缺太2 完成覆晶接合製程。 …、' 土月已以數個較佳實施例揭露如上,然1 =用以限定本發明’任何所屬技術領域中具有通常知識 者,在不脫離本發明之精神和範圍0,當可作任5 動與潤飾,因此本發明之保護範圍t視後附:更 範圍所界定者為準。 甲响專利
0503-A34327TWF/spin 19 201104851 【圖式簡單說明】 不同型態之在半導體裝
之半導體裝 第1圖的方法之另一實 的剖面示意圖。 【主要元件符號說明】 11〜方法; 13、15、17、19~步驟; 30〜背面受光型影像感測裳置; 32〜裝置基底; 34〜前侧; 36〜背侧; 3 8〜初始厚度; 43〜光線; 40、42、182、184〜晝素; 47、49、185、186〜隔離結構; 52〜晝素區; 54〜週邊區; 56〜接合塾區; 60、61〜微電子裝置; 65、120、190、235〜導電層; 65A、65B、65C、65D、120A、120B、120C、120D、 0503-A34327TWF/spin 20 201104851 190A、190B、190C、190D、235A、235B 〜導線; 68、95、100、124、150、212、215、238、250〜寬 度; 70、125、192、240〜介電層; 75〜圖案化製程; 80、82、84、86、88、90、92、145、200、205、210、 245〜開口; 102 、 104 、 106 、 108 、 110 、 112 、 115 、 220 、 225 、 鲁 23〇〜介層窗; 12 8〜緩衝層; 130〜承載基底; 135〜薄化製程; 140〜厚度; 142、242〜保護層; 154、254〜彩色濾光層; 154A、154B、254A、254B 〜彩色濾光片; • 160、260〜微透鏡層; 180〜正面受光型影像感測裝置; 165、265〜接線; 170、270〜接球; 175、275〜空隙距離。 0503-A34327TWF/spin 21

Claims (1)

  1. 201104851 七、申請專利範圍: i·—種積體電路,包括: 基底,具有一接合墊區及一非接合墊區; 一第-介層窗’形成於該接合塾區的該基底上該 第一介層窗在朝向該基底的—上視外觀中具有 寸;以及 ,數第二介層窗,形成於該非接合墊區的該基底 母第一介層窗在該上視外觀中具有一第二尺寸, 且該第二尺寸大體小於該第一尺寸。 一、 2. 如申請專利範圍第1項所述之積體電路,其中該第 一尺寸在30至200微米的範圍,且該第二尺寸在〇」 0.5微米的範圍。 3. 如申請專利範㈣丨項所述之積體電路,其中 接墊區包括一週邊區及一畫素區中的至少一區。 4. 如申請專利範圍第3項所述之積體電路, 佥 素區包括一影像感測器。 旦 5·如申請專利範㈣i項所述之積體電路,更包括: 一第一金屬線,内連至該第一介層窗; 一第二金屬線,内連至該等第二介層窗; 其中該第-金屬線中至少有—部分做為—接合塾。 6. 如申請專利範圍第5項所述之積體電路,農中 -金屬線包括誠4其厚度等於該第二金屬線的厚二。 7. —種背面受光型影像感測器,包括: 又 -第-基底,具有-接合墊區及一非接合墊 具有一正面及一背面; ι 0503-A34327TWF/spin 22 201104851 一第一導線 面上; 一第二導線 正面上; 位於該接合墊區的該第一基底的該正 位於該非接合墊區的該第一基底的該 一第-介層窗,位於該第—導線上 一 直徑;以及 八令弟 _一第二介層窗,位於該第二導線上,且具有一第二 直徑,且該第一直徑大體大於該第二直徑。 8.如申μ專利範圍第7項所述之背 測器,更包括: 一第=基底,接合至該第一基底的該正面;以及 一第二導線,形成於該第—介層窗上。 測利範圍第、7項所述之背面受光型影像感 ' 該第一及第二導線形成於一第一金屬層内。 10·如申請專利範圍第7項所述之背 測器,其中該非接合墊區包括—畫素區,其具 影像感測器。 、另主v 專利範圍第7項所述之背面受光型影像感 12. 如申請專利範圍第7項所述之背面 第一直徑在30至20。微米的範圍,= 一 1仫在0.1至0 5微米的範圍。 13. 如申請專利㈣第7項所述之背面受光型 測器’其中該第一導線及該第二導線包括鋁。 - 〇503.A34327TWF/Spin 23 201104851 14.一種正面受光型影像感測器,包括: 一基底’具有一接合墊區及-非接合墊區,且且有 正面及一背面; /、有 上 一 Ϊ 一導線,位於該接合塾區的該基底的該正面上; .-第一導線’位於該非接合墊區的該基底的該正面 9 直徑 第一介層窗,位於該第一導線上,且具有 第 直/:C窗’位於該第二導線上,且具有-第二 直一該第一直徑大體大於該第二直徑, ·以及 -第二導線,形成於㈣— 導線用以接受一接合結構。 ,、中該第二 ^如中請專利範圍第14項所述之正面受光型影像 感器’更包括一第四導錄,丄、 16 , φ ^ ^ 線形成於該第二介層窗上。 f I,範㈣15項所述之正面受光型影像 1 ;7如申:直第二及第四導線形成於-頂層金屬層内。 17·如申睛專利範圍第l6jg路、+、+ 感測器,其中該第之正面受光型影像 方的-相同金屬層内第-導線形成於該頂層金屬層下 18. 如申請專利範圍第Μ 一 感測器,其t該非接合塾區包括光型影像 一影像感測器。 旦素區,其具有至少 19. 如申請專利範圍第14 ^ 感測器,❹該第一直徑在3。至:==型影像 第二直徑在(U至0.5微米的範園:〇0鍋-圍,且該 〇503-A34327TWF/Spin 24 201104851 20.如申請專利範圍第14項所述之正面受光型影像 感測器,其中該第一導線及該第三導線包括鋁。
    0503-A34327TWF/spin 25
TW098143867A 2009-07-29 2009-12-21 正面受光型影像感測器 TWI612648B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US12/511,789 2009-07-29
US12/511,789 US8344471B2 (en) 2009-07-29 2009-07-29 CMOS image sensor big via bonding pad application for AICu process
US12/616,652 2009-11-11
US12/616,652 US8502335B2 (en) 2009-07-29 2009-11-11 CMOS image sensor big via bonding pad application for AlCu Process

Publications (2)

Publication Number Publication Date
TW201104851A true TW201104851A (en) 2011-02-01
TWI612648B TWI612648B (zh) 2018-01-21

Family

ID=43526195

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098143867A TWI612648B (zh) 2009-07-29 2009-12-21 正面受光型影像感測器

Country Status (5)

Country Link
US (1) US8502335B2 (zh)
JP (1) JP5930574B2 (zh)
KR (1) KR101141817B1 (zh)
CN (1) CN101989610B (zh)
TW (1) TWI612648B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI509783B (zh) * 2012-05-18 2015-11-21 Taiwan Semiconductor Mfg Co Ltd 半導體裝置及其形成方法

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
UY30636A1 (es) 2006-10-18 2008-05-02 Senosiain Lab Composision farmaceutica de liberacon modificada de un musculo relajante y un aine
US8614495B2 (en) 2010-04-23 2013-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Back side defect reduction for back side illuminated image sensor
JP2012023137A (ja) * 2010-07-13 2012-02-02 Panasonic Corp 固体撮像装置およびその製造方法
JP5558336B2 (ja) * 2010-12-27 2014-07-23 株式会社東芝 半導体装置
JP2012175078A (ja) * 2011-02-24 2012-09-10 Sony Corp 固体撮像装置、および、その製造方法、電子機器、半導体装置
US8435824B2 (en) * 2011-07-07 2013-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Backside illumination sensor having a bonding pad structure and method of making the same
US9312292B2 (en) * 2011-10-26 2016-04-12 United Microelectronics Corp. Back side illumination image sensor and manufacturing method thereof
US8569856B2 (en) * 2011-11-03 2013-10-29 Omnivision Technologies, Inc. Pad design for circuit under pad in semiconductor devices
JP6214132B2 (ja) * 2012-02-29 2017-10-18 キヤノン株式会社 光電変換装置、撮像システムおよび光電変換装置の製造方法
TWI566361B (zh) * 2012-06-06 2017-01-11 聯華電子股份有限公司 積體電路結構、背面照射影像感測器及積體電路製程
US20130328151A1 (en) * 2012-06-07 2013-12-12 Ching-Hung Kao Integrated circuit structure, back side illumination image sensor and integrated circuit process thereof
CN103531597B (zh) * 2012-07-03 2016-06-08 台湾积体电路制造股份有限公司 降低了侧壁引发的泄漏的背面照明图像传感器
US8890274B2 (en) 2012-07-11 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for CIS flip-chip bonding and methods for forming the same
US9041206B2 (en) * 2013-03-12 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method
US9768221B2 (en) * 2013-06-27 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Pad structure layout for semiconductor device
US9054106B2 (en) 2013-11-13 2015-06-09 United Microelectronics Corp. Semiconductor structure and method for manufacturing the same
CN104752448A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 背照式cmos图像传感器及其形成方法
US9324755B2 (en) * 2014-05-05 2016-04-26 Semiconductor Components Industries, Llc Image sensors with reduced stack height
US10594166B2 (en) * 2014-09-26 2020-03-17 The Board Of Trustees Of The Leland Stanford Junior University Planar immersion lens with metasurfaces
JP6295983B2 (ja) 2015-03-05 2018-03-20 ソニー株式会社 半導体装置およびその製造方法、並びに電子機器
JP6693068B2 (ja) * 2015-03-12 2020-05-13 ソニー株式会社 固体撮像装置および製造方法、並びに電子機器
KR102437163B1 (ko) 2015-08-07 2022-08-29 삼성전자주식회사 반도체 소자
US10038025B2 (en) 2015-12-29 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Via support structure under pad areas for BSI bondability improvement
US10867834B2 (en) * 2015-12-31 2020-12-15 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
KR102597436B1 (ko) * 2016-09-07 2023-11-03 주식회사 디비하이텍 후면 조사형 이미지 센서 및 그 제조 방법
US10535698B2 (en) * 2017-11-28 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor with pad structure
KR20190124963A (ko) * 2018-04-27 2019-11-06 주식회사 디비하이텍 후면 조사형 이미지 센서 및 그 제조 방법
US11851325B2 (en) * 2018-11-30 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for wafer bonding
US20230178579A1 (en) * 2020-03-31 2023-06-08 Sony Semiconductor Solutions Corporation Light receiving element and electronic device

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3121311B2 (ja) 1998-05-26 2000-12-25 日本電気株式会社 多層配線構造及びそれを有する半導体装置並びにそれらの製造方法
US6383916B1 (en) 1998-12-21 2002-05-07 M. S. Lin Top layers of metal for high performance IC's
JP3324581B2 (ja) * 1999-09-21 2002-09-17 日本電気株式会社 固体撮像装置及びその製造方法
US6765276B2 (en) * 2001-08-23 2004-07-20 Agilent Technologies, Inc. Bottom antireflection coating color filter process for fabricating solid state image sensors
JP2003068740A (ja) * 2001-08-30 2003-03-07 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR100400047B1 (ko) * 2001-11-19 2003-09-29 삼성전자주식회사 반도체 소자의 본딩패드 구조 및 그 형성방법
JP2004235586A (ja) * 2003-01-31 2004-08-19 Sony Corp 半導体装置
JP4046069B2 (ja) * 2003-11-17 2008-02-13 ソニー株式会社 固体撮像素子及び固体撮像素子の製造方法
US7081679B2 (en) * 2003-12-10 2006-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for reinforcing a bond pad on a chip
JP4534484B2 (ja) 2003-12-26 2010-09-01 ソニー株式会社 固体撮像素子及びその製造方法
JP2005347707A (ja) 2004-06-07 2005-12-15 Sony Corp 固体撮像素子及びその製造方法
JP4904702B2 (ja) 2005-03-10 2012-03-28 ソニー株式会社 固体撮像装置
US7495335B2 (en) 2005-05-16 2009-02-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of reducing process steps in metal line protective structure formation
US20070131988A1 (en) * 2005-12-12 2007-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS image sensor devices and fabrication method thereof
KR100801447B1 (ko) * 2006-06-19 2008-02-11 (주)실리콘화일 배면 광 포토다이오드를 이용한 이미지센서 및 그 제조방법
DE102006040888B3 (de) 2006-08-31 2007-11-08 Lts Lohmann Therapie-Systeme Ag Verschlusssystem für Behältnisse
TWI340418B (en) * 2006-11-09 2011-04-11 United Microelectronics Corp Intergrated circuit device, chip, and method of fabricating the same
US7679187B2 (en) * 2007-01-11 2010-03-16 Visera Technologies Company Limited Bonding pad structure for back illuminated optoelectronic device and fabricating method thereof
US20080246152A1 (en) * 2007-04-04 2008-10-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with bonding pad
US9231012B2 (en) 2007-08-01 2016-01-05 Visera Technologies Company Limited Image sensor package
US8710560B2 (en) * 2007-08-08 2014-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded bonding pad for image sensors
US7859033B2 (en) 2008-07-09 2010-12-28 Eastman Kodak Company Wafer level processing for backside illuminated sensors

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI509783B (zh) * 2012-05-18 2015-11-21 Taiwan Semiconductor Mfg Co Ltd 半導體裝置及其形成方法
US9847368B2 (en) 2012-05-18 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Vertically integrated image sensor chips and methods for forming the same
US10157958B2 (en) 2012-05-18 2018-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Vertically integrated image sensor chips and methods for forming the same
US10991752B2 (en) 2012-05-18 2021-04-27 Taiwan Semiconductor Manufacturing Company, Ltd. Vertically integrated image sensor chips and methods for forming the same

Also Published As

Publication number Publication date
CN101989610B (zh) 2012-07-18
CN101989610A (zh) 2011-03-23
US20110024867A1 (en) 2011-02-03
JP5930574B2 (ja) 2016-06-08
KR20110013222A (ko) 2011-02-09
JP2011035399A (ja) 2011-02-17
TWI612648B (zh) 2018-01-21
KR101141817B1 (ko) 2012-05-11
US8502335B2 (en) 2013-08-06

Similar Documents

Publication Publication Date Title
TW201104851A (en) Integrated circuit and backside and front side illuminated image sensors
US20210057468A1 (en) Semiconductor Image Sensor Device Having Back Side Illuminated Image Sensors with Embedded Color Filters
JP5960232B2 (ja) ボンディングパッドを有する半導体デバイス及びその製造方法
US8680635B2 (en) CMOS image sensor big via bonding pad application for AICu process
US9142690B2 (en) Semiconductor device having a bonding pad and shield structure and method of manufacturing the same
US10818720B2 (en) Stacked image sensor having a barrier layer
US9147703B2 (en) CMOS image sensor structure
US20130009270A1 (en) Backside illumination sensor having a bonding pad structure and method of making the same
TW201205793A (en) Apparatus including a back side illuminated image sensor device and fabrication method of image sensor devices
CN103426892A (zh) 垂直集成的图像传感器芯片及其形成方法
US20140073080A1 (en) Back Side Defect Reduction for Back Side Illuminated Image Sensor