KR102437163B1 - 반도체 소자 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 189
- 238000000926 separation method Methods 0.000 claims description 78
- 238000002955 isolation Methods 0.000 claims description 42
- 229910052751 metal Inorganic materials 0.000 claims description 36
- 239000002184 metal Substances 0.000 claims description 36
- 239000012528 membrane Substances 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 24
- 230000000149 penetrating effect Effects 0.000 claims description 7
- 239000011159 matrix material Substances 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 304
- 239000000758 substrate Substances 0.000 description 81
- 239000000463 material Substances 0.000 description 13
- 229910052581 Si3N4 Inorganic materials 0.000 description 12
- 239000010949 copper Substances 0.000 description 12
- 239000010931 gold Substances 0.000 description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 12
- 239000010936 titanium Substances 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 238000005530 etching Methods 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 238000006243 chemical reaction Methods 0.000 description 10
- 239000012790 adhesive layer Substances 0.000 description 7
- 238000002161 passivation Methods 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 239000004020 conductor Substances 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 6
- 229910052737 gold Inorganic materials 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 229910052715 tantalum Inorganic materials 0.000 description 6
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 6
- 229910052719 titanium Inorganic materials 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 4
- 238000007667 floating Methods 0.000 description 4
- 229910000449 hafnium oxide Inorganic materials 0.000 description 4
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 4
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- -1 for example Substances 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/1463—Pixel isolation structures
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
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- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
- H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
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- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14636—Interconnect structures
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- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
- H01L27/14645—Colour imagers
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- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
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- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
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Abstract
본 발명의 실시예에 따른 반도체 소자는 반도체 층 상에 배치된 패드, 상기 반도체 층과 상기 패드 사이에 배치된 절연막, 상기 반도체 층과 상기 절연막을 관통하여 상기 패드와 연결된 비아, 및 상기 반도체 층을 관통하며, 평면적 관점에서 상기 패드를 둘러싸는 분리막을 포함할 수 있다.
Description
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 이미지 센서에 관한 것이다.
이미지 센서는 광학 영상(Optical image)을 전기신호로 변환하는 반도체 소자이다. 상기 이미지 센서는 CCD(charge coupled device)형 및 CMOS(Complementary metal oxide semiconductor)형으로 분류될 수 있다.
반도체 소자가 고집적화됨에 따라 이미지 센서도 고집적화고 있다. 이에 따라 각각의 화소(pixel)의 크기들도 작아지고 있다. 이에 의해 미세 면적에서 낮은 크로스 토크와 높은 감도를 갖는 이미지 센서를 요구하고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 개선된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성이 보다 개선된 이미지 센서를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 소자는 반도체 층 상에 배치된 패드, 상기 반도체 층과 상기 패드 사이에 배치된 절연막, 상기 반도체 층과 상기 절연막을 관통하여 상기 패드와 연결된 비아, 및 상기 반도체 층을 관통하며, 평면적 관점에서 상기 패드를 둘러싸는 분리막을 포함할 수 있다.
상기 분리막은 일 방향으로 연장되며 상기 일 방향에 교차하는 다른 방향으로 서로 이격되어 배열된 제 1 분리막들, 및 상기 제 1 분리막들을 가로지르고, 상기 다른 방향으로 연장하고 상기 일 방향으로 서로 이격된 제 2 분리막들을 포함하되,
평면적 관점에서, 상기 분리막은 그리드 구조를 갖는 반도체 소자.
상기 반도체 층은 상기 분리막에 의해 정의되는 단위 영역들을 포함하되, 상기 단위 영역들은 매트릭스 형태로 배열될 수 있다.
상기 단위 영역들은 제 1 단위 영역들 및 제 2 단위 영역들을 포함하고, 상기 비아는 상기 반도체 층의 상기 제 1 단위 영역들 내에 배치되고, 상기 비아는 상기 반도체 층의 상기 제 2 단위 영역들 내에 배치되지 않되, 상기 제 1 단위 영역들은 상기 제 2 단위 영역들보다 적은 개수를 가질 수 있다.
상기 비아는 복수 개로 제공되고, 적어도 하나 이상의 상기 비아들은 하나의 상기 제 1 단위 영역에 배치될 수 있다.
상기 비아는 복수 개로 제공되고, 상기 비아들은 상기 반도체 층의 상기 제 1 단위 영역들에 각각 배치될 수 있다.
상기 반도체 층을 관통하며, 상기 비아를 둘러싸는 추가 분리막을 더 포함하되, 상기 추가 분리막은 상기 비아와 상기 분리막 사이에 배치될 수 있다.
상기 반도체 층은 화소부 및 상기 화소부의 둘레의 패드부를 포함하되, 상기 패드는 상기 패드부 상에 복수 개로 제공되며, 상기 복수 개의 패드들은 상기 반도체 층의 상기 픽셀부를 둘러싸도록 배열될 수 있다.
상기 반도체 층의 상기 제 1 면에 대향하는 제 2 면 상에 배치되며, 금속 배선을 포함하는 배선 구조체를 더 포함하되, 상기 비아는 상기 금속 배선과 접촉할 수 있다.
상기 반도체 층은 상기 분리막에 의해 정의되는 단위 영역을 포함하되, 상기 패드는 상기 반도체 층의 상기 단위 영역과 오버랩되는 제 1 부분 및 상기 반도체 층의 상기 단위 영역과 오버랩되지 않고, 상기 제 1 부분을 둘러싸는 제 2 부분을 포함할 수 있다.
상기 반도체 층은 상기 패드가 배치되는 제 1 부분 및 상기 제 1 부분 둘레의 제 2 부분을 포함하되, 상기 반도체 층의 상기 제 1 부분은 상기 분리막에 의해 상기 반도체 층의 상기 제 2 부분으로부터 분리되는 섬(island) 형태를 가질 수 있다.
본 발명의 실시예들에 따른 이미지 센서를 포함하는 반도체 소자는 반도체 층을 관통하며, 반도체 층 상에 배치된 패드를 둘러싸는 분리막을 포함할 수 있다. 이에 따라, 반도체 층과 패드 사이에 배치된 절연층이 손상되어 패드와 반도체 층 사이에 누설전류가 발생되더라도, 분리막이 반도체 층을 통해 인접한 다른 패드에 누설전류가 흐르는 것을 차단할 수 있다. 따라서, 반도체 소자의 수율 및 신뢰성이 보다 향상될 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 2는 본 발명의 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 3은 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1 및 도 2의 Ⅰ-Ⅰ' 선 방향으로 자른 단면도이다.
도 4는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1 및 도 2의 Ⅰ-Ⅰ' 선 방향으로 자른 단면도이다.
도 5는 본 발명의 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 6은 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 5의 Ⅱ-Ⅱ' 선 방향으로 자른 단면도이다.
도 7은 본 발명의 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 8은 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 5의 Ⅲ-Ⅲ' 선 방향으로 자른 단면도이다.
도 9a 내지 도 9d는 실시예에 따른 도 3에 도시된 반도체 소자의 제조 방법의 일 예를 나타낸 것으로, 도 1 및 도 2의 Ⅰ-Ⅰ' 선 방향으로 자른 단면도들이다.
도 10a 내지 도 10e는 실시예에 따른 도 3에 도시된 반도체 소자의 제조 방법의 일 예를 나타낸 것으로, 도 1 및 도 2의 Ⅰ-Ⅰ' 선 방향으로 자른 단면도들이다.
도 11a 내지 도 11d는 도 4에 도시된 반도체 소자의 제조 방법을 나타낸 것으로, 도 1 및 도 2의 Ⅰ-Ⅰ' 선 방향으로 자른 단면도들이다.
도 12은 본 발명의 실시예에 따른 이미지 센서를 나타낸 개략 평면도이다.
도 13는 도 12의 A 부분의 확대도이다.
도 14은 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 13의 Ⅳ-Ⅳ' 및 Ⅴ-Ⅴ'선 방향으로 자른 단면도이다.
도 15은 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 13의 Ⅳ-Ⅳ' 및 Ⅴ-Ⅴ'선 방향으로 자른 단면도이다.
도 16은 본 발명의 실시예에 따른 이미지 센서를 나타낸 평면도이다.
도 17은 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 16의 Ⅵ-Ⅵ' 및 Ⅶ-Ⅶ'선 방향으로 자른 단면도이다.
도 18a 내지 도 18g는 실시예에 따른 제조 방법을 나타낸 것으로, 도 13의 Ⅳ-Ⅳ' 및 Ⅴ-Ⅴ'선 방향으로 자른 단면도들이다.
도 19는 본 발명의 실시예들에 따른 이미지 센서를 포함하는 전자장치를 도시한 블록도이다.
도 2는 본 발명의 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 3은 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1 및 도 2의 Ⅰ-Ⅰ' 선 방향으로 자른 단면도이다.
도 4는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1 및 도 2의 Ⅰ-Ⅰ' 선 방향으로 자른 단면도이다.
도 5는 본 발명의 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 6은 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 5의 Ⅱ-Ⅱ' 선 방향으로 자른 단면도이다.
도 7은 본 발명의 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 8은 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 5의 Ⅲ-Ⅲ' 선 방향으로 자른 단면도이다.
도 9a 내지 도 9d는 실시예에 따른 도 3에 도시된 반도체 소자의 제조 방법의 일 예를 나타낸 것으로, 도 1 및 도 2의 Ⅰ-Ⅰ' 선 방향으로 자른 단면도들이다.
도 10a 내지 도 10e는 실시예에 따른 도 3에 도시된 반도체 소자의 제조 방법의 일 예를 나타낸 것으로, 도 1 및 도 2의 Ⅰ-Ⅰ' 선 방향으로 자른 단면도들이다.
도 11a 내지 도 11d는 도 4에 도시된 반도체 소자의 제조 방법을 나타낸 것으로, 도 1 및 도 2의 Ⅰ-Ⅰ' 선 방향으로 자른 단면도들이다.
도 12은 본 발명의 실시예에 따른 이미지 센서를 나타낸 개략 평면도이다.
도 13는 도 12의 A 부분의 확대도이다.
도 14은 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 13의 Ⅳ-Ⅳ' 및 Ⅴ-Ⅴ'선 방향으로 자른 단면도이다.
도 15은 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 13의 Ⅳ-Ⅳ' 및 Ⅴ-Ⅴ'선 방향으로 자른 단면도이다.
도 16은 본 발명의 실시예에 따른 이미지 센서를 나타낸 평면도이다.
도 17은 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 16의 Ⅵ-Ⅵ' 및 Ⅶ-Ⅶ'선 방향으로 자른 단면도이다.
도 18a 내지 도 18g는 실시예에 따른 제조 방법을 나타낸 것으로, 도 13의 Ⅳ-Ⅳ' 및 Ⅴ-Ⅴ'선 방향으로 자른 단면도들이다.
도 19는 본 발명의 실시예들에 따른 이미지 센서를 포함하는 전자장치를 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1 및 도 2는 본 발명의 실시예들에 따른 반도체 소자를 나타낸 평면도이다. 도 3은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1 및 도 2의 Ⅰ-Ⅰ' 선 방향으로 자른 단면도이다.
도 1 내지 도 3을 참조하면, 반도체 소자는 반도체 층(10), 반도체 층(10)을 관통하는 분리막(16), 반도체 층(10)을 관통하는 관통비아(33) 및 반도체 층(10) 상에 배치되어 관통비아(33)와 접촉되는 패드(35)를 포함할 수 있다.
반도체 층(10)은 일 예로, 단결정 반도체 기판일 수 있다. 다른 예로, 반도체 층(10)은 에피택시얼 성장 공정을 통해 형성된 에피택시얼 층일 수 있다. 반도체 층(10)은 서로 대향하는 제 1 면(10a) 및 제 2 면(10b)을 포함할 수 있다. 반도체 층(10)의 제 1 면(10a)은 반도체 층(10)의 후면(back surface)일 수 있고, 반도체 층(10)의 제 2 면(10b)은 반도체 층(10)의 전면(front surface)일 수 있다.
반도체 층(10) 내에 분리막(16)이 배치될 수 있다. 분리막(16)은 반도체 층(10)을 관통할 수 있다. 일 예로, 분리막(16)은 제 1 방향(X)으로 연장된 제 1 분리막들(16a)과 제 2 방향(Y)으로 연장되며 제 1 분리막들(16a)을 가로지르는 제 2 분리막들(16b)을 포함할 수 있다. 제 1 분리막들(16a) 및 제 2 분리막들(16b)은 서로 교차할 수 있다. 평면적인 관점에서, 분리막(16)은 그리드 구조(grid structure)를 가질 수 있다. 분리막(16)은 다각형 또는 원형을 포함하는 그리드 구조를 가질 수 있다. 분리막(16)의 형태는 이에 한정하지 않으며, 다양한 형태들을 포함할 수 있다. 분리막(16)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 폴리 실리콘막 중 적어도 어느 하나일 수 있다.
반도체 층(10)은 단위 영역들(UR)을 포함할 수 있다. 단위 영역들(UR)은 제 1 분리막들(16a) 및 제 2 분리막들(16b)에 의해 정의될 수 있다. 평면적 관점에서, 반도체 층(10)의 단위 영역들(UR)은 매트릭스 형태로 배열될 수 있다. 단위 영역들(UR)은 관통비아(33)가 배치된 제 1 단위 영역들(UR1) 및 관통비아(33)가 배치되지 않는 제 2 단위 영역들(UR2)을 포함할 수 있다.
반도체 층(10)을 관통하는 관통비아(33)가 제공될 수 있다. 일 예로, 도 1을 참조하면, 관통 비아들(33) 각각은 제 1 단위 영역들(UR1) 각각에 배치될 수 있다. 다른 예로, 도 2를 참조하면, 적어도 하나 이상의 관통 비아들(33)이 제 1 단위 영역(UR1) 내에 배치될 수 있다. 다시 말해, 복수 개의 관통 비아들(33)이 하나의 제 1 단위 영역(UR1) 내에 배치될 수 있다. 이때, 하나의 제 1 단위 영역(UR1) 내에 배치된 복수 개의 관통 비아들(33)은 서로 이격될 수 있다. 일 실시예에 따르면, 제 1 단위 영역들(UR1)은 제 2 단위 영역들(UR2) 보다 적은 개수를 가질 수 있다.
관통비아(33)는 도전물질을 포함할 수 있으며, 예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 티타늄(Ti), 탄탈륨(Ta), 또는 텅스텐(W) 등을 포함할 수 있다.
반도체 층(10)의 제 1 면(10a) 상에 절연층(30)이 배치될 수 있다. 절연층(30)은 반도체 층(10)의 제 1 면(10a)의 전면을 덮을 수 있다. 그리고, 절연층(30)은 반도체 층(10)의 제 1 면(10a)에 노출된 분리막(16)의 상부면을 덮을 수 있다. 절연층(30)은 반도체 층(10)과 패드(35) 사이를 전기적으로 절연시킬 수 있다. 절연층(30)은 분리막(16)과 동일한 물질을 포함할 수 있다. 이와 달리, 절연층(30)은 분리막(16)과 다른 물질을 포함할 수 있다. 예를 들어, 절연층(30)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 또는 고유전막(예를 들어, 산화 하프늄, 산화 알루미늄)을 포함할 수 있다.
절연막(30) 상에 패드(35)가 배치될 수 있다. 패드(35)는 관통비아(33)와 접촉하며, 절연층(30)의 일부를 덮을 수 있다. 일 예로, 평면적 관점에서, 패드(35)는 분리막(16)에 둘러싸일 수 있다. 다른 예로, 도 5 및 도 6을 참조하면, 패드(35)는 제 1 부분(P1) 및 제 2 부분(P2)을 포함할 수 있다. 패드(53)의 제 1 부분(P1)은 반도체 층(10)의 단위 영역들(UR)과 오버랩(overlap)될 수 있다. 패드(53)의 제 2 부분(P1)은 반도체 층(10)의 단위 영역들(UR)과 오버랩되지 않으며, 상기 제 1 부분(P2)을 둘러쌀 수 있다. 패드(35)는 도전물질을 포함할 수 있으며, 예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 티타늄(Ti), 탄탈륨(Ta), 또는 텅스텐(W) 등을 포함할 수 있다.
반도체 층(10)의 제 2 면(10b) 상에 배선 구조체(20)가 배치될 수 있다. 배선 구조체(20)는 다층으로 구성된 절연막들과, 금속 배선들(22)을 포함할 수 있다. 금속 배선들(22)은 반도체 집적 회로 소자들(미도시)과 전기적으로 연결될 수 있다.
관통비아(33)는 배선 구조체(20) 내에 배치된 금속 배선(22)과 접촉할 수 있다. 이때, 관통비아(33)는 배선 구조체(20)의 상부 일부를 관통하여 금속 배선(22)과 접촉할 수 있다. 이에 따라, 패드(35)는 관통비아(33)를 통해 금속 배선(22)과 연결될 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 1 및 도 2의 Ⅰ-Ⅰ' 선 방향으로 자른 단면도이다. 도 4에 도시된 실시예에서, 도 3에 도시된 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 1 및 도 4를 참조하면, 반도체 소자는 제 1 기판(100), 제 1 기판(100) 상에 부착된 제 2 기판(200), 제 1 기판(100)을 관통하는 관통비아(53) 및 제 1 기판(100) 상에 배치되며, 관통비아(53)와 연결되는 패드(35)를 포함할 수 있다.
제 1 기판(100)은 반도체 층(10) 및 배선 구조체(20)를 포함할 수 있다. 일 예로, 제 1 기판(100)은 화소 회로의 소자들(예를 들어, 트랜스퍼 게이트) 또는 메모리 소자를 포함할 수 있다. 일 예로, 제 1 기판(100)은 화소 회로의 소자들(예를 들어, 트랜스퍼 게이트) 및 화소 회로의 소자들을 구동하는 로직 소자들(예를 들어, 수직 구동 회로, 칼러 신호 처리 회로, 수평 구동 회로 또는 시스템 제어 회로)을 포함할 수 있다. 일 예로, 제 1 기판(100)은 메모리 소자 및 메모리 소자를 구동하는 로직 소자를 포함할 수 있다.
제 1 기판(100) 상에 제 2 기판(200)이 적층될 수 있다. 상세하게, 제 2 기판(200)은 접착막(51)에 의해 배선 구조체(20) 상에 배치될 수 있다. 즉, 접착막(51)은 제 1 기판(100)의 절연막과 제 2 기판(200) 사이에 개재될 수 있다. 일 예로, 제 2 기판(200)은 화소 회로의 소자들을 구동하기 위한 로직 회로의 소자들(예를 들어, 수직 구동 회로, 칼럼 신호 처리 회로, 수평 구동 회로, 또는 시스템 제어 회로)을 포함할수 있다. 일 예로, 제 2 기판(200)은 메모리 소자들(미도시)을 구동하기 위한 로직 소자들(미도시)을 포함할 수 있다. 일 예로, 제 2 기판(200)은 더미 기판일 수 있다.
제 2 기판(200)은 금속 배선(42)을 포함할 수 있다. 일 예로, 금속 배선(42)은 제 2 기판(20)에 배치된 반도체 집적 회로와 전기적으로 연결될 수 있다. 금속 배선(42)은 관통비아(53)와 접촉할 수 있다. 이에 따라, 금속 배선(42)은 관통비아(53)를 통해 패드(35)와 전기적으로 연결될 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 소자를 나타낸 평면도이다. 도 8은 본 발명의 실시예에 따른 반도체 소자를 나타낸 것으로, 도 7의 Ⅱ-Ⅱ' 선 방향으로 자른 단면도이다. 도 7 및 도 8에 도시된 실시예에서, 도 3에 도시된 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 7 및 도 도 8을 참조하면, 도 7 및 도 8에 도시된 분리막(16)은 도 1 내지 도 3에 도시된 분리막(16)과 다른 구조를 가질 수 있다. 평면적 관점에서, 분리막(16)은 패드(35)를 둘러싸는 고리 형상을 가질 수 있다. 이때, 반도체 층(10)은 패드(35)가 배치된 제 1 부분(17a) 및 제 1 부분(17a) 둘레의 제 2 부분(17b)을 포함할 수 있다. 반도체 층(10)의 제 1 부분(17a)은 분리막(16)에 의해 반도체 층(10)의 제 2 부분(17b)으로부터 분리되어 섬(island) 형태를 가질 수 있다. 비아 분리막(56)이 반도체 층(10)을 관통하며, 관통비아(33)를 둘러싸며 배치될 수 있다. 비아 분리막(56)은 제 1 비아 분리막(56a) 및 제 2 분리막(56a)을 포함할 수 있다. 제 1 비아 분리막(56a)은 관통비아(33)을 둘러쌀 수 있고, 제 2 비아 분리막(56b)은 제 1 비아 분리막(56a)을 둘러쌀 수 있다. 제 2 비아 분리막(56b)은 제 1 비아 분리막(56a)과 분리막(16) 사이에 배치될 수 있다. 비아 분리막(56)은 예를 들어, 분리막(16)과 동일하거나 또는 분리막(16)과 다른 물질을 포함할 수 있다.
도 9a 내지 도 9d는 일 실시예에 따른 도 3에 도시된 반도체 소자의 제조 방법의 일 예를 나타낸 것으로, 도 1 및 도 2의 Ⅰ-Ⅰ' 선 방향으로 자른 단면도들이다.
도 1 및 도 9a를 참조하면, 반도체 층(10)을 제공한다. 일 예로, 반도체 층(10)은 단결정 반도체 기판의 일부분일 수 있다. 다른 예로, 반도체 층(10)은 에피택시얼 성장 공정을 통해 형성된 에피택시얼 층일 수 있다. 반도체 층(10)은 서로 대향하는 제 1 면(10a) 및 제 2 면(10b)을 포함할 수 있다. 반도체 층(10)의 제 1 면(10a)은 반도체 층(10)의 후면(back surface)일 수 있고, 반도체 층(10)의 제 2 면(10b)은 반도체 층(10)의 전면(front surface)일 수 있다.
반도체 층(10)의 제 2 면(10b)으로부터 식각하여, 반도체 층(10) 내에 분리 트렌치(14)가 형성될 수 있다. 평면적 관점에서, 분리 트렌치(14)는 그리드 구조(grid structure)를 가질 수 있다. 상세하게, 도 1 및 도 2를 참조하면, 분리 트렌치(14)는 제 1 방향(X)으로 연장되는 제 1 트렌치들(14a)과 제 2 방향(Y)으로 연장되며, 제 1 트렌치들(14a)을 가로지르는 제 2 트렌치들(14b)을 포함할 수 있다.
분리 트렌치(14) 내에 분리막(16)이 형성될 수 있다. 분리막(16)을 형성하는 것은 반도체 층(10)의 제 2 면(10b)을 덮고, 분리 트렌치(14) 내를 필링물질로 채우는 증착 공정과, 필링물질을 식각하여 분리 트렌치(14) 내에 국부적으로 분리막(16)을 형성하는 식각 공정을 포함할 수 있다. 분리막(16)은 예를 들어, 실리콘 산화막, 실리콘 질화막. 실리콘 산화질화막 및 폴리 실리콘막 중 적어도 어느 하나를 포함할 수 있다. 분리막(16)은 제 1 트렌치들(14a) 내를 채운 제 1 분리막들(16a)과 제 2 트렌치들(14b) 내를 채운 제 2 분리막들(16b)을 포함할 수 있다. 평면적인 관점에서, 분리막(16)은 그리드 구조(grid structure)를 가질 수 있다.
반도체 층(10)의 제 2 면(10b) 상에 배선 구조체(20)가 형성될 수 있다. 배선 구조체(20)는 복수 개의 절연막들과 금속 배선들(22)을 포함할 수 있다.
도 1 및 도 9b를 참조하면, 분리막(16)이 노출될 때까지 반도체 층(10)의 제 1 면(10a)을 식각할 수 있다. 예를 들어, 연마 공정 후의 반도체 층(10)은 수 내지 수 μm의 두께를 가질 수 있다. 식각 공정은 CMP 공정 또는 에치백 공정일 수 있다.
도 9c를 참조하면, 반도체 층(10)의 제 1 면(10a) 상에 절연층(30)이 형성될 수 있다. 절연층(30)은 반도체 층(10)의 제 1 면(10a)의 전면을 덮을 수 있다. 절연층(30)은 분리막(16)의 상부면을 덮을 수 있다. 절연층(30)은 분리막(16)과 같은 물질을 포함할 수 있다. 이와 달리, 절연층(30)은 분리막(16)과 다른 물질을 포함할 수 있다. 예를 들어, 절연층(30)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 또는 고유전막(예를 들어, 산화 하프늄, 산화 알루미늄)을 포함할 수 있다.
도 9d를 참조하면, 반도체 층(10) 내에 비아홀(32)이 형성될 수 있다. 상세하게, 비아홀(32)은 절연층(30) 상에 마스크 패턴(미도시)을 형성하고, 마스크 패턴에 노출된 절연층(30) 및 반도체 층(10)을 차례로 식각하여 형성될 수 있다. 금속 배선(22)을 노출시키기 위해 배선 구조체(20)에 포함된 절연막의 일부가 더 식각될 수 있다. 이에 따라, 금속 배선(22)은 비아홀(32)에 노출될 수 있다.
도 3을 다시 참조하면, 비아홀(32) 내에 관통비아(33)가 형성될 수 있다. 관통비아(33)는 비아홀(32) 내에 도전물질을 채워 형성될 수 있다. 절연층(30) 상에 패드(35)가 형성될 수 있다. 패드(35)는 절연층(30) 상에 관통비아(33) 및 절연층(30)의 상부면을 덮는 도전막(미도시)를 형성한 후, 도전막을 패터닝하여 형성될 수 있다.
일 예로, 패드(35)는 관통비아(33)가 형성될 때 동시에 형성될 수 있다. 상세하게, 절연막(30) 상에 비아홀(32)을 채우고, 절연막(30)을 덮는 도전막(미도시)을 형성하고, 절연막(30) 상의 도전막을 패터닝할 수 있다. 따라서, 비아홀(32) 내에는 관통비아(33)가 형성되고, 절연층(30) 상에는 패드(35)가 형성될 수 있다. 관통비아(33) 및 패드(35)는 도전물질을 포함할 수 있다. 관통비아(33)와 패드(35)는 동일한 물질을 포함할 수 있고, 또는 서로 다른 물질을 포함할 수 있다. 관통비아(33)와 패드(35)는 예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 티타늄(Ti), 탄탈륨(Ta), 또는 텅스텐(W) 등을 포함할 수 있다.
도 10a 내지 도 10e는 도 3에 도시된 반도체 소자의 제조 방법의 일 예를 나타낸 것으로, 도 1 및 도 2의 Ⅰ-Ⅰ' 선 방향으로 자른 단면도들이다. 도 10a 내지 도 10e에 도시된 예에서, 도 9a 내지 도 9d에 도시된 예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 10a를 참조하면, 반도체 층(10)을 제공한다. 반도체 층(10)의 제 2 면(10b) 상에 배선 구조체(20)를 형성할 수 있다. 배선 구조체(20)는 복수 개의 절연막들과 금속 배선들(22)을 포함할 수 있다.
도 10b를 참조하면, 반도체 층(10)의 제 1 면(10a)으로부터 식각하여 반도체 층(10) 내에 분리 트렌치(14)를 형성할 수 있다. 분리 트렌치(14)는 배선 구조체(20)의 절연막이 노출될 때까지 반도체 층(10)을 식각하여 형성될 수 있다. 상세하게, 도 1을 참조하면, 분리 트렌치(14)는 제 1 트렌치들(14a)과 제 2 트렌치들(14b)을 포함할 수 있다. 평면적 관점에서, 분리 트렌치(14)는 그리드 구조(grid structure)를 가질 수 있다.
도 10c를 참조하면, 반도체 층(10)의 제 1 면(10a) 상에 트렌치 절연막(15)이 형성될 수 있다. 트렌치 절연막(15)은 분리 트렌치(14)를 채우고, 기판(10)의 제 1 면(10a)을 덮을 수 있다. 상세하게, 트렌치 절연막(15)은 반도체 층(10)의 제 1 면(10a) 상에 분리 트렌치(14)의 내벽을 컨포말하게 덮는 절연막(미도시)을 형성하는 것 및 절연막 상의 분리 트렌치(14)를 채우는 갭필막(미도시)을 형성하는 것을 포함할 수 있다.
도 10d를 참조하면, 반도체 층(10)의 제 1 면(10a) 상에 형성된 트렌치 절연막(15)을 식각하여, 분리 트렌치(14) 내에 국부적으로 분리막(16)을 형성할 수 있다. 트렌치 절연막(15)은 CMP 공정 또는 에치백 공정으로 식각될 수 있다.
분리막(16)이 형성된 반도체 층(10)의 제 1 면 상(10a) 상에 절연층(30)이 형성될 수 있다. 절연층(30)은 반도체 층(10)의 제 1 면(10a)의 전면을 덮을 수 있다. 절연층(30)은 분리막(16)의 상부면을 덮을 수 있다.
도 10e를 참조하면, 반도체 층(10) 내에 비아홀(32)이 형성될 수 있다. 비아홀(32)에 금속 배선들(22) 중 적어노 하나를 노출할 수 있다.
도 3을 다시 참조하면, 비아홀(32) 내에 관통비아(33)를 형성할 수 있다. 그리고, 절연층(30) 상에 관통비아(33)와 접촉하는 패드(35)를 형성할 수 있다.
도 11a 내지 도 11d은 도 4에 도시된 반도체 소자의 제조 방법을 나타낸 단면도들이다. 도 11a 내지 도 11d에 도시된 실시예에서, 도 9a 내지 도 9d에 도시된 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 11a를 참조하면, 제 1 기판(100)을 준비한다. 제 1 기판(100)은 반도체 층(10) 및 배선 구조체(20)를 포함할 수 있다. 일 예로, 제 1 기판(100)은 화소 회로의 소자들(예를 들어, 트랜스퍼 게이트) 또는 메모리 소자들(미도시)을 포함할 수 있다. 일 예로, 제 1 기판(100)에는 화소 회로의 소자들 및 화소 회로의 소자들을 구동하는 로직 소자들(예를 들어, 수직 구동 회로, 칼럼 신호 처리 회로, 수평 구동 회로, 또는 시스템 제어 회로)일 수 있다. 일 예로, 제 1 기판(100)은 메모리 소자들 및 메모리 소자들을 구동하는 로직 소자들(미도시)을 포함할 수 있다.
반도체 층(10)의 제 2 면(10b)으로부터 식각하여, 반도체 층(10) 내에 분리 트렌치(14)가 형성될 수 있다. 평면적 관점에서, 분리 트렌치(14)는 그리드 구조(grid structure)를 가질 수 있다. 분리 트렌치(14) 내에 분리막(16)이 형성될 수 있다. 분리막(16)은 적어도 하나 이상의 막들을 분리 트렌치(14) 내에 채워 형성될 수 있다. 분리막(16)은 도 1 및 도 2에서 도시된 제 1 분리막들(16a)과 제 2 분리막들(16b)을 포함할 수 있다. 평면적인 관점에서, 분리막(16)은 그리드 구조(grid structure)를 가질 수 있다.
반도체 층(10)의 제 2 면(10b) 상에 배선 구조체(20)가 형성될 수 있다. 배선 구조체(20)는 복수 개의 절연막들과 도전 패턴들(22)을 적층하여 형성될 수 있다.
제 1 기판(100)의 절연막 상에 제 2 기판(200)이 부착될 수 있다. 제 2 기판(200)은 접착막(51)에 의해 배선 구조체(20) 상에 부착될 수 있다. 일 예로, 제 2 기판(200)은 화소 회로를 구동하기 위한 로직 회로의 소자들을 포함할 수 있다. 일 예로, 제 2 기판(200)은 메모리 소자들을 구동하는 로직 소자들을 포함할 수 있다. 일 예로, 제 2 기판(200)은 더미 기판일 수 있다. 제 2 기판(200)은 금속 배선(42)을 포함할 수 있다. 일 예로, 금속 배선(42)은 제 2 기판(20)에 배치된 반도체 집적 회로와 전기적으로 연결될 수 있다.
도 11b를 참조하면, 분리막(16)이 노출될 때까지 반도체 층(10)의 제 1 면(10a)을 식각할 수 있다.
도 11c를 참조하면, 반도체 층(10)의 제 1 면(10a) 상에 절연층(30)이 형성될 수 있다. 절연층(30)은 반도체 층(10)의 제 1 면(10a)의 전면을 덮을 수 있다.
도 11d를 참조하면, 제 1 기판(100) 내에 비아홀(52)이 형성될 수 있다. 상세하게, 비아홀(52)은 절연층(30) 상에 마스크 패턴(미도시)을 형성하고, 마스크
패턴에 노출된 절연층(30), 반도체 층(10), 배선 구조체(20), 및 접착막(51)를 차례로 식각하여 형성될 수 있다. 금속 배선(42)을 노출시키기 위해 제 2 기판(200)의 일부가 식각될 수 있다. 이에 따라, 비아홀(52)에 금속 배선(42)이 노출될 수 있다.
도 4를 다시 참조하면, 비아홀(52) 내에 관통비아(53)가 형성될 수 있다. 관통비아(53)는 비아홀(52) 내에 도전물질을 채워 형성될 수 있다. 절연층(30) 상에 관통비아(53)와 접촉하는 패드(35)가 형성될 수 있다.
도 12는 본 발명의 실시예에 따른 이미지 센서를 나타낸 개략 평면도이다. 도 13은 도 12의 A 부분의 확대도이다. 도 14는 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 13의 Ⅳ-Ⅳ' 및 Ⅴ-Ⅴ'선 방향으로 자른 단면도이다.
도 12 내지 도 14를 참조하면, 이미지 센서(1000)는 화소부(AR2) 및 화소부(AR2) 둘레의 패드부(AR1)를 포함할 수 있다. 이미지 센서(1000)의 패드부(AR1)에는 패드들(35) 및 패드들(35)과 접촉하는 관통 비아(33)가 배치될 수 있다. 패드들(35)은 기판(100)의 화소부(AR2)의 가장자리를 따라 배열될 수 있다. 패드들(35)은 서로 전기적으로 절연될 수 있다. 패드들(35) 각각은 서로 다른 전위를 가질 수 있다. 기판(100)의 화소부(AR2)는 엑티브 픽셀 어레이 영역(Active Pixel Array Region)일 수 있다. 기판(1000)의 화소부(AR2)는 단위 화소들을 포함할 수 있다.
도 13 및 도 14를 같이 참조하면, 반도체 층(10)이 제공될 수 있다. 이 예로, 반도체 층(10)은 단결정 반도체 기판일 수 있다. 다른 예로, 반도체 층(10)은 에피택시얼 성장 공정을 통해 형성된 에피택시얼 층일 수 있다. 반도체 층(10)은 제 1 면(10a) 및 제 2 면(10b)을 포함할 수 있다. 반도체 층(10)의 제 1 면(10a)은 반도체 층(10)의 후면(back surface)일 수 있고, 반도체 층(10)의 제 2 면(10b)은 반도체 층(10)의 전면(front surface)일 수 있다. 반도체 층(10)의 제 1 면(10a)은 광이 입사되는 면일 수 있다.
패드부(AR1)에서, 반도체 층(10)을 관통하는 분리막(16)이 배치될 수 있다. 분리막(16)은 복수 개로 제공되며, 분리막들(16)은 패드들(35) 각각에 대응되도록 배치될 수 있다. 일 예로, 분리막(16)은 제 1 방향(X)으로 연장되는 제 1 분리막들(16a)과 제 2 방향(Y)으로 제 1 분리막들(16a)을 가로지르는 제 2 분리막들(16b)을 포함할 수 있다. 제 1 분리막들(16a) 및 제 2 분리막들(16b)은 서로 교차할 수 있다. 평면적인 관점에서, 분리막(16)은 그리드 구조(grid structure)를 가질 수 있다. 분리막(16)은 다각형 또는 원형을 포함하는 그리드 구조를 가질 수 있다. 분리막(16)의 형태는 이에 한정하지 않으며, 다양한 형태들을 포함할 수 있다. 분리막(16)은 적어도 어느 하나 이상의 막들을 포함할 수 있다. 분리막(16)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 폴리 실리콘막 중 적어도 어느 하나일 수 있다.
패드부(AR1)에서, 반도체 층(10)은 단위 영역들(UR)을 포함할 수 있다. 단위 영역들(UR)은 분리막(16)에 의해 정의될 수 있다. 평면적 관점에서, 패드부(AR1)에서, 반도체 층(10)의 단위 영역들(UR)은 매트릭스 형태로 배열될 수 있다. 단위 영역들(UR)은 관통 비아(33)가 배치되는 제 1 단위 영역들(UR1) 및 관통 비아(33)가 배치되지 않는 제 2 단위 영역들(UR2)을 포함할 수 있다.
패드부(AR1)의 반도체 층(10) 내에 관통비아(33)가 제공될 수 있다. 관통비아(33)는 패드부(AR1)의 반도체 층(10)을 관통할 수 있다. 관통비아(33)는 복수 개로 제공될 수 있다. 일 예로, 관통 비아들(33)은 제 1 단위 영역들(UR1) 각각에 배치될 수 있다. 다른 예로, 적어도 하나 이상의 관통 비아들(33)은 하나의 제 1 단위 영역(UR1) 내에 배치될 수 있다. 다시 말해, 복수 개의 관통 비아들(33)이 하나의 제 1 단위 영역들(UR1) 내에 배치될 수 있다. 이때, 하나의 제 1 단위 영역(UR1) 내에 배치된 관통 비아들(33)은 서로 이격될 수 있다. 일 실시예에 따르면, 제 1 단위 영역들(UR1)은 제 2 단위 영역들(UR2) 보다 적은 개수를 가질 수 있다.
관통비아(33)는 도전물질을 포함할 수 있으며, 예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 티타늄(Ti), 탄탈륨(Ta), 또는 텅스텐(W) 등을 포함할 수 있다.
화소부(AR2)에서, 반도체 층(10)을 관통하는 화소 분리막(116)이 배치될 수 있다. 화소 분리막(116)은 제 1 방향(X)으로 연장되는 제 1 화소 분리막들(116a)과 제 2 방향(Y)으로 연장되며 제 1 화소 분리막들(116a)을 가로지르는 제 2 화소 분리막들(116b)을 포함할 수 있다. 제 1 화소 분리막들(116a) 및 제 2 화소 분리막들(116b)은 서로 교차할 수 있다. 평면적인 관점에서, 화소 분리막(116)은 그리드 구조(grid structure)를 가질 수 있다. 일 실시예에 따르면, 평면적인 관점에서, 화소 분리막(116)은 분리막(16)과 동일한 구조를 가질 수 있다.
화소 분리막(116)은 분리막(16)과 동일한 물질을 포함할 수 있다. 화소 분리막(116)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 폴리 실리콘막 중 적어도 어느 하나를 포함할 수 있다.
화소 분리막(116)은 기판(100)의 화소부(AR2)에서 복수 개의 단위 화소 영역들(PX)을 정의할 수 있다. 평면적 관점에서, 단위 화소 영역들(PX)은 매트릭스 형태로 배열될 수 있다.
단위 화소 영역들(PX) 각각의 반도체 층(10) 내에 광전 변환 소자(PD)가 배치될 수 있다. 광전 변환 소자(PD)는 예를 들어, N형의 불순물이 도핑될 수 있다. 도면 상에 도시하지 않았지만, 단위 화소 영역들(PX) 각각의 반도체 층(10) 내에 부유 확산 영역(FD; 미도시)이 배치될 수 있다. 부유 확산 영역(FD)은 N형의 불순물이 도핑될 수 있다.
화소부(AR2)에서, 기판(100)의 제 2 면(10b) 상에 트랜스퍼 게이트(TG)가 배치될 수 있다. 트랜스퍼 게이트(TG)는 광전 변환 소자(PD)과 부유 확산 영역(FD; 미도시) 사이에 배치될 수 있다. 트랜스퍼 게이트(TG)는 광전 변환 소자(PD) 내에 축적된 전하들을 부유 확산 영역(FD)으로 이동시킬 수 있다. 트랜스퍼 게이트(TG)는 화소 회로의 소자들 중 하나일 수 있다.
반도체 층(10)의 제 2 면(10b) 상에 배선 구조체(20)가 배치될 수 있다. 배선 구조체(20)은 다층으로 구성된 절연막들 금속 배선들(22)을 포함할 수 있다. 배선 구조체(20)의 절연막들 중 어느 하나는 트랜스퍼 게이트(TG)를 덮을 수 있다. 일 예로, 금속 배선들(22)은 배선 구조체(20)의 패드부(AR1) 내에 배치될 수 있다. 금속 배선들(22) 중 적어도 어느 하나는 관통비아(33)과 접촉할 수 있다. 이때, 관통비아(33)는 배선 구조체(20)의 상부 일부를 관통하여 금속 배선(22)과 접촉할 수 있다.
반도체 층(10)의 제 1 면(10a) 상에 절연층(30)이 배치될 수 있다. 절연층(30)은 반도체 층(10)의 제 1 면(10a)의 전면을 덮을 수 있다. 이에 따라, 절연층(30)은 반도체 층(10)의 제 1 면(10a)에 노출된 분리막(16) 및 화소 분리막(116)의 상부면을 덮을 수 있다. 기판(100)의 패드부(AR1)에 배치된 절연층(30)은 패드부(AR1)의 반도체 층(10)과 패드(35) 사이를 전기적으로 절연시킬 수 있다. 이와 달리, 기판(100)의 화소부(AR2)에 배치된 절연층(30)은 반사 방지막 기능을 가질 수 있다.
절연층(30)은 분리막(16) 및 화소 분리막(116)과 동일한 물질을 포함할 수 있다. 이와 달리, 절연층(30)은 분리막(16) 및 화소 분리막(116)과 다른 물질을 포함할 수 있다. 예를 들어, 절연층(30)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 또는 고유전막(예를 들어, 산화 하프늄, 산화 알루미늄)을 포함할 수 있다.
패드부(AR1)에서, 절연막(30) 상에 패드(35)가 배치될 수 있다. 패드(35)는 기판(100)의 패드부(AR1) 상에 형성된 절연층(30)의 일부분을 덮을 수 있다. 평면적 관점에서, 패드(35)는 분리막(16)에 둘러싸일 수 있다. 패드(35)는 관통비아(33)와 접촉할 수 있다. 이에 따라, 패드(35)는 관통비아(33)를 통해 금속 배선(22)과 전기적으로 연결될 수 있다.
기판(100) 상에 보호막(130)이 배치될 수 있다. 보호막(130)은 패드(35)의 일부분만을 노출하고 패드(35) 및 절연층(30)을 덮을 수 있다. 보호막(130)은 절연 물질을 포함하며, 예를 들어, 실리콘 질화물을 포함할 수 있다.
화소부(AR2)에서, 보호막(130) 상에 컬러 필터들(135)이 배치될 수 있다. 컬러 필터들(135)은 단위 화소 영역들(PX)과 각각 마주보게 배치될 수 있다. 즉, 컬러 필터들(135) 각각은 광전 변환 소자(PD)와 대응되도록 배치될 수 있다. 컬러 필터들(135) 상에 마이크로 렌즈들(140)이 배치될 수 있다.
도 15는 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 13의 Ⅳ-Ⅳ' 및 Ⅴ-Ⅴ'선 방향으로 자른 단면도이다. 도 15에 도시된 실시예는 도 14에 도시된 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 15를 참조하면, 제 1 기판(100) 상에 제 2 기판(200)이 제공될 수 있다. 제 1 기판(100)은 반도체 층(10) 및 배선 구조체(20)을 포함할 수 있다. 일 예로, 제 1 기판(100)은 화소 회로의 소자들(예를 들어, 트랜스퍼 게이트)을 포함할 수 있다. 일 예로, 제 1 기판(100)은 화소 회로의 소자들(예를 들어, 트랜스퍼 게이트(TG)) 및 화소 회로의 소자들(예를 들어, 트랜스퍼 게이트)을 구동하기 위한 로직 회로의 소자들(예를 들어, 수직 구동 회로, 칼럼 신호 처리 회로, 수평 구동 회로, 또는 시스템 제어 회로)을 포함할 수 있다.
제 2 기판(200)은 제 1 기판(100) 상에 부착될 수 있다. 제 2 기판(200)은 접착막(51)에 의해 제 1 기판(100)의 배선 구조체(20) 상에 부착될 수 있다. 일 예로, 제 2 기판(200)은 제 1 기판(100)에 배치된 화소 회로의 소자들(예를 들어, 트랜스퍼 게이트)을 구동하기 위한 로직 회로의 소자들(미도시)을 포함할 수 있다. 일 예로, 제 2 기판(200)은 더미 기판일 수 있다. 제 2 기판(200)은 금속 배선(42)을 포함할 수 있다. 금속 배선(42)은 제 2 기판(200)에서 패드부(AR1) 내에 배치될 수 있다.
관통비아(53)는 제 1 기판(100)을 관통하여 제 2 기판(200)에 배치된 금속 배선(42)과 접촉할 수 있다. 상세하게, 관통비아(53)는 반도체 층(10), 배선 구조체(20) 및 접착막(51)을 관통하여, 금속 배선(42)과 접촉할 수 있다.
도 16은 본 발명의 실시예에 따른 이미지 센서를 나타낸 평면도이다. 도 17은 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 16의 Ⅵ-Ⅵ' 및 Ⅶ-Ⅶ'선 방향으로 자른 단면도이다. 도 16 및 도 17에 도시된 실시예는 도 13 및 도 14에 도시된 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 16 및 도 17을 참조하면, 도 16 및 도 17에 도시된 분리막(16)은 도 13 및 도 14에 도시된 분리막(16)과 다른 구조를 가질 수 있다. 일 예로, 분리막(16)은 패드들(35) 각각을 둘러싸는 고리 형상을 가질 수 있다. 반도체 층(10)을 관통하며, 관통 비아(33)를 둘러싸는 비아 분리막(56)이 제공될 수 있다. 비아 분리막(56)은 제 1 비아 분리막(56a) 및 제 2 비아 분리막(56b)을 포함할 수 있다. 제 1 비아 분리막(56a)은 관통 비아(33)를 둘러쌀 수 있다. 제 2 비아 분리막(56b)은 제 1 비아 분리막(56a)을 둘러쌀 수 있다. 제 2 비아 분리막(56b)은 제 1 비아 분리막(56a)과 분리막(16) 사이에 배치될 수 있다. 비아 분리막(56)은 적어도 어느 하나 이상의 막들을 포함할 수 있다. 비아 분리막(56)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 폴리 실리콘막 중 적어도 어느 하나일 수 있다.
도 18a 내지 도 18g는 도 15를 참조로 설명된 본 발명의 실시예의 제조 방법을 나타낸 것으로, 도 13의 Ⅳ-Ⅳ' 및 Ⅴ-Ⅴ'선 자른 단면도들이다. 도 18a 내지 도 18g에 도시된 실시예에서, 도 9a 내지 도 9e에 도시된 반도체 소자의 제조 방법과 실질적으로 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 18a을 참조하면, 반도체 층(10)을 제공한다. 반도체 층(10)은 제 1 면(10a) 및 제 2 면(10b)을 포함할 수 있다.
기판(10)의 내에 광전 변환 소자들(PD)이 형성될 수 있다. 광전 변환 소자들(PD)은 기판(10)의 제 2 면(10b)을 통해 이온 주입 공정을 진행하여 형성될 수 있다. 광전 변환 소자들(PD)은 예를 들어, N형의 불순물을 도핑하여 형성될 수 있다.
분리막(16)이 패드부(AR1)의 반도체 층(10) 내에 형성될 수 있다. 상세하게, 분리막(16)은 패드부(AR1)의 반도체 층(10)의 제 2 면(10b)을 식각하여, 반도체 층(10) 내에 분리 트렌치(14)를 형성하고, 분리 트렌치(14) 내에 절연물질을 채워 형성될 수 있다. 도 13을 참조하여, 분리막(16)은 제 1 방향(X)으로 연장되는 제 1 분리막들(16a)과 제 2 방향(Y)으로 연장되며 제 1 분리막들(16a)을 가로지르는 제 2 분리막들(16b)을 포함할 수 있다. 평면적인 관점에서, 분리막(16)은 그리드 구조(grid structure)를 가질 수 있다. 분리막(16)은 패드부(AR1)의 반도체 층(10)에 복수 개의 단위 영역들(UR)을 정의할 수 있다.
화소 분리막(116)이 화소부(AR2)의 반도체 층(10) 내에 형성될 수 있다. 상세하게, 화소 분리막(116)은 화소부(AR2)의 반도체 층(10)의 제 2 면(10b)을 식각하여, 반도체 층(10) 내에 화소 트렌치(113)를 형성하고, 화소 트렌치(113) 내에 절연물질을 채워 형성될 수 있다. 화소 분리막(116)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 폴리 실리콘 막을 포함할 수 있다. 도 13을 참조하여, 화소 분리막(116)은 제 1 방향(X)으로 연장되는 제 1 화소 분리막들(116a)과 제 2 방향(X)으로 연장되며 제 1 화소 분리막들(116a)을 가로지르는 제 2 화소 분리막들(116b)을 포함할 수 있다.
화소 분리막(116)은 분리막(16)과 동시에 형성되거나 또는 다른 공정 단계에서 형성될 수 있다. 평면적 관점에서, 화소 분리막(116)은 그리드 구조(grid structure)를 가질 수 있다. 화소 분리막(116)은 화소부(AR2)의 반도체 층(10)에 복수 개의 화소 영역들(PX)을 정의할 수 있다. 그리고 화소 분리막(116)은 광전 변환 소자들(PD)을 물리적으로 분리시킬 수 있다.
화소부(AR2)의 기판(10)의 제 2 면(10b) 상에 트랜스퍼 게이트들(TG)이 형성할 수 있다. 트랜스퍼 게이트들(TG)은 기판(10)의 화소 영역들(PX)에 대응되도록 기판(10)의 제 2 면(10b) 상에 형성될 수 있다.
반도체 층(10)의 제 2 면(10b) 상에 배선 구조체(20)가 형성될 수 있다. 배선 구조체(20)는 복수 개의 절연막들 및 금속 배선들(22)을 차례로 적층하여 형성될 수 있다. 복수 개의 절연막들 중의 최하부 절연막은 트랜스퍼 게이트들(TG)을 덮을 수 있다.
도 18b를 참조하면, 배선 구조체(20) 상에 제 2 기판(200)이 배치될 수 있다. 제 2 기판(200)은 접착막(51)에 의해 배선 구조체(20) 상에 부착될 수 있다. 제 2 기판(200)은 금속 배선(42)을 포함할 수 있다. 금속 배선(42)은 패드부(AR1)의 반도체 층(10) 내에 배치될 수 있다.
도 18c를 참조하면, 분리막(16) 및 화소 분리막(116)이 노출될 때까지 반도체 층(10)의 제 1 면(10a)을 식각할 수 있다. 식각 공정은 CMP 공정 또는 에치백 공정일 수 있다.
도 18d를 참조하면, 반도체 층(10)의 제 1 면(10a) 상에 절연층(30)이 형성될 수 있다. 절연층(30)은 반도체 층(10)의 제 1 면(10a)의 전면을 덮을 수 있다. 그리고, 절연층(30)은 분리막(16)의 상부면, 화소 분리막(116)의 상부면 및 광전 변환 소자(PD)를 덮을 수 있다. 예를 들어, 절연층(30)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 또는 고유전막(예를 들어, 산화 하프늄, 산화 알루미늄)을 포함할 수 있다.
도 18e를 참조하면, 반도체 층(10) 내에 비아홀(32)이 형성될 수 있다. 구체적으로, 비아홀(32)은 패드부(AR1)의 반도체 층(10) 내에 형성될 수 있다. 금속 배선(22)을 노출시키기 위해 제 2 기판(200)의 상부가 더 식각될 수 있다. 이에 따라, 금속 배선(24)은 비아홀(32)에 노출될 수 있다.
도 18f를 참조하면, 비아홀(32)을 채우고 절연막(30)을 덮는 도전막(115)을 형성할 수 있다. 도전막(115)은 제 1 기판(100)의 패드부(AR1) 및 화소부(AR2) 상에 형성된 절연막(30)을 덮을 수 있다. 도전막(115)은 예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 티타늄(Ti), 탄탈륨(Ta), 또는 텅스텐(W) 등을 포함할 수 있다.
도 18g를 참조하면, 도전막(115)에 연마공정을 수행하여 비아홀(32) 내에 관통비아(33)를 형성할 수 있다. 관통비아(33) 상에 패드(35)를 형성할 수 있다. 패드(35)는 제 1 기판(100)의 패드부(AR1) 상에 형성될 수 있다. 패드(35)는 예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 티타늄(Ti), 탄탈륨(Ta), 또는 텅스텐(W) 등을 포함할 수 있다.
다시 도 15를 참조하면, 제 1 기판(100)의 패드부(AR1) 및 화소부(AR2) 상에 형성되며, 패드(35)의 일부분을 노출시키는 보호막(120)을 형성할 수 있다. 보호막(120)은 제 1 기판(100)의 화소부(AR2) 상의 절연막(30), 제 1 기판(100)의 패드부(AR1) 상의 절연막(30) 및 패드(35)의 일부분을 덮을 수 있다. 보호막(120)은 예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막일 수 있다.
제 1 기판(100)의 화소부(AR2) 상에 컬러 필터들(130)이 형성될 수 있다. 컬러 필터들(135)은 화소 영역들(PX) 각각에 형성될 수 있다. 컬러 필터들(135) 상에 각각 마이크로 렌즈(140)를 형성할 수 있다.
도 19는 본 발명의 실시예들에 따른 이미지 센서를 포함하는 전자장치를 도시한 블록도이다.
전자장치는 디지털 카메라 또는 모바일 장치일 수 있다. 도 19를 참조하면, 디지털 카메라 시스템은 이미지 센서(2000), 프로세서(2100), 메모리(2200), 디스플레이(2300) 및 버스(2400)을 포함한다. 이미지 센서(2000)는 프로세서(2100)의 제어에 응답하여 외부의 영상 정보를 캡쳐(Capture)한다. 프로세서(2100)는 캡쳐된 영상정보를 상기 버스(7400)를 통하여 메모리(2200)에 저장한다. 프로세서(2100)는 메모리(2200)에 저장된 영상정보를 상기 디스플레이(2300)로 출력한다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 반도체 층
14: 분리 트렌치
16: 분리막
33: 관통비아
UR: 단위 영역들
14: 분리 트렌치
16: 분리막
33: 관통비아
UR: 단위 영역들
Claims (10)
- 반도체 층 상에 배치된 패드;
상기 반도체 층과 상기 패드 사이에 배치된 절연막;
상기 반도체 층과 상기 절연막을 관통하여 상기 패드와 연결된 비아; 및
상기 반도체 층을 관통하며, 평면적 관점에서 그리드 구조를 가지는 분리막을 포함하고,
상기 분리막의 적어도 일부는 상기 패드와 수직으로 중첩하는 반도체 소자.
- 제 1 항에 있어서,
상기 분리막은 일 방향으로 연장되며 상기 일 방향에 교차하는 다른 방향으로 서로 이격되어 배열된 제 1 분리막들; 및
상기 제 1 분리막들을 가로지르고, 상기 다른 방향으로 연장하고 상기 일 방향으로 서로 이격된 제 2 분리막들을 포함하는 반도체 소자.
- 제 2 항에 있어서,
상기 반도체 층은 상기 분리막에 의해 정의되는 단위 영역들을 포함하되,
상기 단위 영역들은 매트릭스 형태로 배열되는 반도체 소자.
- 제 3 항에 있어서,
상기 단위 영역들은 제 1 단위 영역들 및 제 2 단위 영역들을 포함하고,
상기 비아는 상기 반도체 층의 상기 제 1 단위 영역들 내에 배치되고, 상기 비아는 상기 반도체 층의 상기 제 2 단위 영역들 내에 배치되지 않되,
상기 제 1 단위 영역들은 상기 제 2 단위 영역들보다 적은 개수를 갖는 반도체 소자.
- 제 4 항에 있어서,
상기 비아는 복수 개로 제공되고,
적어도 하나 이상의 상기 비아들은 하나의 상기 제 1 단위 영역에 배치되는 반도체 소자.
- 제 4 항에 있어서,
상기 비아는 복수 개로 제공되고,
상기 비아들은 상기 반도체 층의 상기 제 1 단위 영역들에 각각 배치되는 반도체 소자.
- 제 1 항에 있어서,
상기 반도체 층을 관통하며, 상기 비아를 둘러싸는 추가 분리막을 더 포함하되,
상기 추가 분리막은 상기 비아와 상기 분리막 사이에 배치되는 반도체 소자.
- 제 1 항에 있어서,
상기 반도체 층은 화소부 및 상기 화소부의 둘레의 패드부를 포함하되,
상기 패드는 상기 패드부 상에 복수 개로 제공되며,
상기 복수 개의 패드들은 상기 반도체 층의 상기 화소부를 둘러싸도록 배열되는 반도체 소자.
- 제 8 항에 있어서,
상기 반도체 층의 상기 제 1 면에 대향하는 제 2 면 상에 배치되며, 금속 배선을 포함하는 배선 구조체를 더 포함하되,
상기 비아는 상기 금속 배선과 접촉하는 반도체 소자.
- 제 1 항에 있어서,
상기 반도체 층은 상기 분리막에 의해 정의되는 단위 영역을 포함하되,
상기 패드는 상기 반도체 층의 상기 단위 영역과 오버랩되는 제 1 부분 및 상기 반도체 층의 상기 단위 영역과 오버랩되지 않고, 상기 제 1 부분을 둘러싸는 제 2 부분을 포함하는 반도체 소자.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150111840A KR102437163B1 (ko) | 2015-08-07 | 2015-08-07 | 반도체 소자 |
| US15/224,095 US10186541B2 (en) | 2015-08-07 | 2016-07-29 | Semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150111840A KR102437163B1 (ko) | 2015-08-07 | 2015-08-07 | 반도체 소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170018256A KR20170018256A (ko) | 2017-02-16 |
| KR102437163B1 true KR102437163B1 (ko) | 2022-08-29 |
Family
ID=58053542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150111840A KR102437163B1 (ko) | 2015-08-07 | 2015-08-07 | 반도체 소자 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US10186541B2 (ko) |
| KR (1) | KR102437163B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102599049B1 (ko) | 2018-11-06 | 2023-11-06 | 삼성전자주식회사 | 이미지 센서 |
| KR20200127689A (ko) | 2019-05-03 | 2020-11-11 | 삼성전자주식회사 | 패드 분리 절연 패턴 갖는 반도체 소자 |
| US20220415930A1 (en) * | 2021-06-24 | 2022-12-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3dic structure for high voltage device on a soi substrate |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140015083A1 (en) * | 2012-07-11 | 2014-01-16 | Ching-Hung Kao | Image sensor and fabricating method thereof |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2364170B (en) | 1999-12-16 | 2002-06-12 | Lucent Technologies Inc | Dual damascene bond pad structure for lowering stress and allowing circuitry under pads and a process to form the same |
| TWI240370B (en) | 2004-08-26 | 2005-09-21 | Airoha Tech Corp | Substrate structure underlying a pad and pad structure |
| US7652313B2 (en) | 2005-11-10 | 2010-01-26 | International Business Machines Corporation | Deep trench contact and isolation of buried photodetectors |
| US8053902B2 (en) | 2008-12-02 | 2011-11-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Isolation structure for protecting dielectric layers from degradation |
| US8502335B2 (en) | 2009-07-29 | 2013-08-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | CMOS image sensor big via bonding pad application for AlCu Process |
| KR101107627B1 (ko) | 2010-02-22 | 2012-01-25 | (주)실리콘화일 | 3차원 구조를 갖는 웨이퍼의 패드 형성 방법 |
| US8314498B2 (en) | 2010-09-10 | 2012-11-20 | Aptina Imaging Corporation | Isolated bond pad with conductive via interconnect |
| EP2463896B1 (en) | 2010-12-07 | 2020-04-15 | IMEC vzw | Method for forming through-substrate vias surrounded by isolation trenches with an airgap and corresponding device |
| US9013022B2 (en) | 2011-08-04 | 2015-04-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Pad structure including glue layer and non-low-k dielectric layer in BSI image sensor chips |
| KR101968197B1 (ko) * | 2012-05-18 | 2019-04-12 | 삼성전자주식회사 | 이미지 센서 및 이의 형성 방법 |
| US9577035B2 (en) | 2012-08-24 | 2017-02-21 | Newport Fab, Llc | Isolated through silicon vias in RF technologies |
| US9252180B2 (en) | 2013-02-08 | 2016-02-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bonding pad on a back side illuminated image sensor |
-
2015
- 2015-08-07 KR KR1020150111840A patent/KR102437163B1/ko active IP Right Grant
-
2016
- 2016-07-29 US US15/224,095 patent/US10186541B2/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140015083A1 (en) * | 2012-07-11 | 2014-01-16 | Ching-Hung Kao | Image sensor and fabricating method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US20170040358A1 (en) | 2017-02-09 |
| US10186541B2 (en) | 2019-01-22 |
| KR20170018256A (ko) | 2017-02-16 |
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