KR101141817B1 - 알루미늄 구리 공정을 위한 시모스 이미지 센서 빅 비아 본딩 패드 응용 - Google Patents

알루미늄 구리 공정을 위한 시모스 이미지 센서 빅 비아 본딩 패드 응용 Download PDF

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Abstract

집적회로는 본딩 패드 영역과 비본딩 패드 영역을 갖는 기판을 포함한다. "빅 비아"라고 불리는 비교적 큰 비아는 기판상의 본딩 영역에 형성된다. 상기 빅 비아는 기판에 대한 평면도에서 제1치수를 갖는다. 또한, 집적회로는 기판상에 비본딩 영역에 형성된 복수의 비아를 포함한다. 상기 복수 개의 비아는 각각 평면도에서 제2치수를 가지며, 상기 제2치수는 제1치수보다 실질적으로 작다.

Description

알루미늄 구리 공정을 위한 시모스 이미지 센서 빅 비아 본딩 패드 응용{CMOS image sensor big via bonding pad application for AlCu process}
반도체 집적회로(IC)에 관한 것이다.
반도체 집적회로(IC, Integrated Circuit) 산업은 급격하게 성장하여 왔다. IC 재료와 디자인에서의 기술적 발전은 각 세대가 이전의 세대보다 작고 더 복잡한 회로를 갖는 IC 세대들을 생산하여 왔다. 그러나, 이러한 발전은 IC 들을 처리하고 제조하는 과정의 복잡성을 증가시켜, 이러한 발전을 실현하게 하기 위해서는 IC 처리와 제조과정에서 유사한 발전을 필요로 한다. IC 진화 과정에서 기능밀도(즉, 칩 면적당 상호연결된 소자들의 개수)는 일반적으로 증가하여 온 반면 기하학적 크기(geometry size)(즉, 제조공정을 이용하여 생성될 수 있는 가장 작은 구성요소)는 감소하여 왔다.
프로브(probe) 및/또는 와이어 본딩(wire bonding)과 같은 여러 응용분야에 사용되는 패드(이하에서는 일반적으로 본딩 패드(bonding pad)라 지칭한다)는 흔히 IC의 다른 특징들과는 다른 요구조건을 갖는다. 예를 들면, 본딩 패드는 프로빙 또는 와이어 본딩과 같은 동작에 의한 물리적 접촉을 견디는 충분한 크기와 강도를 가질 필요가 있다. 동시에 피처들(fitures)을 상대적으로 작게(크기와 두께 양 측면에서) 만들어야 한다는 요구도 자주 존재한다. 예를 들면, 상보성 금속 산화 반도체(CMOS; Complementary netal-oxide semiconductor) 이미지 센서와 같은 응용분야에서 한 개 이상의 상대적으로 얇은 금속층(layer), 예를 들면 알루미늄-구리(AlCu)의 금속층을 가질 것이 바람직하다. 얇은 금속층을 갖는 경우의 문제점은 이 층에 형성된 본드 패드가 얇게 벗겨지거나 또는 다른 결함이 나타날 수 있다는 것이다. 그러므로 이러한 피처들의 여러 요구들을 수용할 필요성이 존재한다.
본 명세서는 본 발명의 많은 다른 실시예들을 제공한다. 일 실시예로 본 명세서는 본딩 패드 영역과 비본딩 패드 영역을 갖는 기판을 포함하는 직접회로를 기술하고 있다. "빅 비아(big via)"라고 불리우는 비교적 큰 비아가 기판의 본딩 영역에 형성된다. 빅 비아는 기판을 향한 평면도에서 제1치수를 갖는다. 일 실시예에서, 제1치수는 약 30 마이크로미터(micrometer)와 약 200 마이크로미터 사이이다. 집적회로는 또한 기판상에 상기 비본딩 영역에 형성되는 복수 개의 비아를 포함한다. 상기 복수 개의 비아는 각각 상기 평면도에서 제2치수를 가지며, 상기 제2치수는 상기 제1치수보다 실질적으로 작다. 일 실시예에서, 상기 제2치수는 약 0.1 마이크로미터와 약 0.5 마이크로미터 사이이다.
다른 실시예에서, 본 명세서는 본딩 영역과 비본딩 영역을 갖고, 전면과 후면을 갖는 기판을 포함하는 후면조명 이미지(BSI) 센서를 기술하고 있다. 제1전도선은 상기 제1기판의 전면상에 상기 본딩 영역에 있고, 제2전도선은 상기 제1기판의 전면상에 상기 비본딩 영역에 존재한다. 상기 BSI 센서는 상기 제1전도선 위로 제1지름을 갖는 제1비아 및 상기 제2전도선 위로 제2지름을 갖는 제2비아를 포함한다. 상기 제1지름은 상기 제2지름보다 실질적으로 크다. 기판은 상기 기판의 전면에 접착될 수 있다.
다른 실시예에서, 본 명세서는, 본딩 영역과 비본딩 영역을 갖고, 전면과 후면을 갖는 기판을 포함하는 전면조명 이미지(FSI) 센서를 기술한다. 제1전도선은 상기 기판의 전면상에 상기 본딩 영역에 있고, 제2전도선은 상기 기판의 전면상에 상기 비본딩 영역에 있다. 상기 FSI 센서는 상기 제1전도선 위로 제1지름을 갖는 제1비아와 상기 제2전도선 위로 제2지름을 가지는 제2비아를 포함한다. 상기 제1지름은 상기 제2지름보다 실질적으로 크다. 상기 FSI 센서는 상기 제1비아 위로 형성되며, 본딩 와이어를 수용하기에 적합하게 형성된 제3전도선을 포함한다.
다른 실시예에서, 반도체 장치를 제조하는 방법이 개시된다. 반도체 제조방법은 기판을 제공하는 단계와 상기 기판 위에 제1 및 제2전도선을 형성하는 단계를 포함한다. 상기 제1 및 제2전도선은 각각 상기 반도체 장치의 본딩 패드 영역과 비본딩 패드 영역에 형성된다. 제1폭을 갖는 제1피아는 상기 제1전도선 위에 형성되고, 제2폭을 갖는 제2비아는 상기 제2전도선 위에 형성된다. 상기 제1폭은 실질적으로 상기 제2폭의 측면당 약 2㎛ 이상 크다. 상기 반도체 제조방법은 상기 제1비아 위로 제3전도선을 형성하는 단계를 더 포함한다.
본 발명의 관점들은 첨부된 도면과 함께 아래의 상세한 설명으로부터 잘 이해될 수 있을 것이다. 당해 산업에서의 표준적인 관습에 따라 여러 피쳐들은 축척에 따라 도시되지 않았다. 사실상 여러 피처들의 치수는 논의의 명확성을 위해 임의로 증가시키거나 줄일 수 있다.
도 1은 본 발명의 여러 관점을 따르는 반도체 장치에서 비아를 형성하는 방법을 나타내는 순서도;
도 2 내지 도 9는 도 1의 방법에 따르는 여러 제조단계에서의 반도체 장치의 일 실시예를 나타내는 단면도;
도 10 내지 도 13은 도 1의 방법에 따르는 여러 제조단계에서의 반도체 장치의 다른 실시예를 나타내는 단면도이다.
아래의 명세서는 여러 실시예들의 다른 피처들(features)을 구현하기 위해 많은 다른 실시예들 또는 예들을 제공하고 있다. 본 명세를 단순화하기 위해 특정한 예의 구성요소들과 배열들이 아래에서 설명된다. 물론 이들은 단지 예일 뿐이며 범위를 한정하는 것은 아니다. 예를 들면, 아래의 설명에서 제1피처가 제2피처 위에 또는 접해서(over or on) 형성된다는 것은 제1 및 제2피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2피처 사이에 추가적인 피처들이 형성되어 제1 및 제2피처가 직접 접촉하지 않는 실시예들을 포함할 수 있다. 또한, 본 명세는 여러 예에서 참조번호와 문자들을 반복할 수 있다. 이러한 반복은 단순화와 명확성을 위한 것이며 그 자체로 논의된 여러 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
본 발명의 하나 이상의 실시예로부터 이익을 얻을 수 있는 장치의 예는 이미지 센서를 구비한 반도체 장치들이다. 그러한 장치의 추가적인 예들은 후면 조명(BSI; back-side illuminated) 이미지 센서와 전면 조명(FSI; front-side illuminated) 이미지 센서장치이다. 아래의 명세는 본 발명의 여러 실시예들을 나타내기 위해 이러한 예들로 진행될 것이다. 그러나, 본 발명은 특별하게 요구된 것을 제외하고는 특별한 형태의 장치로 한정되는 것은 아니라는 것이 이해될 것이다.
도 1을 참조하여, BSI 이미지 센서장치 또는 FSI 이미지 센서장치와 같은 반도체 장치에 본딩 패드(bonding pad)를 형성하는 방법(11)이 설명된다. 상기 방법(11)은 기판이 제공되는 단계 13에서 시작한다. 상기 방법은 계속해서 금속층(metal layer)이 형성되는 단계 15로 진행한다. 금속층은 본딩 패드 영역에서 기판 위에 형성되는 제1금속라인(metal line)과 비본딩 패드 영역(non-bonding pad region)에서 기판 위에 형성되는 제2금속라인을 포함한다. 본딩 패드 영역은 비본딩 패드 영역과 다르다. 상기 방법은 빅 비아(big via)가 형성되는 단계 17로 진행된다. 빅 비아는 제1폭(width)을 가지며, 제1금속라인 위에 형성된다. 또한, 제2폭을 갖는 스몰 비아(small via)가 제2금속라인 위에 형성된다. 제1폭은 실질적으로 제2폭보다 크다. 상기 방법(11)은 계속해서 후단 처리(back-end processing)가 수행되는 단계 19로 진행한다. 상기 후단 처리는 볼(ball)을 본딩 패드에 와이어 본딩(wire-bonding)하는 것을 포함하며, 여기서 본딩 패드는 빅 비아 위에 위치한다. 도 2 내지 도 9를 참조하여 바로 아래에서 설명하는 것과 같이 상기 방법(11)은 BSI 이미지 센서에 대해 수행된다. 또한, 상기 방법(11)은 도 10 내지 도 13을 참조하여 더 아래에서 설명하는 것과 같이 FSI 이미지 센서에 대해서도 수행된다.
도 2를 참조하면, BSI 이미지 센서장치(30)는 장치 기판(32)을 포함한다. 장치 기판(32)은 붕소(boron)와 같은 p형 도펀트(dopant)로 도핑된 실리콘 기판(예를 들면 p형 기판)이다. 대안적으로, 장치 기판(32)은 다른 적절한 반도체 재료일 수 있다. 예를 들면, 장치 기판(32)은 인(phosphorous) 또는 비소(arsenic)와 같은 n형 도펀트로 도핑된 실리콘 기판(n형 기판)일 수 있다. 장치 기판(32)은 게르마늄과 다이아몬드와 같은 다른 단원소 반도체(elementary semiconductor)를 포함할 수 있다. 장치 기판(32)은 선택적으로 화합물 반도체(compound semiconductor) 및/또는 혼합물 반도체(alloy semiconductor)를 포함할 수 있다. 더욱이, 장치 기판(32)은 에피택셜층(epi layer)을 포함할 수 있으며, 성능향상을 위해 긴장(strained)될 수 있으며, SOI 구조(silicon-on-insulator structure)를 포함할 수 있다. 다시 도 2를 참조하면, 장치 기판(32)은 전면(34)과 후면(36)을 구비한다. 또한 장치 기판(32)은 약 100 미크론(㏘) 내지 약 3000㏘ 범위의 초기 두께(38)를 가진다. 본 실시예에서, 초기 두께(38)는 약 750㏘이다.
방사 센싱 영역(radiation-sensing regions)-예를 들면 픽셀들(40,42)-은 장치 기판(32)에 형성된다. 픽셀들(40.42)은 장치 기판(32)의 후면(36)을 향해 투사된 입사광(이하에서는 빛(43)으로 지칭함)과 같은 방사(radiation)를 검출하도록 작동할 수 있다. 본 실시예에서 픽셀들(40,42)은 각각 포토다이오드를 포함한다. 다른 실시예에서 픽셀들(40.42)은 핀드 레이어 포토다이오드(pinned layer photodiodes), 포토게이트(photogates), 리셋 트랜지스터(reset transistors), 소스 팔로어 트랜지스터(source follower transistors), 트랜스퍼 트랜지스터(transfer transistors)를 포함할 수 있다. 또한, 픽셀들(40.42)은 다른 접합(junction) 깊이, 두께 등을 갖도록 서로 변화될 수 있다. 단순화를 위해 단지 2개의 픽셀들(40.42)이 도 2에 도시되어 있으나, 임의 개수의 방사 센싱 영역이 장치 기판(32)에 설치될 수 있음이 이해될 것이다. 다시 도 2를 참조하면, 픽셀들(40.42)은 장치 기판(32) 위에 주입 공정(implantation process)을 수행함으로써 형성된다. 주입공정(46)은 장치 기판(32)을 붕소와 같은 p형 도펀트로 도핑하는 것을 포함한다. 다른 실시예에서, 주입공정(46)은 인 또는 비소와 같은 n형 도펀트로 장치 기판(32)을 도핑하는 것을 포함할 수 있다.
다시 도 2를 참조하면, 장치 기판(32)은 픽셀들(40.42) 사이에서 전기적 및 광학적 절연을 제공하는 절연구조(isolation structure) - 예를 들면, 절연구조(47,49)를 포함한다. 절연구조(47,49)는 실리콘 옥사이드(silicon oxide) 또는 실리콘 니트라이드(silicon nitride)와 같은 유전체(dielectric) 재료로 형성되는 쉘로우 트렌치 절연(STI, shallow trench isolation) 구조를 포함한다. 다른 실시예에서, 절연구조(47,49)는 심하게 도핑된 n형 영역(heavily doped n-type regions)과 같은 도핑된 절연 피쳐를 포함할 수 있다. 단순화를 위해 도 2에는 단지 2개의 절연구조(47,49)가 도시되어 있으나, 임의 개수의 절연구조가 장치 기판(32)에 설치되어 픽셀들(40.42)과 같은 방사 센싱 영역이 적절하게 절연될 수 있다는 것이 이해될 것이다.
계속해서 도 2를 참조하면, 픽셀들(40.42)과 절연구조(47,49)는 픽셀 영역(52)으로 지칭되는 BSI 이미지 센서 장치(30)의 영역에 형성된다. 이미지 센서(30)는 또한 주변 영역(54)과 본딩 패드 영역(56)을 포함한다. 도 2에서 점선은 영역들(52,54,56) 사이의 경계를 나타낸다. 픽셀 영역(52)과 주변 영역(54)은 또한 비본딩 패드 영역이라고 칭해질 수 있다. 주변 영역(54)은 마이크로 전자장치들(60,61)을 포함한다. 예를 들면, 본 실시예에서 장치들(60,61)은 응용 주문형 집적회로(ASIC, application-specific integrated circuit) 장치들 또는 시스템 온 칩(SOC, system-on-chip) 장치들과 같은 디지털 장치들일 수 있다. 다른 실시예로서, 상기 장치들(60,61)은 BSI 이미지 센서장치(30)를 위한 빛의 강도의 기준선(baseline)을 정하기 위해 사용되는 참조 픽셀들(reference pixels)일 수 있다. 본딩 패드 영역(56)은 BSI 이미지 센서장치(30)의 한 개 이상의 본딩 패드들(도 2에 도시되지 않음)이 후 공정단계에서 형성될 영역이다. 그래서, BSI 이미지 센서장치(30)와 외부장치 사이에 전기적 연결이 형성될 수 있다. 또한 이러한 영역들(53,54,56)은 장치 기판(32)의 위와 아래로 수직하게 연장된다는 것을 알 수 있다.
도 3을 참조하면, 전도층(conductive layer)(65)은 BSI 이미지 센서장치(30)의 전면 위에 형성된다. 본 실시예에서, 전도층(65)은 2개의 티타늄 니트라이드 재료(titanium nitride material)의 층 사이에 끼인 알루미늄 재료 층을 포함한다. 전도층(65)은 공지의 고밀도 플라즈마 화학 기상 증착(HDPCVD; high density plasma chemical vapor deposition) 공정에 의해 형성된다. 다른 실시예에서, 전도층(65)은 알루미늄, 알루미늄/실리콘/구리 합금, 티타늄, 티타늄 니트라이드, 텅스텐, 폴리실리콘(polysilicon), 메탈 실리사이드(metal silicide), 또는 이들의 조합과 같은 전도성 재료들을 포함할 수 있다. 또 다른 실시예로, 전도층(65)은 구리, 구리합금, 티타늄, 티타늄 니트라이드, 탄탈륨(tantalum), 탄탈륨 니트라이드, 텅스텐, 폴리실리콘(polysilicon), 메탈 실리사이드(metal silicide), 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서 전도층(65)은 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 원자층 증착(ALD; atomic layer deposition), 스퍼터링(sputtering), 도금(plating), 또는 이들의 조합과 같은 공정에 의해 형성될 수 있다.
도 3을 다시 참조하면, 전도층(65)의 형성 전에 BSI 이미지 센서장치(30)의 여러 도핑된 피처들(doped features), 회로(circuitry), 및 입/출력과 같은 능동 및/또는 수동소자들(active and/or passive devices)이 형성될 수 있다는 것을 알 수 있다. 또한, 능동 및/또는 수동소자들과 전도층(65) 사이의 전기적 연결을 제공하는 접점들(contacts)이 형성될 수 있다. 단순화를 위해 이들 능동 및/또는 수동소자들 및 접점들은 도시하지 않았다. 본 실시예에서, 전도층(65)은 BSI 이미지 센서장치(30)의 전면(34) 위에 형성된 제1전도층이다.
전도층(65)은 여러 전도선들(conductive lines)을 형성하도록 패터닝될 수 있다. 예를 들면, 전도선들(65A,65B)은 픽셀 영역(52)에 형성되고, 전도선(65C)은 주변영역(54)에 형성되고, 전도선(65D)는 본딩 패드 영역(56)에 형성된다, 전도선(65D)은 폭(68)을 갖는다. 상기 폭(68)은 약 30㎛에서 약 200㎛ 사이의 범위를 가지며, 설계와 제조시 요구사항에 따라 변화될 수 있다. 전도선들(65A-65D)이 형성된 후, 유전체층(dielectric layer)(70)이 BSI 이미지 센서장치(30)의 전면(34) 위와 전도선들(65A-65D) 위에 형성된다. 유전체층(70)은 실리콘 옥사이드(silicon oxide), 실리콘 니트라이드(silicon nitride), 실리콘 옥시니트라이드(silicon oxynitride) 또는 이들의 조합과 같은 절연 재료(insulating material)를 포함한다. 유전체층(70)은 CVD, PVD, ALD, 또는 이들의 결합을 포함하는 공정에 의해 형성된다.
도 4를 참조하면, 유전체층(70)은 패터닝 공정(patterning process)(75)을 사용하여 패터닝되어 복수 개의 개구를 형성한다. 예를 들면, 개구들(80,82,84,86)은 픽셀 영역(52)에 형성되고, 개구들(88,90)은 주변 영역(54)에 형성되고, 개구(92)는 본딩 패드 영역(56)에 형성된다. 패터닝 공정(75)은 개구들(80-92)을 정의하고 형성하기 위해 포토리소그라피(photolithography) 공정과 반응이온 에칭(RIE, reactive ion etching) 공정을 포함한다. 본 실시예에서, 개구들(80-92)은 각각 폭(95)와 대략적으로 동일한 폭을 갖고, 개구(92)는 상기 개구들(80-90)의 폭(95)보다 실질적으로 큰 폭(100)을 갖는다. 일 실시예에서, 폭(95)은 약 0.1㎛에서 약 0.5㎛ 사이의 범위의 크기를 가지며, 예를 들면 0.3㎛이다. 폭(100)은 약 30㎛ 내지 약 200㎛ 사이의 범위의 크기를 가지며, 예를 들면 약 150㎛이다. 다른 실시예에서, 개구(92)의 폭은 전도선(65D)의 폭과 대략 동일하다. 이러한 범위는 단지 상기 폭(100)이 상기 폭(95)보다 실질적으로 크다는 것을 보여주기 위한 예시적인 것이라는 것을 이해할 수 있다. 폭들(95,100)은 다른 실시예 또는 제조 기술 세대가 변화하면 다른 값을 가질 수 있다.
도 5를 참조하면, 비아들(102,104.106,108)은 개구들(80,82,84,86)을 각각 전도 재료(conductive material)로 채움으로써 픽셀 영역(52)에 형성된다. 비아들(110,112)은 개구들(88,90)을 각각 전도 재료로 채움으로써 주변 영역(54)에 형성된다. 비아들(102-108)과 비아들(110-112)은 각각 비아 어레이(via array)로 칭해질 수 있다. 비아(115)는 개구(92)를 전도 재료로 채움으로써 형성된다. 전도 재료는 본 실시예에서 텅스텐이다. 그러나, 다른 실시예에서 다른 적절한 전도 재료를 사용할 수 있다. 전도 재료는 CVD 또는 PVD와 같은 종래 기술인 증착공정(deposition process)에 의해 형성된다. 이어서, 화학적 기계적 폴리싱(CMP) 공정이 비아들(102-115) 위에 수행되어 비아들(102-115)의 표면이 매끄러우며 유전체 재료(70)의 표면과 대략적으로 동일 평면이 되도록 한다. 본딩 패드 영역(56)에 있는 비아(115)는 폭(100)을 가지며, 비본딩 패드 영역(52,54)에 있는 비아들(102-112)은 각각 폭(95)와 대략 동일한 폭을 갖는다. 상술한 바와 같이, 폭(100)은 폭(95)보다 실질적으로 크다. 그래서 비아(115)는 그 크기(size)(또는 치수(dimension))가 비아들(102-112) 보다 실질적으로 크다.
도 6을 참조하면, 전도층(120)은 유전체층(70) 위와 비아들(102-115) 위에 형성된다. 전도층(120)의 형성과 재료 조성은 상술한 전도층(65)의 형성과 재료 조성과 유사하다. 그리고, 전도층(120)은 패터닝되어 복수 개의 전도선(conductive lines), 예를 들면 전도선들(120A-120D)을 형성한다. 전도층(65)와 전도층(120) 사이의 전기적 연결은 비아들(102-115)에 의해 이루어진다. 또한, 여러 비아들(102-115) 사이의 전기적 상호연결은 전도층들(65, 120) 각각에 있는 여러 전도선들에 의해 이루어진다. 그 후에 유전체층(125)은 전도선들(120A-120D) 위에 형성된다. 유전체층(125)의 형성과 재료 조성은 상술한 유전체층(70)의 그것과 유사하다. 추가적인 전도층들과 비아들이 BSI 이미지 센서 장치(30)의 전면(34) 위에 형성될 수 있으나, 단순함을 위해 이 전도층들과 비아들은 도시되지 않았다는 것을 이해해야 한다. 또한, 여러 전도선들과 비아들의 도시는 단지 예일 뿐이며 전도선들과 비아들의 실제 위치와 구성뿐만 아니라 전도선들의 개수는 설계상 필요에 따라 변화할 수 있음을 이해해야 한다.
이제 도 7을 참조하면, 버퍼층(buffer layer)(128)은 BSI 이미지 센서장치(30)의 전면(34)에 유전체층(125) 위에 형성된다. 본 실시예에서 버퍼층(128)은 실리콘 옥사이드와 같은 유전체 물질을 포함한다. 대안적으로 버퍼층(128)은 선택적으로 실리콘 니트라이드를 포함할 수 있다. 버퍼층(128)은 CVD, PVD 또는 다른 적절한 공지기술에 의해 형성된다. 버퍼층(128)은 CMP 공정에 의해 평탄화되어 매끄러운 표면을 형성한다. 그 후에, 캐리어 기판(carrier substrate)(130)이 버퍼층(128)을 통해 장치 기판(32)과 접합되므로 장치 기판(32)의 후면(36)의 처리공정이 수행될 수 있다. 본 실시예에서 캐리어 기판(130)은 장치 기판(32)와 유사하며, 실리콘 재료를 포함한다. 대안적으로 캐리어 기판(130)은 글래스 기판 또는 다른 적절한 재료를 포함할 수 있다. 캐리어 기판(130)은 장치 기판(32)에 직접 본딩(direct bonding) 또는 광학 용융 본딩(optical fusion bonding)으로 알려진 기술인 분자력(molecular forces)으로 접착되거나 또는 금속 확산(metal diffusion) 또는 아노딕 본딩(anodic bonding)과 같은 다른 공지의 본딩 기술로 접착될 수 있다. 접착 후에 장치 기판(32)과 캐리어 기판(130)은 본딩 강도(bonding strength)를 향상시키기 위해 선택적으로 어닐링될 수 있다. 버퍼층(128)은 장치 기판(32)과 캐리어 기판(130) 사이에 전기적 절연을 제공한다. 캐리어 기판(130)은 픽셀들(40,42)과 같은 장치 기판(32)의 전면(34)에 형성된 여러 피처들을 보호한다. 또한, 캐리어 기판(130)은 아래에서 설명하는 장치 기판(32)의 후면의 처리공정을 위한 기계적 강도와 지지를 제공한다.
다시 도 7을 참조하면, 씬닝 공정(thinning process)(135)은 장치 기판(32)의 두께를 줄이기 위해 후면(36)으로부터 장치 기판(32)에 실행된다. 상기 씬닝 공정(135)은 기계적 연마 공정(mechanical grinding process)과 화학적 씬닝 공정을 포함할 수 있다. 상당한 양의 기판재료가 기계적 연마 공정 동안 장치 기판(32)으로부터 먼저 제거될 수 있다. 그 후에, 화학적 씬닝 공정은 에칭 화학품을 장치 기판(32)의 후면에 인가하여 장치 기판(32)을 더 얇게 하여 일정 두께(140)로 만든다. 본 실시예에서, 두께(140)는 약 5㎛ 이하이다. 또한, 본 실시예에서 기술된 특정 두께는 단지 예일 뿐이며, BSI 이미지 센서장치(30)의 용도와 설계 요구의 형태에 따라 다른 두께로 구현될 수 있음을 이해해야 한다.
이제 도 8을 참조하면, 패시베이션층(passivation layer)(142)은 BSI 이미지 센서장치(30) 후면(36) 위에 형성된다. 패시베이션층(142)은 니트라이드(nitride) 물질, 옥사이드(oxide) 물질, 또는 이들의 조합을 포함한다. 패시베이션층(142)은 CVD, PVD, ALD, 또는 이들의 조합을 포함하는 공정에 의해 형성된다. 그 후에 개구(145)가 장치 기판(32)의 본딩 패드 영역(56)에 패시베이션층(142)을 관통하여 형성된다. 그래서 본딩 패드 영역(56)에서 전도선(65D)의 일부가 후면(36)으로부터 노출된다. 개구(145)는 건식 에칭 또는 습식 에칭공정과 같은 공지의 에칭공정에 의해 형성된다. 개구(145)는 폭(150)을 갖는다. 본 실시예에서 상기 폭(150)은 전도선(65D)의 폭(68)보다 좁다. 다른 실시예에서 상기 폭(150)은 전도선(65D)의 폭(68)과 대략 동일하다. 다른 실시예에서 비아(115)의 폭(100)은 개구(145)의 폭(150)의 약 1/2 보다 크다.
이제 도 9를 참조하면, 컬러 필터층(color fiter layer)(154)은 패시베이션층(142) 위에 형성된다. 컬러 필터층(154)은 BSI 이미지 센서장치(30)의 픽셀 영역(52) 내에 형성된다. 컬러 필터층(154)은 다른 색 필터들(예를 들면, 빨간색, 녹색, 파란색)을 지지할 수 있고, 입사광(43)과 같이 입사되는 광 방사(incident light radiation)가 그 위를 향하여 통과하도록 위치될 수 있다. 예를 들면, 컬러 필터층(154)은 제1파장(wavelength)의 광 방사를 필터링하기 위한 컬러 필터(154A)와 제2파장의 광 방사를 필터링하기 위한 컬러 필터(154B)를 포함한다. 그래서 제1 및 제2파장에 대응되는 다른 컬러를 갖는 광이 각각 컬러 필터들(154A, 154B)에 의해 필터된다. 컬러 필터들(154A,154B)은 특정 파장 대역을 필터링하기 위해 염료 기반(dye-based)(또는 색소 기반(pigment-based)) 폴리머(polymer) 또는 레진(resin)을 포함할 수 있다. 그리고, 광 방사를 장치 기판(32)에 있는 픽셀들을 향하도록 하여 초점을 맞추도록 하는 복수 개의 마이크로 렌즈를 포함하는 마이크로 렌즈층(micro-lens layer)(160)이 컬러 필터층(154) 위에 형성된다. 마이크로 렌즈층(160)에 있는 렌즈들은 마이크로 렌즈에 사용되는 재료의 굴절률과 센서 표면으로부터의 거리에 따라 다양한 배열로 배치될 수 있으며 다양한 형상을 가질 수 있다. BSI 이미지 센서장치(30)는 또한 컬러 필터들을 형성하기 전에 다른 레이저 어닐링 공정(laser annealing process)을 거칠 수 있다.
계속해서 도 9를 참조하면, 전도선(65D)의 노출된 부분은 공지된 와이어 본딩 공정을 사용하여 개구(145)를 통해 본딩 와이어(165)에 접착된다. 그래서, 전도선(65D)은 또한 본딩 패드로 지칭될 수 있다. 와이어 본딩 공정은 본 실시예에서 볼 본딩 공정(ball bonding process)을 포함하며, 볼 본딩 공정에서 본딩 와이어(165)의 선단부는 녹아서 본딩 와이어(165)와 본딩 패드(65D) 사이의 경계에 본딩 볼(bonding ball)(170)을 형성한다. 본딩 와이어(165)와 본딩 패드(65D)는 전도 재료를 포함한다. 일 실시예에서, 본딩 와이어(165)와 본딩 볼(170)은 금을 포함한다. 다른 실시예에서, 본딩 와이어(165)와 본딩 볼(170)은 구리 또는 다른 적절한 재료를 포함할 수 있다. 본딩 볼(170)은 본딩 패드(65D)의 폭(150)보다 적은 크기를 갖는다. 그래서 본딩 볼(170)의 가장자리(edges)와 개구(145)의 경계(boundaries) 사이의 양쪽에 틈새 거리(175)가 존재한다. 본 실시예에서, 틈새 거리(175)는 약 2㎛에서 약 3㎛의 범위에 있다.
BSI 이미지 센서(30)를 제조하는 기존의 방법들은 본딩 패드 영역(56)에 비아 어레이들과 같은 작은 비아들을 형성한다. 예를 들면, 상기 비아들(102-112)과 대략 동일한 크기와 치수(예를 들면 폭(95))를 갖는 비아들이 기존의 방법들을 사용하여 본딩 패드 영역(56)에 본딩 패드(65D) 아래에 형성된다. 이들 상대적으로 작은 비아들은 많은 제조상의 문제를 일으킨다. 예를 들면, "패드 상 와이어 본드 논스택(wire bond non-stack on pad)" 문제가 있을 수 있다. 근본적으로 본딩 와이어(165)를 본딩 패드(65D)에 견고하게 부착하는 것이 어렵다. 이는 본딩 패드(65D)가 상대적으로 얇아서 본딩 패드(65D)가 볼 본딩 공정 동안 발생하는 스트레스(stress)에 대한 충분한 기계적 지지를 제공하지 못하여 본딩 와이어(165)와 본딩 패드(65D) 사이에 부족한 본딩(poor bonding)에 이를 수 있다는 사실 때문일 수 있다. 다른 문제는 본딩 패드 필링(bonding pad peeling)이다. 이는 본딩 패드(65D)가 작은 비아들 어레이에서부터 벗겨지는 것을 의미한다. 본딩 패드 필링은 본딩 패드(65D)와 작은 비아들 사이의 불충분한 접촉 표면적 때문에 일어날 수 있다(왜냐하면 각 비아는 상대적으로 작은 표면적을 갖고 있기 때문에). 본딩 패드 영역(56)에 작은 비아들을 사용하는 것과 관련된 다른 문제는 사이층 유전체(interlayer dielectric)의 크랙킹(cracking)이다. 사이층 유전체는 작은 비아들 사이에 있는 유전체층(70)의 부분들을 가리킨다. 유전체층(70)은 전형적으로 실리콘 옥사이드 재료로 형성되어 유리와 유사하다. 본딩을 하는 동안과 같이 스트레스(stress)가 가해지는 경우에, 본딩 패드 영역(56)의 작은 본딩 비아들 사이의 유전체층(70)의 부분들은 상기 스트레스에 굴복하여 금이 가기 시작할 수 있다. 상술한 모든 문제들은 BSI 이미지 센서장치(30)의 성능과 수율에 불리하게 영향을 줄 수 있다.
그러나, 본 실시예에서 이러한 문제들은 본딩 패드 영역(56)에 큰 비아(115)를 형성함으로써 극복된다. 패드 상 와이어본드 넌스택 문제에 관하여, 큰 비아(115)의 크기(또는 폭)는 본딩 패드(65D)에 근접할 정도로 충분히 크기 때문에(일부 실시예에서는 본딩 패드와 대략 동일하다), 큰 비아(115)는 본딩 패드(65D)의 두께를 본질적으로 확장시켜서. 본딩 패드(65D)를 더욱 두껍게 하여 본딩 스트레스를 견딜 수 있는 충분한 기계적 지지를 더 제공할 수 있다. 본딩 패드 필링 문제에 대해서는, 큰 비아(115)는 본딩 패드(65D)와 더 넓은 표면 접촉 면적을 제공하므로 본딩 패드(65D)가 비아(115)로부터 벗겨질 가능성이 작게 된다. 더욱이 비아(115)는 단 한 개의 큰 비아이므로 큰 비아(115) 내에 유리 같은 유전체 물질이 존재하지 않는다. 그러므로, 사이층 유전체 크래킹 문제는 본 실시예에서 존재하지 않는다.
이제 도 1과 도 10-13을 참조하면, 다른 실시예에서, FSI 이미지 센서 장치(180)는 절연 구조들(185,186)에 의해 분리된 픽셀 어레이(array) 또는 그리드(grid)(182,184)를 포함한다. 픽셀들(182,184)은 전면 조명을 위한 필요에 따라 수정된다면 상술한 BSI 이미지 센서장치(30)의 픽셀들(40,42)과 유사할 수 있다.
방법(11, 도 1)의 단계 15에 따르면, 도 10은 FSI 이미지 센서 장치(180)의 전면 위에 형성된 전도층(190)을 나타낸다. 전도층(190)의 조성과 형성은 BSI 이미지 센서장치(30)를 위해 상기에서 설명한 전도층(65)의 그것들과 유사하다. 전도층(190)은 전도선들(190A,190B,190C,190D)를 형성하기 위해 패터닝된다. 입사광은 FSI 이미지 센서장치(180)의 전면을 향해 투사되기 때문에, 픽셀 영역(52)에 있는 전도선들(190A, 190B)은 입사광의 경로를 현저하게 방해하지 않도록 위치결정된다. 전도선들(190A-190D)을 형성하기 전에 다른 전도선들, 비아들 및 접점들이 FSI 이미지 센서장치(180)의 전면 위에 형성될 수 있다는 것을 이해해야 한다. 그러므로 전도층(190)은 그 아래에 있는 다른 (복수 개의) 전도층 위에 형성될 수 있다. 단순함과 명확함을 위해 전도층(190) 전에 형성되는 다른 전도층들, 비아들, 및 접점들은 도시되지 않았다. 유전체층(IMD)(192)은 또한 전도선들(190A-190D) 주위 및 위에 형성된다.
유전체층(192)은 주변 영역(54)에 개구들과 본딩 패드 영역(56)에 개구를 형성하기 위해 패터닝 공정을 사용하여 패터닝된다. 패터닝 공정은 BSI 이미지 센서장치와 관련하여 상기에서 설명한 패터닝 공정(75)에 포함되는 공정들과 유사한 공정들을 포함한다. 본 실시예에서, 주변 영역(54)의 개구들은 각각 폭(212)과 대략 동일한 폭을 갖고, 본딩 패드 영역(56)의 개구는 상기 폭(212)보다 실질적으로 큰 폭(215)을 갖는다. 일 실시예에서, 상기 폭(212)은 약 0.1㎛에서 약 0.5㎛ 사이의 범위, 예를 들면 0.3㎛을 갖는다. 상기 폭(215)은 약 30㎛에서 약 200㎛ 사이의 범위, 예를 들면 150㎛을 갖는다. 이러한 범위들은 상기 폭(215)이 상기 폭(212)보다 실질적으로 크다는 것을 나타내기 위한 예일 뿐이라는 것을 이해해야 한다. 상기 폭들(212,215)은 다른 실시예 또는 제조기술 세대가 변화하면 다른 값을 가질 수 있다.
도 1의 방법(11)의 단계 17에 따르면, 도 10은 본딩 주변 영역(54)과 본딩 패드 영역(56)에서 개구들을 채움으로써 형성된 비아들 (220,225,230)을 보여준다. 비아(230)는 폭(215)을 갖고, 비아들(220,225)는 각각 폭(212)과 대략 동일한 폭을 갖는다. 그래서, 상기 비아(230)는 크기(또는 치수)가 비아들(220,225)보다 실질적으로 커서 "빅 비아(big via)"라고 불리 운다.
도 11을 참조하면, 전도층(235)은 유전체층(192) 위에 형성된다. 전도층(235)은 최상위 금속층(top-most metal layer)이다. 전도층(235)의 재료 조성과 형성은 BSI 이미지 센서와 관련하여 상기에서 설명한 전도층(120)의 그것들과 유사하다. 전도층(235)은 주변 영역(54)에 전도선(235A)과 본딩 패드 영역(56)에 전도선(235B)을 형성하기 위해 패터닝된다. 전도선(235B)은 비아(230)의 폭(215)보다 큰 폭을 갖는다. 다른 실시예에서, 전도선(235B)의 폭은 상기 폭(215)과 대략 동일하다. 도면에 도시된 여러 전도선들과 비아들은 단지 예일 뿐이며, 전도선들과 비아들의 실제 위치와 구성뿐만 아니라 전도선들과 비아들의 개수는 설계 필요에 따라 변화할 수 있음을 이해해야 한다. 유전체층(240)은 유전체층(192)과 전도선들(235A,235B) 둘레와 위에 형성된다.
도 1의 방법(11)의 단계 19에 따르면, 도 12는 유전체층(240)과 전도선들(235A,235B) 위에 형성된 패시베이션층(242)을 나타낸다. 그 후에, 개구(245)가 본딩 패드 영역(56)에서 패시베이션층(242)을 관통하여 형성되므로 본딩 패드 영역(56)에 있는 전도선(235B)의 일부가 전면으로 노출된다. 상기 개구(245)는 건식 에칭 또는 습식 에칭 공정과 같은 공지된 에칭 공정에 의해 형성된다. 상기 개구(245)는 폭(250)을 갖는다. 본 실시예에서, 상기 폭(250)은 전도선(235B)의 폭보다 작다. 다른 실시예에서, 상기 폭(250)은 대략 폭(238)과 동일하다. 또 다른 실시예에서, 비아(230)의 폭(215)은 개구(245)의 폭(250)의 각 측면당 약 2㎛ 이상 크다.
이어서, 컬러 필터층(254)이 패시베이션층(242) 위에 형성된다.컬러 필터층(254)은 FSI 이미지 센서장치(180)의 픽셀 영역(52) 내에 형성된다. 그리고, 복수 개의 마이크로 렌즈를 갖는 마이크로 렌즈층(260)은 방사광이 기판 내의 픽셀들을 향하게 하고 초점을 잡도록 하기 위해 컬러 필터층(254) 위에 형성된다.
도 13을 참조하면, 전도선(235B)의 노출된 부분은 공지된 와이어 본딩공정을 사용하여 개구(245)를 통해 본딩 와이어(265)에 접착된다. 그래서, 전도선(235B)은 또한 본딩 패드(bonding pad)로 지칭될 수 있다. 와이어 본딩 공정은 본딩 와이어(265)의 일부가 녹아 본딩 볼(bonding ball)(270)을 형성하는 볼 본딩 공정을 포함한다. 일 실시예에서, 본딩 와이어(265)와 본딩 볼(270)은 금을 포함한다. 다른 실시예에서 본딩 와이어(265)와 본딩 볼(270)은 구리 또는 다른 적절한 금속을 포함할 수 있다. 본딩 볼(270)은 개구(245)의 폭(250)보다 작은 크기를 갖는다. 그래서 본딩 볼(270)의 가장자리와 개구(245)의 경계 사이의 양쪽에 틈새 거리(275)가 존재한다. 본 실시예에서, 틈새 거리(275)는 약 2㎛에서 약 3㎛의 범위에 있다.
도 2-9에 기재된 BSI 이미지 센서장치(30)를 위해 위에서 설명한 것들과 유사한 이유로 도 10-13에 기재된 FSI 이미지 센서장치(180)도 또한 현존하는 장치와 관련된 패드 상 와이어 넌스택, 와이어 본딩 필링, 및 사이층 유전체 크랙킹 문제들에 의해 고생하지 않는다.
상술한 방법과 장치는 솔더 범프들(solder bumps)이 본딩 패드(235B) 위에 증착되는 공지된 "플립-칩(flip-chip)"기술과 관련하여 사용될 수 있음을 알아야 한다. FSI 이미지 센서장치(180)를 외부 회로(예를 들면, 회로 보드 또는 다른 칩 또는 웨이퍼)에 장착하기 위해서는 상기 이미지 센서장치(180)가 뒤집어져 솔더 범프를 갖는 면이 아래로 향하게 된다. 이어서 본딩 패드(235B)는 외부 회로의 본딩 패드와 정렬된다. 그 후에, 솔더 범프가 가열되면(예를 들면, 오븐에서) 솔더 범프가 녹아 흐르게 되어 이미지 센서의 본딩 패드와 외부 회로의 본딩 패드 사이에 충분한 본딩 접촉을 형성하게 된다. 그러면 플립 칩 본딩 공정이 완료된다.
앞에서 말한 것은 몇몇 실시예의 특징들을 개략적으로 설명한 것이므로, 당업자는 아래의 상세한 설명을 더 잘 이해할 수 있을 것이다. 당업자는 여기에서 소개한 실시예들과 동일한 목적을 수행하고 동일한 이익을 얻기 위해 또는 둘 중의 하나를 하기 위해 다른 공정과 구조를 설계하거나 수정하기 위한 기초로서 본 명세를 쉽게 이용할 수 있다는 것을 알아야 한다. 또한, 당업자는 그러한 균등 구조들이 본 명세의 정신과 범위를 벗어나지 않으며, 당업자가 본 명세의 정신과 범위를 벗어남 없이 다양한 변화, 치환, 교체를 할 수 있다는 것을 분명히 이해해야 한다.

Claims (15)

  1. 본딩 패드 영역과 비본딩 패드 영역을 갖는 기판;
    상기 기판상에 상기 본딩 패드 영역에 형성되며, 상기 기판에 대한 평면도(top view)에서 제1 치수를 갖는 제1 비아; 및
    상기 기판상에 상기 비본딩 패드 영역에 형성되는 복수 개의 제2 비아로서, 상기 복수 개의 제2 비아 각각은 상기 평면도에서 제2 치수를 가지며, 상기 제2 치수는 상기 제1 치수보다 작은 것인, 상기 복수 개의 제2 비아를 포함하고,
    상기 제1 비아 및 상기 복수 개의 제2 비아는 동일층에 배치되는 것을 특징으로 하는 집적회로.
  2. 제1항에 있어서,
    상기 제1 치수는 30 마이크로미터(micrometer)와 200 마이크로미터 사이의 범위를 가지며, 상기 제2 치수는 0.1 마이크로미터와 0.5 마이크로미터 사이의 범위를 갖는 것을 특징으로 하는 집적회로.
  3. 제1항에 있어서,
    상기 비본딩 패드 영역은 주변 영역과 픽셀 영역 중 적어도 하나를 포함하며, 상기 픽셀 영역은 한 개의 이미지 센서를 포함하는 것을 특징으로 하는 집적회로.
  4. 제1항에 있어서,
    상기 제1 비아와 서로 연결된 제1 금속선; 및
    상기 제2 비아와 서로 연결되는 제2 금속선을 포함하는 상호연결층(interconnect layer)을 더 포함하며, 상기 제1 금속선은 적어도 부분적으로 본드 패드(bond pad)로 기능하는 것을 특징으로 하는 집적회로.
  5. 제4항에 있어서,
    상기 제1 금속선은 알루미늄 구리(AlCu)를 포함하며, 상기 제2 금속선의 두께와 동일한 두께를 갖는 것을 특징으로 하는 집적회로.
  6. 본딩 영역과 비본딩 영역을 갖고, 전면과 후면을 갖는 제1 기판;
    상기 제1 기판의 전면 상에 상기 본딩 영역에 있는 제1 전도선;
    상기 제1 기판의 전면 상에 상기 비본딩 영역에 있는 제2 전도선;
    상기 제1 전도선 위에 형성되며 제1 지름을 갖는 제1 비아; 및
    상기 제2 전도선 위에 형성되며 제2 지름을 갖는 제2 비아를 포함하며,
    상기 제1 지름은 상기 제2 지름보다 큰 것을 특징으로 하는 후면 조명 이미지(BSI) 센서.
  7. 제6항에 있어서,
    상기 제1 기판의 전면에 본딩된 제2 기판; 및
    상기 제1 비아 위에 형성된 제3 전도선을 더 포함하는 것을 특징으로 하는 BSI 센서.
  8. 제6항에 있어서,
    상기 제1 및 제2 전도선은 제1 금속층에 형성된 것을 특징으로 하는 BSI 센서.
  9. 제6항에 있어서,
    상기 비본딩 영역은 적어도 하나의 이미지 센서를 갖는 픽셀 영역을 포함하는 것을 특징으로 하는 BSI 센서.
  10. 제6항에 있어서,
    상기 제1 기판의 후면으로부터 상기 제1 전도선으로 연장하는 개구부; 및
    상기 제1 기판의 후면으로부터 상기 제1 전도선에 상기 개구부를 통해 본딩되는 솔더 범프를 더 포함하는 것을 특징으로 하는 BSI 센서.
  11. 제6항에 있어서,
    상기 제1 지름은 30 마이크로미터(micrometer)와 200 마이크로미터 사이의 범위를 가지며, 상기 제2 지름은 0.1 마이크로미터와 0.5 마이크로미터 사이의 범위를 갖는 것을 특징으로 하는 BSI 센서.
  12. 본딩 영역과 비본딩 영역을 갖고, 전면과 후면을 갖는 기판;
    상기 기판의 전면 상에 상기 본딩 영역에 있는 제1 전도선;
    상기 기판의 전면 상에 상기 비본딩 영역에 있는 제2 전도선;
    상기 제1 전도선 위에 형성되며 제1 지름을 갖는 제1 비아;
    상기 제2 전도선 위에 형성되고 제2 지름을 갖는 제2 비아로서, 상기 제1지름이 상기 제2 지름보다 큰 것인, 상기 제2 비아; 및
    상기 제1 비아 위에 형성된 제3 전도선을 포함하며,
    상기 제3 전도선은 본딩 구조(bonding mechanism)를 수용하도록 구성되는 것을 특징으로 하는 전면 조명 이미지(FSI) 센서.
  13. 제12항에 있어서,
    상기 제2 비아 위에 형성된 제4 전도선을 더 포함하며,
    상기 제3 및 제4 전도선은 최상위 금속층에 형성되고, 상기 제1 및 제2 전도선은 상기 최상위 금속층 아래의 동일한 금속층에 형성되는 것을 특징으로 하는 FSI 센서.
  14. 제12항에 있어서,
    상기 비본딩 영역은 적어도 하나의 이미지 센서를 갖는 픽셀 영역을 포함하는 것을 특징으로 하는 FSI 센서.
  15. 제14항에 있어서,
    상기 제1 지름은 30 마이크로미터(micrometer)와 200 마이크로미터 사이의 범위를 가지며, 상기 제2 지름은 0.1 마이크로미터와 0.5 마이크로미터 사이의 범위를 갖는 것을 특징으로 하는 FSI 센서.
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