TW201101419A - Thin-film capacitor structures embedded in semiconductor packages and methods of making - Google Patents

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201101419 六、發明說明： 【發明所屬之技術領域】 本發明係在形成於金屬络上的容 容器合併到半導體封裝的建立 膜電 = 的封裝之領域’其中該封裝可以提供-條將電力 傳遞至半導體震置的低電感電性路徑。 … [相關申請案之交互引用] 本案主張於2_年4㈣日巾請的美國專利 第Η/173,368號之優先權，其以引用方式包含於此 【先前技術】

由於包括積體電路(IC)的半導體裝置係以更高頻率、更 南貢料速率及更低電壓進行操作，所以減少電力線及接地 (返回）線中的雜訊之需求、供應足夠電流以維持電力位準 之需求及適應更快速的電路切換之需求就變成越來越重要 的問題。上述這些需求在電力分佈系統中要求低阻抗。為 了減少雜訊並提供穩^電力至IC，習知電路中的阻抗係藉 由使用平行互連的額外表面安裝技術（SMT)電容器來予二 減少。較高的操作頻率(較高職換速度)及較短的上升時 間，意味著供應電力至IC的電力傳遞網路的響應時間必須 更快。較低的操作電壓要求可允許的電壓變化（連波）及雜 訊必須變得更小。例如，當微處理器IC切換並開始一操作 時，其需要電力以支援切換電路。若電壓供應的響應時間 相較於信號的上升時間過慢的話，則微處理器會承受超過 可允许的漣波電壓及雜訊容限之電壓降或電力下傾且K 147892.doc 201101419 將θ故障。另外’當開始供電給1(:時，緩慢的響應時間會 導致電力過衝。必須藉由使用在適tf應時間内提供或二 通電力且與1c夠鄰近的電容器，而使電力下傾及過衝控制 在可允許的限度内。 ο

針對安裝在印刷線路母板表面上㈣，—般在板子表面 上盡可能接近IC地放置用於減少阻抗並抑制電力下傾或過 衝之SMT電容器，㈣善電路性能。f知的設計具有表面 安裝^卩刷線路板（PWB)上且集結找附近的電容器。大 值電U皮放置在電源供應器附近、中值電容器則位於電 源供應益及1C之間的位置，而小值電容器則非常接近IC。 高功率及高頻率IC—般係安裝在一半導體封裝上。半導 體封裝-般僅稍微大於(諸)IC。已安裝有IC的半導體封裝 傳統係安裝至更A的—印刷線路母板或子卡。在此情況 中，大及中值電容器可能會位在半導體封裝所附接的印刷 線路母板或子卡上。然而，可並聯安裝在半導體封裝上之 SMT晶片電容器之數量有所限制。 隨著1C頻率增加且操作電壓持續下降，必須以更快的速 度供應增加的電力，如此需要更低的阻抗位準。阻抗隨電 感而減少’且隨電容增加而減少。因此需要使電容器及K 之間的互連之電感達到最小化。

ChakraV〇rty之美國專利第6,61 i，4! 9號揭露出積體電路晶 粒的電源供應端子可耦合至多層陶瓷基底中的至少一嵌入 式電=器的個別端子。美國專利第7，Q29,97i號揭露燒製於 金屬V自上以合併在印刷線路板中的薄膜介電質、以及於高 147892.doc 201101419 =在： >:上燒製尚介電質常數的介電質時所產生的氧化 題。B_nd等人之美國專财請案第呢咖㈣ 印㈣路板的增建層 上。 /、電谷器可形成在銅或鎳箔 在 錦治上形成陶竞雷 電質預先燒製步驟及介電質燒、:的優點··在加熱介 电負麂衣期間使鎳更能抗氧化。缺 I有：：不能牢固地黏接至製造半導體封裝所使用的光：

擁增建層材料。鎖落亦較銅箱具有較差的高頻H 播特性。薄的錄落在處理期間亦難以處置，但m專 的電容器」=::雷，嵌人半導體… 取後，§溥膜電容器的金屬声 -為鎳羯且另-層為銅時，會產生處理及脫層問題。曰 【發明内容】 :二需要有用於將薄膜電容器合併到半導體封裝中之 °去’其中薄膜電容器係形成在鎳箔上。 揭露一種製造半導體封裝之方法，其包括下列步驟） 置-二上燒製薄膜電容器，#具有包含㈣的—第—電 [為銅電極的-第二電極及在該第—電極與該第二電極 之間的一薄膜介電質，其中該鎳箔具有在10至75微米r 内的初始厚度’·圖案化該苐：電極，·提供PWB核心及增建 材料；將該增建材料定位在該經圖案化的第二電極^ 藉由該增建材料將該薄膜電容器之該經圖 4極附接至該PWB核心；薄化該第 147892.doc 201101419 箱以提供具有小於該鎳箔 —始尽度之厚度的鎳箔，其中咳 溥化的鎳箔具有在2至12德 、中以 说未4圍内的厚度， ·以及，以任 何順序，形成穿過該薄化的錄 浪乐 逼極及5亥薄膜介雷暂 的微孔、在該薄化的錄落第一電 #膜… « s, ^ ^ 电位上方形成至少一額外層 • 及圖案化该薄化的鎳箔第一電極。 v 該增建材料可為環氧樹脂，且硬化兮 臈電容器之該經圓孝化的第增建材料以將該薄 ^ 圃茶化㈣—電極附接至該pWB核心。 可藉由選自磨钱、姓刻、電性描亦Βι· + 0 来谁杆坌^ 拋先及上述之結合的製程 來進订弟一電極的料之薄化。可藉由雷射鑽孔，且較佳 以UV雷射來進行穿過薄 的鎳泊第一電極及該薄膜介 電質的微孔之形成。在一音浐 . ^ 成在貫她例中，在該薄化的錄笛第一 • :上方形成至少-額外層之前且在圖案化該薄化的鎳笛 第—電極之前，雷射鑽孔該些微孔。在另一實施例中，在 2射鑽孔之前，在該薄化的錄落第—電極上方施加鋪設一 有機保護片，且在該薄化的錦箱第一電極上方形成至 〇 ; 一額外層之前，移除該暫時有機保護片。 斤可藉由塗敷-介電質先質層至具有該初始厚度的該錄 >白、在從約7〇〇t至約14〇〇t範圍内之溫度及在具有於ι〇·7 至1〇 15範圍内的氧分愿之環境中燒製該介電質先質層及鎳 泊:形成該薄膜介電質及鋪設該第二電極至該錄箱相反於 -亥薄膜介電質一側上之該薄膜介電質而形成該箱上燒製薄 膜電容器。 在另-揭露的實施例中，—種製造半導體封裝之方法， 包含：提供ϋ上燒製薄膜電容器，其具有含㈣的一第一 147892.doc 201101419 黾極、為銷電極的一第-雷▲ 弟一電極及在該第一電極及該第二電 極之間的一薄膜介雷皙. , 質’圖案化該第二電極；提供PWB核 心及增建材料；將該辦逮姑… 曰建材科疋位在該經圖案化的第二電 極與该P WJB核心之問·益山 ’藉由5亥增建材料將該薄膜電容器的 該經圖案化第二電極附接至該PWB核心；形成穿過該錄蕩 第：電極及該薄膜介電質的微孔；在該錄落第一電極上及 在S亥些微孔中沈藉―坌―加 檟第鋼層；塗敷光阻至該沈積的銅 層、成像並顯影該光阻以暴露出該第-銅層之部分；以及 在未被4光阻覆蓋的該第—銅層之暴露部份上沈積一第二 銅層。 所揭硌之方法可進一步包含下列步驟：移除該第二銅層 周圍所$成的§亥光阻，且敍刻該第一銅層及該錄笛以圖案 化該第二鋼層、第—銅層及錄箱以形成複數信號塾，這些 信號墊對應於其中沈積銅的該些微孔。該半導體封襄較佳 具有至少一信號塾’其與該第一電極及第二電極電性隔離 且經由該薄膜介電質電性連接至該PWB核心、。該半導體封 $亦具有至少-信號塾’其電性連接至該第二電極且與該 弟一鎳箔電極電性隔離。 以形成50歐姆阻抗的電路跡線。 #在K知例中’第一銅層藉由無電沈積法而沈積在鎳！I 第電極上，且可具有在大約1〇〇奈米至大約5〇〇奈米範圍 内的厚度。第二銅層可藉由電解沈積法進行沈積，且第二 銅層可具有在大約2奈米至大約35微米範圍内的厚度二 揭露的實施例中，圖案化該第一銅層、第二銅層及鎳箔 147892.doc 201101419 亦揭露一種半導體封與，甘—人. 0 3 .—泊上燒製薄膜電容 、有3鎳4的一第一電極、為銅電極的一第二電極 及在該第-電極及該第二電極之間的一薄膜介電質，其中 該鎳箱具有在2至12微米範圍内的厚度；一PWB核心；增 建材料，係定位在該ϋ上燒製薄膜電容器的該第二電極及 該PWB核心之間’其中該增建材料將該第二電極附接至該 WB核〜，複數微孔，穿透該猪上燒製薄膜電容器的該錄 =第-電極及該薄膜介電質而形成；—鋼層，形成在該錄 箱第-電極上及該些微孔中；以及，至少一額外層，其位 於該鎳箔第一電極上所形成的該銅層上方。 在只施例中，该至少一半導體裝置的電源端子及接地 端子分料接至㈣膜^器㈣[電極及第二電極 (或反之亦然），且該薄膜電容器與該半導體裝置之間的該 些連結提供傳輸電荷往返該半導體寰置之間的Κ電感/阻 抗路徑。

該至少一薄膜電容器較佳係放置在該半導體封裝的一頂 Ρ至屬層的至少一層之下。該至少一薄膜電容器的該第一 電極可包含具有在5至1〇微米範圍厚度的一薄化鎳箔。該 第電極及第二電極之間的該薄膜介電質為一高尺薄膜陶 竟’其選自包含選自 BaTi03、BaSrTi03、PbTi03、CaTi03、

Pbzr〇3、Bazr〇3、Pb(Mgi/3 Nb2/3)〇3、pb(Zn"3 ν‘)〇3 及

SrZr〇3或上述之混合物的群組之通式ab〇3的材料。該至 少一薄膜電容器該介電質層具有在〇2微米至2微米範圍内 之厚度。 I47892.doc 201101419 該半導體封裝可具有電性連接穿過該薄膜介電質至該 PWB核心之信號墊，其中該些信號墊係與該薄膜電容器的X 該第一電極及第二電極電性隔離。在一揭露的實施例中， 在薄膜介電質的各表面上之金屬墊係圍繞微孔。 :箔上燒製薄膜電容器， 為銅電極的一第二電極及在 的一薄膜介電質；一核 亦揭露一種半導體封裝，包含： 其具有含鎳箔的一第一電極、為銅 該第一電極及該第二電極之間的一 心；增建材料，係定位在該箔上燒製薄臈電容器的該第二 電極及該PWB核心之間’丨中該增建材料將該第二電極附 接至該PWB核心；複數微孔，穿透該箱上燒製薄膜電容器 的該鎳箔第一電極及該薄膜介電質而形成；一第一無電銅 層，形成在該鎳箱第一電極上及該些微孔中；—第I電铲 銅層，形成在該第一無電銅層上；以及，至少—額=層鍍 其位於該鎳箔第一電極上所形成的該銅層上方。 a 熟悉本項技藝者在閱讀下列實施方式後將可理解到 露的各個額外實施例及態樣之上述優點及其他益處。 根據慣例’並非絕對按照比例繪製圖中的各個特徵" 能放大或縮減各個特徵之尺寸以更清楚闡明本發 ： Μ 〇 < Κ方也 【實施方式】 以下’將參考下列定義的術語而詳細說明 申t軎奎ΛΛ·

之増建層 147892.doc 201101419 内。 在本文中所使用的「薄膜電容器」—詞意指一電容器， ’、中"電質包含高介電質常數材料且介電質厚度在約〇·2 至2.0微米的範圍内。 . 在本文中所使用的「羯上燒製薄膜電容器」-詞意指藉 * 纟下列方式形成之電容器：⑴以在高溫燒製之-沈積在金 屬落上的介電質層以結晶並燒結該介電質，該介電質形成 〇 「高介電質常數的薄膜；以及(2)在燒製介電質之前或之後 沈積一頂部電極。 f本文中所使㈣「高介電質常數」或「高〖電容器介 電質材料」一詞意指具有巨大介電質常數高於500之材 ._°高〖電容器介電質材料包括具有通式剔3_鈦礦型 鐵電組成物。此種組成物的實例包括BaTi〇3、_爪〇” 咖〇3、（:aTl〇3、PbZr〇3、如21<()3及&抓及上述之混合 物。亦可以替代元素取代A及_位置而有其他的高£介 ❹電質常數材料，如PMMgl/3 Nb2/3)〇3及pb(Zni/3灿2/3)〇3及 上述組成物的混合金屬形式。 在本文中所使用的「圖案化的」、「圖案化"戈「經圖案 化」-詞意指印刷線路板業中常見之塗敷光阻至金屬落或 層、成像並顯影光阻以選擇性移除部分光阻以暴露出下層 材料及藉由蝕刻移除暴露的層之程序或程序結果。 在本文中所使用的「共同電極」一詞意指作用為二或更 多電容器的相同極性之二或更多電極的連續電容器電極。 在本文中所使用的「半導體封裝」—詞意指小面積之印 147892.doc -11 - 201101419 刷線路板(PWB)、令介層、乡晶片模組'區域陣列封裝、 封裝上覆系統（system，paekage)、系統級封裝（⑽心 in-package)及類似者，或使用上述之裝置。 在本文中所使用的「增建材料」—詞意指印刷線路板產 業常見之在⑽段或未完全硬化狀態中可用來覆蓋及密封 導電層之數個有機介電質材料的任何者，作為導電金屬層 間的介電質隔離，或將兩導電層黏合在一起。在覆蓋、密 封、分隔或黏合期間或之後，藉由熱或壓力而硬化該增建 材料。增建材料典型由環氧樹脂所構成。用於印刷線路板 產業中的增建材料之一實例為從Ajin_t〇 Fine-Tec^ 可得之ABF GX-13。增建材料為一通用術語且可包括 用於印刷線路板產業中的任何強化或無強化㈣段樹脂系 統0 在本文中所使用的「核心」、「pWB核心」、「積層核 心」—詞意指從數個内層PWB平板形成為一積層的印刷線 路板結構。該詞係用來指示建立或相繼增加至核心以形成 半導體封裝之額外金屬/介電質層之起點或基礎。 「在本文中所使用的「印刷線路母板」、「母板」或 子卡」-詞意指—般將如上所定義的半冑體封裝放置在 其上並與其互連的一大型印刷線路板。 在本文中所使用的「積體電路」或「IC」一詞意指半導 體晶片，例如，微處理器、電晶體集、邏輯裝置等等。 在本文中所使用的「複數個」—詞意指超過一個。 在本文中所使用的「已知良好電容器」—詞意指已測試 147892.doc -12- 201101419 過且已知在預定規格内運作之電容器。

G

揭路一種半導體封裝，包含：至少一薄膜電容器，其嵌 入一半導體封裝的至少一增建層中；其中該至少一薄膜電 合器具有含鋼塗覆的鎳之一第一電極及含銅或銅合金之一 第一電極；其中該至少一半導體裝置的電源端子及接地端 子刀別連接至薄膜電容器的第一電極及第二電極（或反之 =然）；以及其中至少一半導體裝置的信號端子連接至自 一第電極及第二電極電性隔離的半導體封裝中之信號 墊；以及其中該薄膜電容器與該半導體裝置之間的互連提 供一條傳輸電荷往返該半導體裝置的低電感/阻抗路徑。 —揭露的實施例包含-電容器結構，其包括銅塗覆薄化 的一鎳荡第-電極、-箔上燒製薄膜介電質及放置在半導 體封裝的頂部金屬層的至少一層下方的一銅第二電極。在 另—揭露的實施例中，從銅塗覆薄化的㈣中製造出電 本說明書㈣露製料物封裝之方法，料導體封裝 :含嵌入半導體封裝的至少一增建層中之的至少一薄膜電 各器，其中該至少一薄膜雷六 、電令器具有含鋼塗覆的鎳之一第 一電極及含銅之一第二電 蚀，其中S亥至少一半導體裝置的 電源端子及接地端子可分別連 r置的 k 乃J運接至溥膜電容器的第一電極 及第二電極（或反之亦然）； .^ 及具中至夕一半導體裝置的 k號端子可以連接至與第一雷

電極及弟一電極電性隔離的半 導體封裝中之信號墊；以及I 亥涛膜电谷态與該半導體 裝置之間的互連提供一條傳給 得輸電何在返该半導體裝置之低 147892.doc •13· 201101419 電感/阻抗路徑。 所揭露的方法之-實施例包含層壓薄膜電容器之經圖案 化的第二電極側至半導體封裝的增建層並薄化錄箱第_電 f。另-實施例包含在薄化的鎳箔第一電極上方鋪設—暫 時有機保護片。另-實施例包含雷射鑽出穿過該暫時有機 保護片、薄化的鎳及薄膜介電f的複數微孔。 又一實施例包含在薄化職第—電極上及微孔中沈積—鋼 塗層’且又-實施例包含圖案化鋼塗覆薄化的_第—電 極以形成用於複數電容器的一共同第_電極。X一實施例 包含圖案化銅塗覆薄化的錄箱以形成電路跡線。 用於製造半導體封裝之光阻及有機增建材料無法牢固地 黏接至錄箱。’然而，根據上述方法所建構之半導體封裝能 夠使光阻妥善黏合至薄膜電容器之銅塗覆薄化的制第— 電極側’ ϋ此允許鋼塗覆薄化的料第—電極之準確圖案 化。根據上述方法所建構之半導體封裝亦㈣ 薄 化的㈣第-共同電極妥㈣合域續添加的增建材= t此所述之方法亦允許雷射以快速、準綠且―致的方式鑽 牙薄膜電谷态。這些方法亦允許保護第一電極不受到雷射 =期間從微孔射出的碎屬之㈣。此外，沈積在薄化錄 一 a電極上的銅能消除對高頻信號傳播的已知不利影響， 這是由於_高介電質常數的介層及鎳層的存在_ 從銅塗覆薄化的_製造出具有理想電氣特性之電路。 =1A至iD顯示製造薄膜羯上燒製電容器⑽的方法，薄 膜'自上燒製電容器實屬已知。例如，Bolrand等人之美國 147892.doc *14- 201101419 專利第7,029,971號揭露製造箔上燒製電容器之方法。在圖 1Α中，提供一箔no。箔110包含鎳且將變成箔上燒製電容 器之第一電極。在本文中所使用的「鎳箔」係指由鎳、鎳 合金或其結合所構成之箔金屬片或葉，其中鎳包含箔金屬 的至少75重量百分比，且更佳箔金屬的至少9〇重量百分 比，且最佳箔金屬的至少98重量百分比。因鎳箔在薄膜電 容器之高κ陶瓷介電質材料所受到之高燒盡（burn 〇ut)及燒 Ο

製溫度下的抗氧化力，所以使用鎳箔。在一較佳的實施例 中，箔110的厚度在大約丨〇至大約75微米範圍内，且更佳 在大約20至大約55微米範圍内。使用此厚度範圍内較厚的 鎳结對於在後續處理期間的處置特別有用，因此種鎳洛非 常能夠抵抗彎曲、扭曲及類似者。適合的鎳箔實例為可從

Hamilton Precision Metals of Lancaster 所作之25微米厚錄_27〇。在另—實施例中，使用具有在5 至10微米範圍厚度的較薄鎳箱薄膜，但透過薄膜電容器製 造程序而製造此種薄鎳箱需要非常小心的處置，以避免弄 皺或彎曲薄膜。 在圖财，電容器介電質先質材料係沈積在制11〇上 以形成電容器介電質先質層12〇。鐵電陶变中已知有高介 電質常數。具有高介電質常數之鐵電陶究包括具有通式 〇3之妈鈦礦’其中八處及B處可由—或更多不同金屬所 4據例h w κ介電質材料實現在晶狀鈦酸鋇(Βτ)、鈦 酸錯船（ΡΖΤ)、鈦酸鑭錯師LZT)、鈮酸鎂錯（PMN)及鈦 酸銘鎖（BST)。鈦酸鋇為主的組成物特別有用，因其具有 147892.doc -15- 201101419 高介電質常數且無鉛。 可藉由以適當高介電質常數材料之化學溶液塗覆（如化 學溶液沈積或「CSD」）鎳箔來沈積電容器介電質材料。因 CSD技術之簡單性及低成本，所以CSD技術為較佳。沈積 薄膜介電質的其他方法包括噴濺、雷射剝蝕、化學蒸氣沈 積或上述結合。取決於沈積條件，初始沈積組成物為非晶 或日日狀。非日日狀組成物具有低K(大約20)且必須在高溫退 火以引發結晶並產生理想的高K相。當晶粒尺寸超過〇. 1微 米且因而可使用高如900°C的退火溫度時，可以在鈦酸鋇 為主的介電質中達成高K相。一種鈦酸鋇CSD組成物係揭 露在美國專利申請案第2005-001185號中。先質組成物由 醋酸鋇、異丙醇鈦、乙醯丙酮、醋酸及曱醇所構成。

Q 電容器介電質材料層120受到乾燥化、燒盡及燒製步驟 以密實化及結晶化介電質先質層。適當的燒製溫度在從大 約7〇〇°C至大約140CTC範圍内，且更佳在從大約8〇〇t：至約 12〇〇°C範圍内，且可大約為9〇代。可在氧夠低的保護性 環境下進行燒製，以保護料不被氧化。具有在1〇_7至1〇_ 15範圍内，且更佳在1〇-9至1〇-12範圍内的氧分壓之環境， 有助於保護鎳fl對抗氧化。已經將具有1()_9至1()，12範圍内 的氧分壓環境中之大約崎的燒製溫度有利地用於錄猪 上具鈦酸鋇介電質的電容器之燒製。 ,:圖⑴中，藉由例如噴濺或其他方法，如雷_、化 IS::積或上述L合第二電極130係形成在燒製過的 ”電貝層12G上方以形成電容器。錢過的第二電極130之 147892.doc -16* 201101419 厚度在0.1微米至5微米範圍内，且更佳在〇·5微米至3微米 耗圍内。第二電極130較佳由銅、銅合金或上述結合所構 成在本文中所使用的「銅電極」一詞意指由基於電極中 總金屬重量之至少60重量百分比的銅、更佳至少85重量百 . 分比的銅所構成。 • 圖1D為圖1C的剖面中所顯示的箔上燒製薄膜電容器之 平面圖。顯示二十個大電容器，在鎳簿U0上之介電^層 〇 12G上各具有—第二銅電極13_1嶋的介電質覆蓋所以 並未顯示㈤。在如G上可形成任何數量的大電容器，例 如從一至數百個。 在此階段’可測試笛上燒製電容器的電容及其他特性。 測試以辨別出已知良好電容器的位置。例如，可將每一1 分成子部格栅，各子部具有一獨特位址，藉此獨特地辨^ =容器的位置。若發現測試的大電容器為短路或否則 為故障，由於知道其位置，在半導體封裝的最終組裝中， ❹可電性不連接故障電容器至封裝上的半導體裝置。若搭上 大電谷益之產率很^你，印丨-Γ 11J. -6- π 產羊很低，則可拋棄含落上燒製大電容器的 治。如此允許最終產品具有高產率。 圖2Α至21顯示圖案化薄膜箱上燒製電容 側的.方法。在圖2Α中，、灭弟一笔極 中添加額外銅至薄膜箔上燒製 之銅第二電極13_以形成金加。 至理想厚度來加以實現。亦可… 了^由例如喷減 μ2ι〇^Μ:^ 、實仃添加額外銅以形成金屬 層2 ί 0的其他方法，如蚀费 至15微乎r圍内“。益屬層210之厚度較佳在0.3 卡乾圍内，且更佳在〇·5至增米範圍内。為了清 147S92.doc 17· 201101419 楚’圖2A至2F及圖2H以剖面分開顯示第二電極13〇，雖然 實際上其現在已經合併到金屬層21 〇中。 圖2B更詳細地繪製圖2A中所強調的單—電容器，以格 外清楚顯示製程的下一個階段。將光阻層22〇塗敷至金屬 層210亦顯示於圖2B中。 參照圖2C，成像並顯影光阻以移除光阻並在光阻特徵 224周圍形成開口 225。在圖2D中，電鍍銅到開口 225中以 形成銅層230，其將銅的厚度增加到在5至2〇微米範圍内的 厚度，且更佳到在10至15微米範圍内的厚度。 參照圖2E，剥除剩餘的光阻特徵224以形成開口 235及 236，並暴露出在電鍍期間受到光阻224保護的下方銅層 210。參照圖2F，現在閃蝕（fiash etch)銅層21〇及下方第二 電極層130以移除暴露出的銅直到介電質層12〇，如此產生 由圓環250與251及一共同第二電極26〇所包圍之孤立銅墊 240及241。圖2G為圊2F之物件的平面圖，顯示墊24〇及241 及形成在墊240及241周圍的圓環25〇及251。圖2G中的線 2F-2F顯示圖2B至2F的剖面處。在圖2(}中，在一個大面積 電谷益上顯不六個墊及圓環，但可根據欲與電容器連接的 半導體裝置的電源端子、接地端子及信號端子之數量而製 造出任何數量的墊及圓環。亦可使用非圓環的形狀來製造 其他設計，如環狀正方形、矩形、或更複雜的環形狀。 雖未含在先前說明中，可修改圖2F及2G之物件的設 什，以允許將電路合併在與電容器相同的平面中。此種電 路將與電容器結構隔離並可從包括箔110的金屬層製成， 147892.doc -18- 201101419 這一點稍後將參考圖61及6J說明。在圖2H及21中，顯示允 許此種電路之圖2F及2G之物件的修改設計。在圖2H中， 藉由在形成圓環250及251的同時形成一溝渠252，而在將 從包含箔110之金屬層中製造電路的區域中完全移除掉第 二電極。在製造電路的區域中移除第二電極可避免對於電 路的電容效應。圖21為圖2H的物件之平面圖，其中顯示有 溝渠252。線2H-2H顯示圖2H之剖面處。溝渠252對應於介 〇 電質層的相反側上用以從鎳箔11〇上的銅製造出電路的區 域，這一點稍後將參考圖61及6J加以說明。在圖21中，溝 渠252顯示成以跨越個別大面積電容器26〇的整個寬度之方 式形成’但當然也可以根據電路需求而有其他設計。 在圖3中，設置一核心300。核心300具有一中央介電質 31〇、穿洞通孔340及在介電質各側上的金屬墊32〇及33〇。 核心300可具有額外的金屬層且可具有與金屬墊32〇及 相同層上的額外電路。為求清楚顯示，穿洞通孔34〇顯示 〇 為被填充，但實際上，可鍍覆通孔而僅覆蓋側壁而已。金 屬墊320及330係設置在以下的位置，其中雷射鑽孔的通孔 洞稍後將鑽穿增建層，以提供從核心金屬層至增建金屬層 的電性連接。墊320及330亦防止雷射鑽入核心介電質31〇 中。 圖4A及4B以剖面圖顯示使用增建材料將薄膜電容器黏 合至核心。為了闡明，圖2F之物件將用於後續說明中°。另 外為了簡單，金屬層削及2H)之剩餘的元件結合成共同第 二電極及塾240謂。在黏合前’可實施氧化物處理 147892.doc -19- 201101419 或-替代性多層黏合化學物來處理銅墊謂及24i及共同第 二電極260之表面，以增進銅與增建材料間的黏合度。此 種處理為印刷線路板產業中已知者。有利地，在處理期間 將薄膜電容器之第-電極與第二電極短路在一起並連接至 地線。如此可移除實施處理之前或期間在電容器上的任何 殘留電荷’藉此確保對表面均勻的處理。 在圖4A中，上述界定的㈣段增建材料㈣係放置在核 心綱的任—側上。圖2F的物件係放置在核心與增建材料 隹i之或兩側上，其中共同第二電極260及墊24〇盥241 面對核心300上的增建材料41〇。在圖4a之實例中僅顯示 一個像圖2F的物件。 圖汀之物#、增建材料41〇及核心3〇〇在熱及壓力下層壓 在:起以形成圖仙之物件。適當的層磨程序包括將構件在 層堡機中擠壓，接著氮爐中之加熱週期以硬化增建材料 適田的層壓條件為在每平方英吋從至磅的壓 力下在120。(：溫度3〇分鐘。用於硬化増建材料彻的適當加 熱條件為在12代持續30分鐘且接著在1 70t持續6〇分鐘。 為求清楚，後續的圖5至8僅顯示核心的一側。亦可使用 在此所述的程序或印刷線路板產業中常見的其他程序來添 加未圖不的核心之該側上的額外層。 ^化圖4B的鎳箱第—電極11〇以形成圖从之薄化的錄猪 一電極510。可藉由各種方法，如餘刻、電性抛光或機 私磨餘或薄化金屬簿之其他已知方法來達成鎳羯110的薄 化刻特別有效。隸技術亦有效，例如使用 147892.doc -20· 201101419 ㈣Hy〇ki研磨設備之研磨。將鎳心峻1()至75微米範圍 的厚度薄化至從2至12微米範圍中的 1。微米範圍中的厚度，以形成薄化的錄電也=至 ㈣之薄化減少在雷射鑽穿通孔洞期間雷射必須移除之金 • 屬量。 、 替代地’可藉由以在想要的最終厚度範圍内之箱作為開 始而避免鎳猪m的薄化。然而，透過薄膜箱上燒製電容 〇 11製造程序來處理此種薄箱會因箱的變形或其他缺陷而造 成低產率。因此，在相對厚的上製造_上燒製電 容器且然後減少其厚度為有利的。較厚的鎖落ιι〇允許更 纟易的處置且導致較高產率。亦可在電容器結構層壓至核 ::之前進行箱"0的薄化。然而，在退火介電質之後，鎳 箔第一電極110有撓性且若不小心處置很容易會變形。薄 膜介電質120、薄銅第二電極13〇及金屬層21〇對鎳箔第一 電極提供报少堅硬度。在將電容器結構層壓至核心之前使 〇 用磨蝕方法，例如使用拋光輪，因此薄化箔需要一種在鎳 箔第一電極110被薄化的時候使將薄膜電容器保持平坦的 機制。沒有此種保持機制，鎳箔110會離開輪子或起皺， • 導致拋光不均句或介電質受損。在層壓電容器結構之第二 電極側至核心300之後才薄化鎳箔第一電極11〇是有利的， 因為核心3〇〇添加堅硬度並於拋光期間維持平坦。藉由化 學方法’如蝕刻或電性拋光而使箔11〇產生薄化，會需要 保5蒦銅第二電極丨30、額外的金屬層210及/或介電質120不 破蝕刻或電化學拋光，且因此亦最好在將電容器層壓至核 147892.doc 21· 201101419 2^後再施加此種化學方法，因為層壓過程會自動保護電 谷器之第二電極侧不受到化學物影響。 #在圖5B中，將—薄暫時有機保護片52〇鋪設至薄化的鎳 v白第一電極510。此暫時有機保護片52〇可為光阻或會黏接 至鎳箔第一電極510的任何有機材料。可藉由層壓一薄片 至此薄化的鎳箔第一電極51〇或藉由在薄化的鎳箔第一電 極5 10上塗覆當乾燥及硬化時會形成薄片的液體組成物來 鋪：邊有機保護片52〇。暫時有機保護片52〇的厚度較佳在 數微米至五十微米範圍内。特別有效的有機保護片為可從 美國賓夕法尼亞州布魯末（Br〇〇maU)思布落路

Road) 1990號的 ppi Adhesive Products Corp.獲得之 sp 139-6 圖6A至6J顯示形成導電微孔及其他特徵並準備包含薄化 鎳落第一電極之圖案化頂部金屬層的程序。在圖6A中形 成微孔610。較佳藉*uv雷射鑽孔來形成微孔61〇。可替 代地使用形成微孔的其他方法，如YAG雷射鑽穿或受控深 度機械鑽孔。然而，UV雷射鑽孔能夠更精準地鑽穿金屬 及有機層。微孔610係雷射鑽穿暫時有機保護片52〇、薄化 鎳箔510、薄膜陶瓷介電質12〇、銅墊24〇及241及共同電極 260(如上述）’終止於並暴露出銅墊32〇的區域。於雷射鑽 孔期間，融化的金屬可從微孔61〇射出並重新沈積在暫時 有機保護片520表面上。暫時有機保護片52〇防止任何融化 的金屬與薄化的鎳猪510接觸。若以避免金屬射在鎳荡上 或若以其他方式包含射出的金屬，則亦可在不使用暫時有 147892.doc •22· 201101419 機保護片520下達成微孔61〇之鑽穿。任何熟悉此項技藝者 亦了解銅塾320無需在核心上，但可以是在事先製造的增 建層上所產生的複數墊。 參照圖6B，以溶劑、UV輻射、清洗或任何其他已知方 • 法移除暫時有機保護片52G。當在雷射鑽孔後移除掉暫時 • 錢保護片52G時’亦將移除掉在暫時有機保護片上所沈 積的任何融化金屬，且使薄錦镇51〇的表面毫無任何雷射 0 鑽孔之碎屑。圖㈣顯示每一雷射鑽穿的微孔係由金屬藝 240及241之銅金屬或來自共同電極26()的銅金屬所圍繞。 讓銅金屬圍繞所有微孔對於程序為有利的，因為雷射鑽穿 總、是穿過金屬m當鑽穿所有微孔61G時可將這些參 數保持固定。在通孔周圍存在有銅的另一優點在於介電質 120兩側受到金屬的保護。讓銅圍繞微孔的另—額外優點 在於保護增建材料410及薄膜介電質12〇之間的介面不受到 雷射鑽孔的破壞。此種破壞可能導致薄弱的黏合，其可能 〇 &為當印刷線路板在焊接期間受到高溫遊逸（eXCUrsion)時 脫層的開始。雖讓銅金屬圍繞微孔對於雷射鑽孔程序有 利，但可以理解到圍繞微孔之銅金屬並非為必要。 在圖6C中’薄無電銅層62〇係沈積在薄化之錄馆51〇表面 上方、而^入雷射鑽穿的孔61〇中及在墊32〇暴露出來的區 域上。薄無電銅層620之厚度較佳在大約1〇〇奈米至大約 _奈米範圍内。沈積在薄化㈣別上的薄無電銅層62〇 提供-銅表面。錄表面對光阻具有很差的黏合度，使得當 光阻成像及顯影並㈣下方_時會造成特徵部位的解= 147892.doc -23· 201101419 度很差。銅使表面具有非常好的光阻黏合度，且因此當圖 案化第一電極510時無電銅620的存在為有利的。 在圖6D，塗敷光阻63〇至無電銅層62〇的表面。在圖6£ 中，成像及顯影光阻630以形成開口 64〇及光阻特徵部位 650。在圖6F中，銅層660被電鍍至無電銅62〇的表面上及 微孔610中。在-實施例中，錢覆的銅具有從約2至約⑽ 米的厚度，且更佳在5至15微米範圍内。電鍍的銅層66〇提 供數個優點。鍍覆的銅提供可被處理之銅表面，以發展出 對後續施加之增建層的良好黏合度。藉由無電及/或電解 鍍覆在鎳表面上，鍍覆銅另外具有改善光阻黏合性的優 點。銅提供可用銅黏接促進化學物（如黑色氧化物或用於 印刷線路板產業中之氧化物取代化學物）加以處理之表 面，以增加增建材料對銅的黏合度。這些化學物不促進錄 對增建材料之良好黏合。在錦表面上之㈣㈣㈣傳播 提供額外的優點。錦為鐵磁性，而且當錄用於信號傳播時 會增加特性阻抗。在錄表面上之銅鑛覆提供信號線設計彈 性，允許使用薄膜電容器電極與在薄膜電容器之上與之下 的銅層製造出5 〇歐姆特掩 4上 啤将性阻抗電路跡線及電路返回路徑。 ί電鑛後銅的厚度允許製造出電路跡線而不會有因下方錄 治510而造成任何有害的電性效應。 參照圖6G，藉由光阻剝除化學物來移除顯影的光阻特徵 65 0，並藉由蝕刻移除下太 、下方的溥無電鋼620及薄化的鎳箔 1〇以开/成塾680及681、共同第一電極奶及圓環6 州。圖-為圖6〇之物件的平面圖，其中_g顯示績 147892.doc -24- 201101419 製圖6A至6G之剖面處的線。圖6(3及6H顯示形成在金屬層 510、620及660中的墊680及681、共同第一電極685及圓環 690及691。在圖6H*，在一大面積電容器上顯示六個墊及 圓環，但取決於將連接至電容器之半導體裝置的電源端 . 子接地纟而子及信號端子的數量而可以製造任何數量的墊 • 及圓環。亦可使用非圓環的形狀來製造其他設計，如環狀 正方形、矩形、或更複雜的環形狀。 0 在將從電容器之鎳箔侧上之金屬層形成電路的情況中， 處理圖2H之物件以形成圖61的物件。在圖“中，已經在與 圓環690及691同時形成溝渠692及693。溝渠692及693形成 在對應於”電質層120的相反側上的溝渠252的區域邊界 内。電路線687亦在溝渠252的邊界内，溝渠692將電路線 687與電谷器隔離開來。溝渠693將電路線“了與特徵部位 685隔離開來，如另—相鄰電容器的部份。圖6T為圖61之 物件的平面圖。在圖6;中，線61-61顯示圖61之剖面處的 〇 線。同樣在圖6种，電路線687顯示成直線，但其可根據 電路需求而為任何的設計。 圖7A至7F以剖面圖方式顯示圖6(3及611之物件的處理中 之其他步驟。為了闡明，在下列圖形中，圖6G之無溝渠物 件將被用作為所揭露之方法的實例。在圖7財，使用如前 述般的層壓及硬化條件來層壓一層如上述的增建材料7⑺ 至圖6G的物件之金屬塾_、681及第一電極奶側。可在 層壓之則實施氧化處理或替代多層黏合化學物來處理金屬 塾680及681及第—電極685之電鑛銅層660。如此能提供一 147892.doc 25· 201101419 膜1六I建材料妥善黏接的銅表面。若在此處理期間將薄 、、電奋器之第一電極與第二電極短路在一起並連接至地線 +舌乂奴會很有利。如此移除掉在實施處理前或期間在 。的任何殘留電荷。在圖7B中，在增建層71〇中雷 射鑽出微孔720、721及722以與塾680及681及第-電極685 連接。在圖7(：中，在增建層71〇及微孔720、721及722之中 ’尤積薄無電鋼層730。無電銅層730之厚度較佳在從約1〇〇 奈米至約5〇〇奈米範圍内。 參照圖7D ’塗敷光阻至無電銅層73〇，成像並顯影以形 成光阻特徵部位740。在圖财，將銅75〇電鍍在特徵部位 〇之間的開口中。在圖7F中，藉由剝除來移除光阻740且 閃蝕之前受到光阻74〇所保護的無電銅73〇以將之移除，留 下經蝕刻區域及鋼墊75〇、76〇及77〇而完成半導體封裝。 在圖7F中，銅墊770連接至第一電極685。第一電極685、 薄膜介電質層m及第二電極鳩形成—電容器。並且，銅 墊750連接至銅墊68〇，而銅墊則連接至第二電極26〇。第 二電極260、薄膜介電質層12〇及第一電極685形成一電容 器。銅墊760連接至鋼墊681，而銅墊681則連接至銅墊 銅墊760因此與薄膜電容器之兩電極電性隔離且直接 電性連接至PWB核心及核心内的任何關連電路且作為半導 體封裝的信號墊。 圖8以剖面圖方式顯示半導體裝置820以焊接球81〇、812 及814附接至圖7F之封裝。焊接連結81〇及814將半導體裝 置的電源及接地端子分別經由墊75〇及77〇而連接至電容器 147892.doc •26- 201101419 的第％極及第二電極685及260。焊接球連結812將半導 體裝置的信號端子連接至半導體封裝的信號墊760上。 實例 將以下列實例進一步說明本發明，這些實例並非用以侷 . 限申凊專利範圍」中所述之本發明的範疇。 實例1 以鹼〖生m潔劑預先清潔並乾燥關於圖丨匚及1〇所述的薄 〇 冑電容器的制側。使用根據光阻製造商的資料表所調整 的熱輥層壓器來將DuPont™ JSF_U5光阻層壓至已經清潔 好的鎳表面。亦根據製造商的資料表執行光阻的曝光及顯 影。在顯影之後，在顯微鏡下檢驗光阻。發現有光阻脫層 . 的現象’因而造成光阻特徵部位具有波浪形邊緣。接著在 • ~刷線路板產業中所常用的氯化銅（CUpric chi〇ride)蚀刻化 干物而蝕刻經光阻成像的鎳箔。在551溫度下於的氫 氧化納中剝除光阻。在敍刻及光阻剝除之後，在顯微鏡下 〇 檢驗經蝕刻的鎳特徵部位。許多鎳特徵部位的邊緣凹凸不 平且並非筆直，表示光阻黏合程度很差。 實例2 在實例2中，使用環氧增建樹脂以處理並層壓九個鎳箔 樣本至一銅塗層核心。測量剝離強度，以評估上述處理對 於鎳猪至環氧增建樹脂黏合度的有效性。錄猪樣本各為35 微米厚的鎳羯(來自美國賓夕法尼亞州Hamilton Precision Metals of Lancaster的鎳27〇簿）並且透過一薄膜電容器製程 加以處理而不沈積薄膜介電質。以表丄中所示的處理過程 147892.doc •27- 201101419 來處理箔樣本的表面並將其層壓至部分硬化的環氧樹脂增 建薄膜，ABF GX-13，並在測量剝離強度前加以硬化。 首先藉由在601溫度浸沒在鹼性清潔液中5分鐘，且接 著水清洗及乾燥化來處理樣本1至9的鎳箔表面。將以酸性 清潔液處理過的樣本之鎳箔表面（樣本1、3、6、7及9)沒在 表1中所列的酸性物中60秒，接著以水清洗及乾燥化。根 據製造商資料表對商業處理過的鎳箔（樣本4至9)施以處 理。表1中所列的商業化學物為Atotech BondFilmTM系統及 Atotech Secure HFzTM，各可從美國南卡羅來納州的石頭山 (Rock Hill)之 Atotech取得。Atotech BondFilm™系統是一 種三步驟處理系統，包含鹼性清潔以移除有機污染物，接 著對已清潔的金屬表面塗敷催化劑，接著塗敷用於形成有 機金屬塗層的第三溶液。在Atotech Secure HFzTM系統中’ 在金屬表面上沈積薄均勻錫層，接著以黏性矽烷層加以塗 覆。針對樣本9，陸續以磷酸（25%的濃度）、無電銅鍍覆、 塗敷Atotech Secure HFzTM來處理鎳箔。使用Atotech Printoganth MV加上無電銅鐘覆系統來沈積無電銅。 Atotech Printoganth MV加上無電銅鍵覆系統包括依照使用 順序之下列化學物，且需要時伴隨著水清洗：Securiganth MV Sweller Plus ' Securitanth MV Etch P ' Securiganth MV Reduction Conditioner、Neoganth MV Conditioner、 Cupraetch Part A ' Neoganth MV Pre Dip ' Neoganth MV Activator(垂直技術）、Neoganth MV Reduce、Printoganth MV Basic ' Printoganth MV Copper、Reducing Solution 147892.doc -28 - 201101419

Cu ^ Printoganth MV Stabilizer Plus ^ Printoganth MV Starter及硫酸浸。 每一個處理過的鎳箔樣本被層壓至一銅塗層、玻璃纖維 強化的雙馬來醯亞胺一三氮雜苯樹脂（bismaleimide tnaZene (BT))積層，具有800微米厚的BT介電質核心及12 微米厚的銅塗層。使用部分硬化的環氧樹脂增建薄膜， ABF GX-13，而將鎳箔黏接至在核心一側上的銅塗層。在 層壓之丽藉由在35°C暴露至過硫酸鈉微蝕刻溶液6〇秒並以 水清洗及乾燥化來清潔各BT積層的銅塗層。層壓程序係以 三個步驟進行： 1 ·使用印刷線路板產業中常見的熱輥層壓器以每秒i英 对的層Μ速度及125°C的輥溫度將ABF GX-13部分硬 化環氧樹脂層層壓至BT積層的銅塗層之一側。 2. 將鎳箔堆疊在先前層壓的ABF GX-13部分硬化環氧樹 脂上，並使鎳箔之經處理侧正對著ABF GX-13。將取 自 Pacothane Technologies 的 Pacopad放置在鎳箔頂部 上。在熱輥層壓器中以每秒0.2英吋的層壓速度及 125°C的輥溫度層壓整個堆疊。 3. 接著在120°C的爐中硬化ABF GX-13環氧樹脂3〇分鐘 並接著在170°C硬化50分鐘。接著，在從爐子拿出該 部件之前，關掉爐子並讓其冷卻至90。(：。 以鹼性清潔溶液在60°C溫度清潔各層壓結構的暴露錄表 面5分鐘，以水清洗並乾燥化。使用熱輥層壓器依照光阻 製造商的資料表將DuPont™光阻JSF 115層壓至鎳表面。使 147892.doc •29· 201101419 用標準UV曝光機成像並使用1%的碳酸鈉溶液以顯影光 阻。在燒杯之氯化銅蝕刻溶液中蝕刻鎳20分鐘，以界定出 0.125英吋寬的剝除條。在蝕刻之後，使用在60°C之3%的 NaOH移除光阻2分鐘。在每一鎳箔上製造出二十五個 0.125英吋寬的剝除條。 使用Instron剝除測試系統及與堅硬積層一起使用的 Instron滑軌來剝除五個條狀物。以與部件的平面呈90°角 及每分鐘2英吋之方式拉扯每一剝除條2英吋的距離。將這 五個剝除強度測量的結果予以平均並呈報在表1中。 印刷線路板產業中可接受的典型剝除強度黏合度約為 0.7 N/mm。從表1中可見樣本1至8的剝除強度值小於0.7 N/mm。然而，依序實施磷酸處理、100至5 00奈米無電銅 鍍覆及運用來自Atotech的Secure HFz™的鎳箔具有超過0.7 N/mm的剝除強度。這些結果顯示在鎳箔上方的無電銅鍍 覆將鎳箔對完全硬化的環氧樹脂增建薄膜之黏合度改善至 可接受的值。 表1-層壓至具有增建層的核心之鎳的剝除強度測量 剝除強度 樣本號碼 處理 平均(N/mm) 標準差 1 硫酸 0.284 0.122 2 微蝕刻 0.324 0.054 3 磷酸 0.304 0.015 4 依序實施氣化銅蝕刻、硫酸浸泡及 Secure HFz™ 0.448 0.069 5 Bondfilm® 0.157 0.037 147892.doc -30- 201101419

6 磷酸之後接著Bondfilm® 0.215 0.023 7 填酸之後接著Secure HFzTM 0.153 0.038 8 Secure HFz™ 0.211 0.090 9 依序實施填酸、無電Cu鑛覆及Secure HFz™ 0.751 0.053 實例3A及3B 在實例3 A及3B中，在圖案化第二電極之後，以實例2中 所述之Atotech BondFilm™系統處理圖1C及1D中所示之薄 膜電容器之第二電極側。 在實例3A中，於Atotech BondFilm™系統處理前，並未 將薄膜電容器之鎳第一電極側及經圖案化的銅第二電極側 短路在一起並連接至地線。在處理後，銅第二電極表面在 顏色上不均勻，表示Atotech BondFilm™處理在銅表面上 並未均勻達成其功能。 在實例3B中，於電容器之第二電極側的BondFilm™處理 前，將薄膜電容器的鎳第一電極側及經圖案化的銅第二電 極側短路在一起並連接至地線。在此樣本上的處理導致全 部銅表面上之均勻外觀。 由於黏合劑化學反應為會受到電位影響的氧化/還原反 應，所以在BondFilm™化學系統處理之前先將薄膜電容器 的鎳第一電極側及經圖案化的銅第二電極側短路在一起並 連接至地線，可改善處理過程並使經處理的銅電極外觀更 加均勻。更均句的外觀預告著銅電極能夠更均勻地黏合至 硬化的環氧樹脂增建薄膜。 實例4 147892.doc •31 · 201101419 使用尚頻結構模擬器（HFSS)軟體在1至5 GHz的頻率範圍 内執行在硬化的環氧樹脂增建薄膜頂側上之標準銅微條跡 線的電性模擬，該增建薄膜底侧上只有銅的接地平面作為 L號返口路么。此結構以侧視圖顯示於圖9A中及以平面圖 顯不在圖9B中，並用為典型見於標準印刷線路板中的參考 情況。銅微條跡線930之厚度為12.5微米，寬度為乃微米 及長度為1200微米。在增建薄膜之相反側上的銅平面9⑺ 具有12.5微米的厚度。假設增建薄膜92〇具有3 2的介電質 常數、0.02的損耗正切及37.5微米的厚度。在理想的1至5 GHz的頻率範圍内使用高頻結構模擬器（HFSS)軟體來計算 銅的信號跡線寬度及厚度，以便對線提供5〇歐姆特性阻抗 模擬軟體計算出特性阻抗及s參數S21與參數su，其中參 數S21為插入損耗而參數su為返回損耗。模擬結果顯示在 圖10及11中標示為「丨」的曲線内。從圖⑺及^之曲線1 中，對於其中沒有鎳箔及/或高介電質常數介電質的結構 來說，特性阻抗為5 1歐姆且在中間頻率點（2.5 GHz)每單位 長度的線之插入損耗為〇·〇3 dB/mm。返回損耗在該頻率範 圍上是優於-25 dB。 實例5 使用高頻結構模擬器（HFSS)軟體在1至5 GHz的頻率範圍 内執行圖9C中之標準微條跡線930的電性模擬，其在增建 薄膜與作為信號返回路徑的銅接地平面之間具有高介電質 常數的介電質。此結構係顯示在圖9C中，其中具有厚声1 微米、介電質常數1750以及損耗正切〇〇5之—高介電質^ 147892.doc -32- 201101419 數的薄膜介電質940，係插入增建薄膜92〇及銅接地平面 910之間。平面圖顯示為與圖9B相同。這樣的設計係用以 決定具有高介電質常數的介電質之存在於〗至5 GHz頻率範 圍内對於特性阻抗、插入損耗及返回損耗的影響。上述結 果係以標示為「2」的曲線顯示在圖1〇及n中。特性阻抗 在2.5 GHz為51歐姆，匹配實例4之參考情況。在銅參考平 面及增建薄膜之間具有高介電質常數的薄膜介電質對於電 路跡線930之特性阻抗幾乎毫無影響。如圖11中所示，標 不為「2」的曲線之插入損耗仍保持报低。如同實例*，返 回損耗在該頻率範圍上係優於-25 dB。 實例6 對圖9D中以剖面顯示的結構進行電性模擬，其中高介電 . 質常數的介電質940及鎳層960已經插入銅信號返回路徑 910與硬化的環氧樹脂增建薄膜92〇之間，以決定微條跡線 93 0的特性阻抗、插入損耗及返回損耗。為了模擬並參考 〇 圖9D，厚度1微米、介電質常數1750及損耗正切0.05之高 介電質常數的一介電質940以及厚度為7_5微米之的一鎳層 960，係放置在銅平面91〇及增建薄膜92〇之間。此情況的 模擬結果係以標示為「3」的曲線顯示於圖⑺及丨丨中此情 況的特性阻抗在2·5 GHz為60至61歐姆。因此，銅平面91〇 及增建薄膜920之間的高介電質常數的介電質94〇及鎳層 960之存在會增加特性阻抗。圖11中標示為「3」的曲線顯 示h號插入損耗很低。如同實例4，返回損耗在該頻率範 圍上係優於-25 dB。高介電質常數的介電質94〇及75微米 147892.doc -33- 201101419 厚的鎳層960的存在相當明顯地增加特性阻抗。 實例7 參照圖9E，鎳層950及高介電質常數的介電質94〇係插入 銅跡線930及增建薄膜920之間並在銅層980之間的一溝渠 之位置上。平面圖顯示於第9F圖中。鎳層95〇與銅跡線93〇 為同樣寬度’且高介電質常數的介電質940覆蓋整個增建 薄膜表面。使用高頻結構模擬器（HFSS)軟體在1至5 ghz的 頻率範圍内對此結構執行電性模擬。模擬結果以標示為 「4」的曲線顯示於圖10及n中。與實例4的參考設計（圖 1〇的曲線1)及實例5中僅有薄膜的設計（圖1〇的曲線2)相 比，特性阻抗有所減少。鎳的電感特性及薄膜介電質的電 容特性能夠產生某程度互相抵消的效果。線的插入損耗隨 頻率從-0.05增加至-0.25 dB/mm(較高的絕對值表示較高的 損耗）。損耗受到鎳（較高磁性損耗）及薄膜介電質（較高介 電質損耗）兩者負面地影響。如同實例4，返回損耗在該頻 率範圍上係優於-25 dB。鎳及薄膜介電質層一起將阻抗帶 到接近50歐姆，但較窄的跡線可達成設計阻抗。 實例8 實例8顯示對於實例7(圖叩）中所述相同結構之模擬，除 了銅跡線930及下方錄層95G的寬度已經從75微米改變成^ 微米以將特性阻抗帶到更接近5〇歐姆的設計阻抗。使用古 頻結構模㈣（HFSS)軟體在⑴晰的頻率範圍内對此： 構執行電性模擬。電性模擬的結果以標示》「5」的曲線 員不於圓10及11中。圖1G顯示藉由將跡線窄縮成微米 147892.doc 201101419 (其係在許多印刷線路板製造商的製程能力範圍内），可將 特性阻抗匹配至幾乎50歐姆。圖11顯示跡線的插入損耗在 1至5咖頻率範圍内係從_0.05變化至_〇·2〇 dB/mm。損耗 受到鎳（較高磁性損耗）及薄膜介電質（較高介電質損耗）兩 者負面地影響。如同實例4，返回損耗在該頻率範圍上係 優於-25 dB。銅塗覆的鎳及薄膜介電質層之較窄的寬度一 起將阻抗帶到更接近50歐姆’表示可製造出匹配至5〇歐姆 ^從銅塗覆的㈣所製造出來之阻抗受控制的跡線。 實例9

對圖9G的剖面中所示之結構進行電性模擬，其_高介電 質常數的介m質940、_ 960及銅層97〇已經插入銅信號 返回路徑910與硬化環氧樹脂增建薄膜92〇之間，以決定微 條跡線930的特性阻抗及插人損耗。制高頻結構模擬器 (HFSS)軟體在⑴GHz的頻率範圍内對此結構執行電性模 擬。為了模擬並參考圖9G，厚度i微米、介電質常數175〇 及損耗正切0_05之高介電質常數的一薄膜介電質94〇、厚 度為7.5微米的一鎳層96〇以及厚度為12 5微米的一銅層 970，係放置在銅平面91〇及增建薄膜92〇之間。在此模擬 中，結合的銅層970及鎳層960變成電路返回路徑。此模擬 的結果以標示為「6」的曲線顯示於圖⑺及丨丨中。從曲線 很清楚地得知性能非常接近實例4的參考設計（圖1〇及Μ 的曲線1)。特性阻抗與參考設計完全相同，而插人損耗中 的些微增加則無；！輕重。如同實例4，返回損耗在該頻率 範圍上係優於_25 dB。此結果清楚地表示銅層實質屏蔽其 147892.doc -35· 201101419 下方的任何物體’且含有嵌入增建層中的鎳層第一電極上 方的銅層t冑膜電容器允許製造出具有非常低損耗的阻 抗受控線。 【圖式簡單說明】 將參.’、、下列圖式進行詳細說明，其中類似的元件符號係 指類似元件，且其中： 圖1A至1D顯示製造薄膜箔上燒製電容器之方法，其中 第-電極包含鎳落且亦設置第二電極。圖ic為沿著圖⑴ 〇 之平面圖中的線1(：_1(：所作之薄膜箱上燒製電容器的剖面 圖。 圖2A至21顯示圖1C與1D之薄膜電容器的第二電極之鍍 覆,圖案化。圖2B顯示圖2A中所示的單—電容器。圖二 為沿著圖2G的平面圖中的線2F-2F所作之剖面圖。圖211為 沿著圖21之平面圖_的線211_211所作之剖面圖。 圖3以剖面圖顯示一般印刷線路板核心之結構。 圖4A及4B顯示薄膜電容器之經圖案化第二電極側至增 建層及印刷線路板核心的層壓。 曰 圖5A及5B以剖面圖描述步驟，其中薄化含#㈣㈣ 器=錄薄之第-電極並般—暫時有機保護片至該薄化二 錄箔。 圖6入至6】顯示雷射鑽穿微孔、移除—暫時有機保護片及 在微孔中及薄化的㈣表面上銅之無電與電解沈積。圖犯 為：著圖6H之平面圖中的線6_所作之剖面圖。 沿者圖6J之平面圖中的線61_61所作之剖面圖。 147892.doc -36- 201101419 圖7Α至7F顯示額外增建材料至薄膜電容器結構之經圖 案化銅塗覆的第二電極側之層壓，以及在半導體封農最外 層上設置通孔、焊接墊及其他電路之後續處理。 圖8以剖面圖顯示附接至一完成的半導體封裝之半導體 裝置。 圖9Α至9G以剖面圖顯示用於電性模擬之結構，以評估 本發明的設計。

圖1 〇顯示與圖9 Α至9 G所述實例有關的特性阻抗對頻率 之模擬結果。 圖11顯示與圖9A至9G所述實例有關且由s參數S21所決 定之每單位長度的插入損耗之模擬結果。 【主要元件符號說明】 100 薄膜箔上燒製電容器 110 箔 120 電容器介電質先質層 130 第二電極 210 金屬層 220 光阻層 224 光阻特徵 225 開口 230 銅層 235 > 236 開口 240 ' 241 孤立銅塾 250 、 251 圓環 Ο 147892.doc •37- 201101419 252 溝渠 260 共同第二電極 300 核心 310 中央介電質 320 ' 330 金屬墊 340 穿洞通孔 410 增建材料 510 薄化的鎳箔第一電極 520 暫時有機保護片 610 微孔 620 薄無電銅層 630 光阻 640 開口 650 光阻特徵 660 銅層 680 、 681 墊 685 共同第一電極 687 電路線 690 ' 691 圓環 692 > 693 溝渠 710 增建材料 720 、 721 、 722 微孔 730 薄無電銅層 740 光阻特徵 147892.doc -38- 201101419 750 > 760 > 770 銅墊 810、812、814 焊接球 820 半導體裝置 910 銅平面 920 增建薄膜 930 銅微條跡線 940 高介電質常數的介電質 950 ' 960 鎳層 970 、 980 銅層 Ο 147892.doc -39-

Claims (1)

1. 201101419 七、申請專利範圍： 1·，製造半導體封裝的之方法，包含以下步驟： —提供-箱上燒製薄膜電容器，其具有包含—錄箱的一 第-電極、為—鋼電極的一第二電極及在該第—電極以 h第一電極之間的一薄膜介電質； 圖案化該第二電極； 提供一PWB核心及增建材料； ❹ :x曰建材料疋位在該經圖案化的第二電極與該 核心之間； 猎由該增建材料將該薄膜電容器之該經圖案化的第二 電極附接至該PWB核心； 形成穿過該錦箱第一電極及該薄膜介電質的微孔丨 在該_第_電極上及在該些微孔中沈積—第 層； ❹ =光阻至該沈積㈣—銅層，並成像㈣影該光阻 以暴鉻出該第一銅層之部分；以及 在：被該光阻覆蓋的該第一銅層之暴露部份— 第二銅層。 a 2. 如專利申請範圍第1項所述之方、太甘丄 ㈣迷之方法，其中該增建材料為 %氧樹脂，且在將該薄膜雷 將忑賴電奋益之该經圖案化的第 極附接至該PWB核心中硬化該增建材料。 3.如專利申請範圍第i OXLl万忐，其中該鎳箔具有在2 至12微米範圍中之厚度。 4.如專利申請範圍第i項所述之方法 〇甲猎由雷射鑽孔 147892.doc 201101419 來進行穿過該薄化的鎳羯第一電^ ^ ^ ^ ^ 孔之形成。 m亥湾膜介電質的微 5·:::申：範圍第4項所述之方法，其中在雷射鑽孔之 月J以錦 > 白第-電極上方鋪設—暫時有機保護片，且其 J在該㈣上沉積第—銅層之前移除該暫時有機保護 6. 7. :專利巾請範㈣〗項所述之方法，其帽由益電 將該第一鋼層沉積在該鎳鉑第—電極上。 、 如專利申請範圍第6項所述之方法， 8. 從約，至約5。。奈米的範圍㈣：:銅層具 ，由：：3“圍苐1項所述之方法，其中該第二銅層伟 藉由電解沉積沉積而成。 幻僧係 9. 如專利申請範圍苐！項所述 光阻並㈣該4一步包含移除該 錄箱以形成對應至其;=^^化該第—銅層及 •的步驟。 、 5之該些谜孔的複數信號墊 10.如專利申請範圍苐9項所述 至少—者與該苐—及第二以法’其中该些信號墊的 電質電性連接至該PWB^ Μ性隔離且經由該薄膜介 11-如專利申請範圍第9 至少-者電性連接至該第:法’其中該些信號墊的 性隔離。 極且與該第一鎳箔電極電 12·如專利申請範圍第1項所述… 一 該額外有機介電質材料 …進-步包含在沉積 、Λ弟一銅層上之前塗敷一化學 147892.doc 201101419 黏接促進劑至該第二銅層的步驟 7騍，其中在用來增進該第 二銅層至有機介電質的黏性之兮 一认1〜·^ fl.4 I=»、J至敬 刻或期間，該薄膜電容器之該第一及 ^ ZX 1J· ^ W 之前 之該化學黏接促進劑的塗數 afr 一 ώ丨洸甘B .斗柱1 ' 狀 同時連接至地線 13. —種半導體封裝，包含： 一箔上燒製薄膜電容器，其1 | 成斤u ，、吳有含一鎳箔的一第一電 極、為一銅電極的一第二電極 夂在遠苐一電極及該第二 ❹ 電極之間的一薄膜介電質； 一 PWB核心； 增建材料係定位在該箔上德制@ # 幻白上燒製溥膜電容器的該第二 電極及該PWB核心之間，盆由分似 間&中料建材料將該第二電極 附接至該PWB核 心； 複數微孔’穿透该治上燒製薄膜電容器的該錄羯第一 電極及該薄膜介電質而形成； -第-無電銅層’形成在該韓箱第一電極上及該此微 孔中； -第二電鍍銅層，形成在該第一無電銅層上； 至少-額外層，形成在該第二電鍍銅層上方。 14.如專利申請範圍第13項所述之半導體封裝，其中該至少 一置的電源料及接地端子㈣連接至該薄膜 電^^的該第-電極及該第：電極（或反之亦然），且其 中。亥薄膜電容器與該半導體裝置之間的該些連結提供一 條傳輸電荷往返該半導體裝置之低電感/阻抗路徑。 15.如專财請範圍第13項之半導體封裝，其中該至少一薄 147892.doc 201101419 膜電容器之該第—雷么 «極包含具有在2至12微米範圍中夕 厚度的一薄化之錄箱。 16. 17. 18. 如專利申請範圍第13頊 項之丰導體封裝，其中在該第—及 第二電極之間的該薄膜介電質為-高K薄膜陶瓷，其選 自包含選自 BaTi〇3、BaS⑽3、p_3、c·” 3 BaZrOs ' Pb(Mgl/3 Nb2/3)〇3 > Pb(ZnI/3 Nb2/3)〇3 及SrZr〇3或上述之混合物的群組之通式abo3的材料。 如專利申請範圍第13項所述之半導體封裝，進—步包含 複數信號墊，其電性連接穿過該薄膜介電質至該PWB核 心，且其中該些信號墊與該薄膜電容器之該第一電極及 該第一電極電性隔離。 如專利申請範圍第13項所述之半導體封裝，其中在該薄 膜介電質的每一表面上之金屬墊圍繞微孔。 147892.doc