TW201030829A - Device for polishing the edge of a semiconductor substrate - Google Patents

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TW201030829A
TW201030829A TW098136967A TW98136967A TW201030829A TW 201030829 A TW201030829 A TW 201030829A TW 098136967 A TW098136967 A TW 098136967A TW 98136967 A TW98136967 A TW 98136967A TW 201030829 A TW201030829 A TW 201030829A
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TW
Taiwan
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polishing pad
grinding
cross
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TW098136967A
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English (en)
Inventor
Walter Schwarzenbach
Sebastien Kerdiles
Aziz Alami-Idrissi
Original Assignee
Soitec Silicon On Insulator
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Description

.201030829 ' 六、發明說明: 【發明所屬之技術領域】 -·· 本發_有_可用於铸體歸邊料紅裝置,該底材包 含邊緣部位-突出之餘留構形,其係因包含一次離子植入步驟所形成 之層之轉移所造成’亦料於該裝置之研磨墊,以及回獲包含突出餘 留構形之半導體底材表面之方法。 【先前技術】 蝴1所示之所謂SmartC,程序,可提供高品質絕緣體上梦 曰曰曰圓底材。在此程序中,稱為操作底材101及施趙底材1〇3之兩片底 材,且其通常躲晶BI者,會經過某—數目之加卫步驟,以把一層特 • 定厚度之碰紐1G3移轉至操作紐101 P在此财巾,一般而 , 言,施體紐103上會產生一氧化層105⑽如透過熱氧化或透過氧 , 化沈積),以便接著形成S01結構之埋置氧化物層(BOX),並再施 贈子植人轉’ _成-預定之錄區域107,並界定&將予轉移 之層。之後再把來源底材103附著至操作底材1〇1上,特別是透過黏 結的方式,利用凡得瓦爾力,達成來源-操作組合體1〇9。在施以機械 φ 及/或熱處理時,半導體層111連同埋置氧化層113之分離,發生在 預定之分離區塊107,以便讓這兩層轉移到操作底材1〇1上,而達成 所要之絕緣體上矽晶圓結構115。 施體底材101之其它部份117,亦稱為負形部份(negative)者, 是可以回獲的,並再次脈Smart Cut™ _之程序,作騎的施體 或操作底材。因為有回獲的程序,所以Smart Cut™類型之S0I製程, 具有重大經濟優勢。的確,此程序可對矽晶圓原料提供最佳化的使用 方式。 201030829 負形部份具有〜特_形,其代表邊魏之突祕留服和 狀之所示,其係對應於因勒始晶圓103及/或101的邊緣形 一故而未有層轉移發生的一個區域。突出部位119a和㈣其實屬 橫切面為環獅餘留部份。負形部份117上纽突綠留心 1之表面有第-_卩_21,細卩發生在此處,以便 2供操作底材1G9上之轉移層1U ’物目當粗糙之表面,粗链 二=量’將⑽_70 ARMS ’相較之下,標準石夕晶圓之織 ς 。具有突出餘留之餘留部份117之邊緣,事實上具有凹 …而且從内部區塊121看,進一步包含階狀結構⑵,包含埋 ^氧化層125之餘留部份,以及位於離子植人預定分離區域129餘留 部份上之麵财層127。耕,貞形部份117之邊緣131及背侧133, 亦被覆蓋了氧化層。 負形部份m之階梯⑵_般會有大約j 〇〇〇1〇_入厚度之 碎層,及kkm_〇 a之氧化碎層,且其侧向寬度w的等級為】_2 ΓΠτη 〇 /突出餘留構形119a和119b需要先被移除,然後才能重複將負 形部份1Π使用作為施體底材1G3或操作底材⑼。這種作法,例如, 可以從EP 1 156 531 A1及us 7 4〇2 52〇 B2得知。一般而言會使用 以下程序來除去突統留構形:回獲程序—開始為去氧化步驟,以移 除位於餘留挪117邊緣之突出餘留構形上及旁側131和背側⑶之 氧化層125。執行去氧化時,可以例如浸泡到耶巾,以酸银去氧化 層125 131、133。接著,再對底材j的邊緣部位進行第一次研磨步 驟’以至少移除部份的突出石夕晶圓部份127和植入之餘留物 。然後再 執行雙面研磨(DSP)步驟,以改善内部區塊121之表面粗糙度,並 進步按犬出餘留構形119a和119b的方向除去階梯123。在DSp 過程中大約有1〇μϊη (底材兩側各5μιη)的底材會被移除。最後, 201030829 為讓餘留部份117的前側表面達到適當的表面粗链度,則進行化學機 械研磨步驟(CMP)。 ' 要移除突出的石夕晶圓部份_和11%,其實無法以CMP程序 」 錢行,因為’此種高程度的㈣去除會導致回獲底職何形狀變 差。如果使用DSP,就可以維持所要的幾何形狀,因為晶圓所接受的 是懸浮研磨處理。的確,使用DSP的話,晶圓會懸浮在兩塊研磨塾 之間’而使用CMP的話,晶圓會固定在背側支獅上,如此可能會 在研磨時造成機械上的限制,因此導致較差的平面。 【發明内容】 _ 本發明目的係在於提供改良之回獲程序,及進行此改良回獲程 序之裝置’以淘汰會大量遺除材料移除的雙面研磨步驟。 此目的係利用一種研磨半導體底材泰緣之裝置而達成,該半導 體底材含有底材週邊區塊上之—突出餘留構形,其翻以__離子植入 步驟、-黏結步驟及-分離步驟為基礎之轉移程序所形成,特別是依 據Smart-Cut™類型之程序。本發明之裝置包含一底材固定器,用於 承接半導體底材,及-研磨墊’其鶴㈣可使其在錢於底材固定 器表面之一平面内之橫切面呈寶曲。 φ 弯曲橫切面有項優勢’突出餘留構形可以從其完整徑向範圍移 除’如此就不需要再使用先前技術中之雙面研磨步驟。其特別具有優 勢’因為使用本發明裝置所進行之研磨過程,比應用Dsp之已知過 程消耗更少浦。同時’糊彎岭進行·具有進—步優勢,其可 以選擇橫切® ’使底材之驗雜轉不變,制是躲區域,意思 就疋’底材重複使用的話’村用回獲底材所達到的產品品質會保持穩 定。因此’回獲程序可以以更快及成本更低的方式進行。 _,由於研磨墊呈彎曲之橫切面係與底材固定器垂直,因此, 就放置在底材g]定n材表面而言,它也是呈現彎曲。在這種情 況下,彎曲表面要以面向底材固定器的方向放置,因此當一塊底材放 201030829 到底材固定器上時,彎曲表面會朝向該底材。在一較佳實施例中,與 底材固定器表面垂直之平面,被定義為與底材固定器呈直角,因此, 即為放在底材固定器之底材及該底材固定器上之底材徑向之直角。 較佳情況是,研磨墊可以被裝到墊固定器上,其安排組購可使 其在垂直於底材固定器表面之一平面内之橫切面呈彎曲。提供了彎曲 的墊固定器,任何適當的,例如有彈性的研磨墊,都可利用,使其研 磨侧邊依本發明而彎曲。 依據一較佳實施例,研磨墊及/或墊固定器之橫切面可以包含一 凹形部份。因此,研雜或個u之表面,朝底材眺器的那面係 朝内贊曲^在這種情況下,其更佳者是其凹形能對應半導體底材之最 後所要形狀,特別是邊緣區域沒有突出構形的最後形狀,並且維持底 材的縣幾何微,也就是有凹_邊緣區域q娜狀所具有的優 勢’即突細部份,-般而言就是姆應於底材周遭邊緣的階梯形冠 狀部位’可_-個步驟而完全去除,甚至可以只儀—個方向之平 移動作(垂直或傾斜)雖去除,㈣用墊峨器/或紐固定器, 就可以進行個步驟,而且這在技術以容易達到的, 就可以把砰的如區域移除,同時轉縣底材喊何形狀。 凹形可以透過連續_曲或—連㈣直線而達成。 根據-較佳實蘭,研磨奴/或翻定^橫切面, 有-個凸形部份。凸形所具有的優勢就是可崎行局部研磨。因 藉由設計研磨墊/研_定器錢材表面需研磨部位上的移動動竹 可以完全移除階梯形的突。最後,在使料種研磨塾時, 再加入額外的邊緣研驟’够可以烟—種水平方向(或徑 ΓΓί邊觀崎魏區_賴部份和騎側邊屯 ㈣:_槽邊緣上之餘留植人層,亦可以被移除。 ,於研磨墊及/或墊 面内’可使其剛齡麵細撕㈣。在她之此實》 201030829 中’研磨墊或墊固定器之凹面部份所具形狀
之内部表面間,提供順暢的轉移方式。 形狀’係對應於底材邊緣部位 之階梯形部份,及分離發生處 研磨塾/墊固定器及底材/底材
進行底材邊緣區域之研磨。 較佳情況是’研料及/或塾岐^之側向延伸可以至少為 ⑸随’較佳的情況為至少3馳,尤其是當晶圓直徑為酿時。 在這種情況下,其側向延伸係相關聯於研磨塾/塾固定器之延 触向需予研磨之底材相接觸镥由提供至少15咖之延伸,具有突 出部份的底材周緣之整個邊緣區域,就可以被移除。進一步提供至少 3mm的延伸,就可進—步移除半導體晶圓凹槽區域之任何突出部份, 亦即底材之結晶方向。鼠便可以—魏概地研磨關之邊緣區域 參及凹槽區域,以移除突出部份。因此而使此過程最佳化。 根據一較佳實施例,研磨墊及/或墊固定器在底材固定器表面平. 打之平面内之至少一段落上是為環形。藉由在研磨墊和/或墊固定器在 與底材表面平行之上方平面中以一大型角度延伸,就可以提供一大片 研磨互動表面,如此就可以迅速進行研磨程序。在這種情況下,就研 磨墊/墊固定器之形狀而言,較佳的情況係一完整環形,如此一來,塾 固定器和底材間之垂直移動,就足以把突出區域去除。 有利的是’研磨墊及/或墊固定器可以複數個段落形成。透過提 供複數個段落,而不是一個環形,就可以靠一個簡單方式而達到所要 的大型研磨表面。 201030829 研磨一制單元’其被組構來將 懷底材Hi之表㈣直鑛。。取決於彎 ===_—_峨,^嫌綱緣區域全 j艮據健實施例’担制單元之組構亦可將研磨塾及/或塾固定 的,二、於底材固疋器之表面平行移動。於凹面或凸面墊固定器/研磨塾 、士月况之中’整個邊緣區域,也就是突出部份和凹槽區域,依舊可以 破研磨。 本發月亦有關於塾固定胃,該塾固定器係用於依上述特徵之一 ^中,其中表面之組構係為承接f曲表面之研磨塾。有了這個塾固 定器就可以達到該裝置之上述優勢。 、本發财可依專辦請細第項之方法而達成,亦即,回獲 半導體底材表面之方法’ 材包含底材邊緣區域之—突出餘留構 形,由離子植人及層轉移過程造成’該程序之步驟包含:類上述之 裝置=磨表面。使用此方法就有可能回獲半導體底材但同時不必進行 如先前技術之雙面研磨,如此一來,在s_ Cut,s型層轉移過程 中,底材可以更常被重複使用。 較佳情況是,該綠之進行,可以在研料不只域形之突出 部份去除,尤其還可以去誠材侧邊之邊緣部份,是凹槽區域。 更佳的情況是,此方法可以包含一去氧化步驟,以移除突出構 形上之任何氧化物。如此可以進一步促進研磨過程。 有利的是,此方法可以進-步包含邊緣研磨步驟。取決於研磨 讎固定器之雜,邊緣研磨步驟可以被用來移除底材邊緣/側邊上 不想要的機。it機雛之哺_,轉係紐赋研磨,不過 亦可以化學機械研磨方式進行。 201030829 【實施方式】 目2依賴明了絲發明之半導體紐邊緣研磨m之橫 城視圖。裝置1包含_塊底材岐器3,其祕個於承接—機半 .: 導體底材5 ’該底材並不屬於裝置卜及·塾固定器7,上面連結著面 肖半频底材5之研料9。研剌之裝置1進-步包含-個控制單 70 11 ’其組構允許其能在細定H 7和紐1ϋ定n 3作相對移動„此 姆鑛;肖其触情賴如騎示之垂直方向,獨依據—變化作 法,其方向亦可關2所表示之其它方向。底材5對應於圖丨所示之 負形部份117。 ® 如圖2所示,塾固定器7之橫切面,以及研磨墊9之橫切面, 在附圖平面上具有擎曲。附圖平面與底材固定器3之表面13相互垂 直底材固疋器3係承接半導體紐5之處。因此附圖平面也與底材 5之表面15相互垂直,而表面15係如前所言,為分離發生之處。圖 2所顯示之橫切面’進—步對應到的平面,不只包含了與底材固定器 表和底材5表面15呈直角之方向η ,還包含了放置於底材固定 器3之底材5中心之徑向Γ。 在圖2中,鮮墊固定器7與研磨塾9 _所示餘合而成, φ 但此兩疋件亦可為單一物件。要進行研磨程序時,研磨墊9/塾固定器 7和/或底材m定H 3,在塾和紐接觸時,其實係繞著如轉動。 ®3顯示依本發明之墊固定器7及研磨墊9之第一實施例。此 處兩元件如圖所示係為—個單位。圖3所示之橫切面圖與圖2所顯示 者相同。 —塾固定器7/研磨墊9之橫切面有凹形部份2卜其朝向位於底材 固定器3之底材5。在側面方向’也就是圖2中底材$之徑向^,墊 固定器7/研磨塾9之凹面部份21對應於底材5具有突出餘留構形23 (見圖1)之邊緣部份寬度界2至少延伸了寬度…。一般而言,寬度 w2係為1.5mm之等級,所以wl亦為至少丨5聰。 201030829 依據-種變化作法,寬度…皮選為至少3_。在這種情 就有可能也把半導體晶_槽區域之突出構形移除。 所選擇的墊固定器7/研磨塾9之凹形21要對應 區域所要最終職之負形部份。有了如圖3所私研雜9形狀,就 可能移除階梯23,並同時移除邊緣區域25。—般而言,如圖干 $制料U,其設計方式,會至少讓如圖3之虛線27所示之_ ⑽域之雜被移除,該邊緣位於如圖!所示,由離子植入層所界定出 之預疋分魏域之上方。由於邊緣區域表面對應於分離發 =5之精確端點難以達到,所以控制單元u之建組構,可讓: 線之織’料到励麟。歧向轉铜3中係以點 箭碩31和33說明了塾固定器7/研磨墊9相對於底材5和底材 固定器3之移動方式的兩種變化作法,其係由控制單㈣所控制。 為了移除階梯形之突出部份23 ,進行垂直方向移動Μ,使研磨 墊9/塾固定器7跟底材5的表面相接觸,或是進行傾斜方向移動%, 不過依舊只依循單一方向。 在圖3中,凹形係透過使用連續之.弯曲所達成。另外,凹形亦 可以透過接續之直線而達成。 在除去突出構形後就可進行標準的CMP研磨步驟,對底材5之 整個表面進行研磨以便為半導體底材做好重新使用之準備。_ 圖4說明了本發明之塾固定器7V研磨塾9,之第二實施例。如圖 3所示之第一實施例,它具有彎曲表面,面朝底材固定器3上之底材 5。與第一實施例不同的是’此實施例之表面具有凸形4ι。使用此墊 固定器7V研磨墊9, ’就可能得以局部移除底材5階梯形之邊緣區域 23上之材料’其係透過把墊固定器7’/研磨墊9,在底材5表面上移動, 如箭頭43和45所示。此外,使用墊固定器7,/研磨墊9,,底材5邊 緣區域的部份’該部份延伸超過預定之分離區域27,或甚至超過如點 201030829 晝線29所示之反向階梯,便可以透過設計適當之控制單元11而移 除’如此就不需要用到如先前實施例之DSP研磨。 依據一變化作法’墊固定器7,/研磨墊9,也可以僅以一個方向移 動’如圖3之實施例所示,即沿著箭頭31或箭頭33之方向。在階梯 23被移除之情況下’進行額外之邊緣研磨過程步驟,以便移除底材5 側邊47上不需要之材料。 圖5說明了墊固定器7,,和研磨墊9,,之第三實施例。其朝向位 於底材固定器3上之底材5之橫切面形狀,具有一平面部份51位在 兩塊凸形部份53和55之間。此形狀係制被峰移除底材5邊緣區 ❿ 域之階梯23,制是當它結合箭頭57之垂直方向,由鋪單元u 所控制,如圖2所示。此實施例之優勢為其係易於實施。它可以與額 外之邊緣研磨步驟相結合,以移除位於底材5側邊之預定分離區域27 上方之不需要部份。 圖6說明了墊固定器7,’’和研磨墊9,,’之第四實施例,其包含了 中央凹形部份61和兩個凸形部份63和65,以及朝向底材5表面15 的侧邊。在此實施例中,有了沿著箭頭67或69之移動方向,即沿著 垂直方向或傾斜方向,就可以靠著一個研磨步驟而達成底材5所要最 參 後形狀,特別是底材5的側邊25,如此就不再需要額外的邊緣;^磨步 驟。此外’由於凹面和凸面部份之順暢轉移,所以具有階梯幻 <區 域及底材5除了階梯15 (分離發生處)外之表面之間之轉移,也是: 暢的。 本發明前述所有實施綱具有之優勢為,底材週邊區域之不必 要突綠冑構形柯收全。耻,鮮再需要關先前技術中 雙面研磨戶斤以,回獲底材時之材料移除便可以受到限制,一般而 言可以限制在大約2_到12_ A之間,如此一來,跟雙面研磨之 過程相比,可以更經常回獲底材,而且成本也較低。 201030829 ' 因此,依本發明之回獲過種,包含— 構形研磨步驟,如上所述使用本發明之研磨裝 所使用之Μ㈣研雜,餅__ 4再取決於 化學機械研磨步驟收尾,以達到所要表面粗趟度,以便讓2= 使用,無論是作為施體或操作底村,如圖!所說明者。-犯 圖7_說明了依如圖2所示之本發明之研磨裝置上視圖。 ❹ 圖7八顯不出依本發明之實施例,其中塾固定器7具獅 讓研磨墊7和底翻定器上之底材5之_互動表面翻最大。在這 種情況中’可以使用依第-和第四實施例之墊固定器7、7,7研磨墊9、 9”之幾何形狀。在這種情況中,控制單元u提供垂直移動動作,使 塾固定胸磨墊與底材5表面接觸。除了完整環形之外,也可以提供 散餘底材/底材狀器之Μ上的好幾個版。 ’、 ® 7b說明了進-步的變化作法,可以在墊固定器必須沿著兩個 方向移動時使用,例如第二和第三實施例。 【圖式簡單說明】 本發明之有利實施例係配合所附圖式進行說明。 圖1繪示了 Smart Cut™類型的轉移過程,導致施體底材之餘留物包 含了一個突出餘留構形。 〇 *圖2繪不了本研磨半導體底材邊緣裝置之第一實施例。 圖3顯示依本判之第-研磨塾之橫切面視圖。 圖4顯不依本發明之第二研磨塾之橫切面視圖。 圖5顯不依本發明之第三研磨墊之橫切面視圖。 圖6顯不了依本發明之第四研磨墊之橫切面視圖。 圖7a和7b顯示依本發明之一研磨墊之上視圖。 12 201030829 【主要元件符號說明】 1 裝置 3 底材固定器 : 5 半導體底材 7、7’、7” 墊固定器 9、9’、9” 研磨墊 11 控制單元 13、15 表面
21 ' 61 凹形部份 25 邊緣區域 27 虛線 29 點線 23 餘留構形 31、33、43、45 、67、69、57 箭頭 41 凸形 47 側邊 51 平面部份 53、55、63、65 凸形部份 13

Claims (1)

  1. 201030829 七、申,專利範圍: 1. 研磨半導體底材邊緣之裝置,該半導體底材包含有底材邊緣區域之— 突出餘留構形’其係由以一離子植入步驟、一黏結步驟以及一分離步 驟為基礎之層轉移程序所形成,該裝置包含: 底材固定器’供承接半導體底材用,及 —研磨墊, 其中研磨墊之安排組構可使其在垂直於底材固定器表面之一平面内的 橫切面呈弯曲。 2. 如申清專利範圍帛!項之裝置,其中研磨塾係被附接在一塾固定器上, 其安排組構可使其在垂直於底材固定器表面之一平面内之橫切面呈蠻 曲。 3. 如申明專利範圍第丨或2項之裝置,其中研磨墊及/或墊固定器之橫切 面包含一凹形部份。 4·如申請專利範圍第3帛之裝置,其中凹形係相對應於半導體底材之所 要形狀,特別是對應於邊緣區域沒有突出構形的一種形狀。 5_如申睛專利範圍第i至4項其中一項之裝置,其中研磨墊及/或塾固定 器之橫切面具有至少有一個凸形部份。 6. 如申請專利範圍第3至5項其中一項之裝置,其中研磨墊及/或塾固定 器之橫切面内之凹形部份係位在兩個凸形部份之間。 7. 如請專利範圍第3至6項其中一項之裝置,其中研磨塾及/或塾固定器 之橫切面具有位於凸形及/或凹形部份之間的至少一平面部份。 201030829 8.=::=:一 9.如申請專利酬第丨至8項其中—項之裝置,其中研磨墊 器在與底材固定器表面平行之平面内之至少—段落上是為環形。足 ια=:咖第9項之裝置,其中研磨墊崎嶋複數個 參 φ 比如申請專利範圍第!至10項其中一項 移元動其被組構來將研磨墊及/咖—^ 12. 如申請專利範圍第1至11項其中一項之维要* 來將研伽咖姆平行於咖梅構 13. 用於申請專利範圍第1至1 Α 被組構來承接研磨墊之表面具有Lf—曲表之面|置中之一塾固定器,其中 轉移 程序所造成,該方法之步wΜ财财㈣為基礎之層 -利用靖專_第1:丨2項其中之—項之裝置研磨表面 15.如申請專利範圍第14項其中 構形之突出部份被移除。 之一項之方法, 其在研磨過程令不僅只有 15 201030829 16如申請專利範圍第14或15項之方法,其更包含有一次去氧化步驟, 以移除突出構形上所出現之任何氧化物。 17.如申請專利範圍第14至第16項其中之一項之方法,其更包含一次邊 緣研磨步驟。 〇 ❹ 16
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8658937B2 (en) 2010-01-08 2014-02-25 Uvtech Systems, Inc. Method and apparatus for processing substrate edges
US8415587B2 (en) * 2010-12-03 2013-04-09 Uvtech Systems, Inc. Fiber-optic beam delivery system for wafer edge processing
US8721392B2 (en) * 2011-06-28 2014-05-13 Corning Incorporated Glass edge finishing method
JP5799740B2 (ja) 2011-10-17 2015-10-28 信越半導体株式会社 剥離ウェーハの再生加工方法
CN102717324B (zh) * 2012-05-29 2016-05-11 深圳莱宝高科技股份有限公司 基板处理装置
CN105451938A (zh) * 2013-08-09 2016-03-30 福吉米株式会社 研磨加工工具以及构件的加工方法
CN103560105A (zh) * 2013-11-22 2014-02-05 上海新傲科技股份有限公司 边缘光滑的半导体衬底的制备方法
JP6360750B2 (ja) * 2014-08-26 2018-07-18 株式会社ディスコ ウエーハの加工方法
CN105990163B (zh) * 2015-01-30 2019-03-29 中芯国际集成电路制造(上海)有限公司 晶圆的键合方法和化学机械平坦化方法
DE102015210384A1 (de) 2015-06-05 2016-12-08 Soitec Verfahren zur mechanischen Trennung für eine Doppelschichtübertragung
US20180033609A1 (en) * 2016-07-28 2018-02-01 QMAT, Inc. Removal of non-cleaved/non-transferred material from donor substrate
FR3074608B1 (fr) * 2017-12-05 2019-12-06 Soitec Procede de preparation d'un residu de substrat donneur, substrat obtenu a l'issu de ce procede, et utilisation d'un tel susbtrat
FR3077923B1 (fr) * 2018-02-12 2021-07-16 Soitec Silicon On Insulator Procede de fabrication d'une structure de type semi-conducteur sur isolant par transfert de couche
CN113192823B (zh) * 2021-04-27 2022-06-21 麦斯克电子材料股份有限公司 一种soi键合工艺后衬底片的再生加工方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH081493A (ja) * 1994-06-17 1996-01-09 Shin Etsu Handotai Co Ltd ウェーハ面取部の鏡面研磨方法および鏡面研磨装置
JP3010572B2 (ja) * 1994-09-29 2000-02-21 株式会社東京精密 ウェーハエッジの加工装置
JP3932369B2 (ja) * 1998-04-09 2007-06-20 信越半導体株式会社 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ
US6221774B1 (en) * 1998-04-10 2001-04-24 Silicon Genesis Corporation Method for surface treatment of substrates
JP3334609B2 (ja) * 1998-05-29 2002-10-15 信越半導体株式会社 薄板縁部の加工方法および加工機
JP2000254845A (ja) * 1999-03-10 2000-09-19 Nippei Toyama Corp ウエーハのノッチ溝の面取り方法及びウエーハ
JP3943782B2 (ja) 1999-11-29 2007-07-11 信越半導体株式会社 剥離ウエーハの再生処理方法及び再生処理された剥離ウエーハ
JP2001338852A (ja) * 2000-05-30 2001-12-07 Nippon Steel Corp 端部に段差と曲面を有する半導体ウェーハとその加工方法
TWI233154B (en) * 2002-12-06 2005-05-21 Soitec Silicon On Insulator Method for recycling a substrate
FR2892228B1 (fr) * 2005-10-18 2008-01-25 Soitec Silicon On Insulator Procede de recyclage d'une plaquette donneuse epitaxiee
CN1322958C (zh) * 2003-06-21 2007-06-27 东风汽车公司 金属零件表面微孔快速渗补方法
JP2005072070A (ja) * 2003-08-28 2005-03-17 Sumitomo Mitsubishi Silicon Corp 剥離ウェーハの再生処理方法及び再生されたウェーハ
US6848977B1 (en) * 2003-08-29 2005-02-01 Rohm And Haas Electronic Materials Cmp Holdings, Inc. Polishing pad for electrochemical mechanical polishing
US7744445B2 (en) * 2004-10-15 2010-06-29 Kabushiki Kaisha Toshiba Polishing apparatus and polishing method
JP4748968B2 (ja) * 2004-10-27 2011-08-17 信越半導体株式会社 半導体ウエーハの製造方法
US7402520B2 (en) 2004-11-26 2008-07-22 Applied Materials, Inc. Edge removal of silicon-on-insulator transfer wafer
US7115023B1 (en) * 2005-06-29 2006-10-03 Lam Research Corporation Process tape for cleaning or processing the edge of a semiconductor wafer
WO2007107176A1 (en) * 2006-03-17 2007-09-27 Freescale Semiconductor, Inc. Method of reducing risk of delamination of a layer of a semiconductor device
WO2007126815A2 (en) * 2006-03-30 2007-11-08 Applied Materials, Inc. Methods and apparatus for polishing an edge of a subtrate
JP2008108837A (ja) * 2006-10-24 2008-05-08 Mitsubishi Electric Corp 半導体ウエハの研削装置および半導体装置の製造方法
JP5006011B2 (ja) * 2006-11-15 2012-08-22 古河電気工業株式会社 円板状基板の製造方法
JP5020603B2 (ja) * 2006-11-15 2012-09-05 ショーダテクトロン株式会社 ガラス基板の面取加工装置
WO2009007003A1 (en) * 2007-07-11 2009-01-15 S.O.I. Tec Silicon On Insulator Technologies Method for recycling a substrate, laminated water fabricating method and suitable recycled donor substrate

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