TWI475609B - 包含結晶性材料之單元的加工方法及形成絕緣底半導體結構之方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 38
- 239000012212 insulator Substances 0.000 title claims description 9
- 239000002178 crystalline material Substances 0.000 title description 25
- 238000010276 construction Methods 0.000 title 1
- 239000004065 semiconductor Substances 0.000 claims description 59
- 239000003989 dielectric material Substances 0.000 claims description 45
- 239000001257 hydrogen Substances 0.000 claims description 37
- 229910052739 hydrogen Inorganic materials 0.000 claims description 37
- 239000000463 material Substances 0.000 claims description 34
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 31
- 239000013078 crystal Substances 0.000 claims description 28
- 239000002245 particle Substances 0.000 claims description 9
- 238000002513 implantation Methods 0.000 claims description 5
- 238000000137 annealing Methods 0.000 claims description 3
- 230000001939 inductive effect Effects 0.000 claims 3
- 230000008569 process Effects 0.000 description 25
- 238000005520 cutting process Methods 0.000 description 18
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 8
- 238000000926 separation method Methods 0.000 description 7
- 230000008901 benefit Effects 0.000 description 6
- 229910052732 germanium Inorganic materials 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 5
- 230000005405 multipole Effects 0.000 description 5
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium dioxide Chemical compound O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 description 4
- 239000007943 implant Substances 0.000 description 4
- 238000003780 insertion Methods 0.000 description 4
- 230000037431 insertion Effects 0.000 description 4
- 229910000420 cerium oxide Inorganic materials 0.000 description 3
- 238000005336 cracking Methods 0.000 description 3
- 238000006073 displacement reaction Methods 0.000 description 3
- 150000002431 hydrogen Chemical class 0.000 description 3
- -1 hydrogen ions Chemical class 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 description 3
- 229940119177 germanium dioxide Drugs 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000012876 topography Methods 0.000 description 2
- VBWZBVILWFLXTF-UHFFFAOYSA-M [O-2].O[Er+2] Chemical compound [O-2].O[Er+2] VBWZBVILWFLXTF-UHFFFAOYSA-M 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
- H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
- H01L21/68735—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by edge profile or support profile
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6831—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using electrostatic chucks
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
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Description
本發明係關於包含結晶性材料之單元的加工方法及形成絕緣底半導體結構之方法。
智能切割技術係用於形成絕緣底半導體(SOI)結構之製程。Bruel(M.Bruel,Electronics Letters，1995年7月6日；第31卷，第14期，第1201-1202頁)闡述可用於智能切割技術中之實例性製程序列。該製程序列包含在第一單晶矽晶圓上方形成二氧化矽，隨後在晶圓中植入氫離子以形成損壞區域。損壞區域與二氧化矽由晶圓之單晶矽材料之插入部分間隔開。隨後，藉由親水性結合經由氧化矽使晶圓結合至手柄組件(其可為第二半導體晶圓)。然後使用兩階段製程熱處理損壞區域。兩階段製程包含首先將損壞區域加熱至約400℃至約600℃之溫度以使晶圓沿損壞區域裂開(形成具有結合至手柄部分之單晶薄層之SOI結構，且亦形成對應於單晶矽之可循環回製程中作為起始單晶矽晶圓之第二結構)。兩階段製程然後包含將SOI結構加熱至大於或等於1000℃之溫度以強化化學鍵。儘管Bruel闡述熱處理之第一階段利用約400℃至約600℃之溫度，但Bruel隨後確定第一階段可利用約200℃至約600℃之溫度來實施；且具體而言可利用共植入物來減小用於該第一階段之溫度。
SOI結構之隨後加工可包含化學-機械拋光(CMP)以沿單晶矽之薄層之外表面(亦即，沿在破裂期間沿損壞區域所
形成之表面)減小表面粗糙度。
現有智能切割製程可較為昂貴，此乃因在形成損壞區域時利用大量氫。關於現有智能切割製程之另一問題可在於，藉由使損壞區域破裂所形成之表面可極粗糙，從而需要深度CMP，此可減小通量且增加成本。
出於上述原因，期望研發新智能切割型製程，該等製程可利用少於現有製程之氫及/或可沿損壞區域形成改良表面以減小或可能甚至消除該等表面之隨後CMP。
一些實施例包括新智能切割型加工，其中在形成損壞區域之後，利用卡盤之彎曲表面扭曲晶圓，且由此增強沿損壞區域之破裂。該加工可使得能夠在形成損壞區域時利用少於習用智能切割製程之氫；及/或可使得能夠形成具有實質性減小之粗糙度之SOI表面，此可消除在習用智能切割製程中所利用之CMP步驟，或此可至少相對於習用智能切割製程減小CMP之量。
可在本文中所闡述之實施例中利用任一適宜卡盤。在一些實施例中，卡盤可為靜電卡盤；例如強森-羅貝克(Johnsen-Rahbek,J-R)型卡盤。
參照圖1-15來闡述實例性實施例。
圖1-9圖解說明智能切割型製程之一實例性實施例。
參照圖1，其圖解說明結構10之一部分。該結構包含結晶性材料12，該結晶性材料上方具有介電材料14。在一些
實施例中，結構10可視為對應於包含結晶性材料之單元16。包含結晶性材料之「單元」係包含結晶性材之任一結構料。「單元」可包含單獨之結晶性材料或結晶性材料與一或多種其他材料之組合；且在圖1之所展示實施例中，「單元」包含晶性材料與介電材料14之組合。
在一些實施例中，結晶性材料12可包含半導體材料、基本上由其組成或由其組成；且可(例如)包含單晶矽、基本上由其組成或由其組成。在一些實施例中，單晶矽可組態為適於積體電路製造之具有適當組成及尺寸之晶圓。
在一些實施例中，介電材料14可包含二氧化矽、基本上由其組成或由其組成。舉例而言，在一些實施例中，結晶性材料12可包含單晶矽，且介電材料14可包含在單晶矽表面上熱生長之二氧化矽區域。
參照圖2，在結晶性材料12內形成損壞區域18(使用虛線示意性圖解說明)。損壞區域可使用任一適宜加工形成。在所展示實施例中，經由介電材料14植入氫20以形成損壞區域(其中植入物由箭頭21代表)。氫可呈任一適宜形式，且在一些實施例中可包含氫離子。可以任一適宜劑量提供植入氫。在一些實施例中，可以小於用於在智能切割加工中使用氫形成損壞區域之習用劑量(其中習用劑量通常為約1×1017
個顆粒/cm2
；其中術語「顆粒」係指在植入物中存在之氫物質，例如氫離子)之劑量提供植入氫。在一些實施例中，可以小於習用劑量之二分之一之劑量(例如，約為習用劑量之四分之一至約二分之一之劑量)提供植入
氫。舉例而言，可以約2×1016
個顆粒/cm2
至約5×1016
個顆粒/cm2
之劑量提供氫。儘管在上述具體實例性實施例及本揭示內容中之其他實例性實施例中闡述氫；但在一些實施例中，可使用氦及/或其他離子代替氫或氦及/或其他離子以及氫以形成損壞區域。
利用低劑量氫可使得本發明之實例性實施例製程能夠相對於習用智能切割型製程以減小之成本實施。另外，利用較低劑量之氫可增加通量。舉例而言，其可耗費約30分鐘來植入習用劑量之氫；且利用習用劑量之約四分之一至約二分之一之實施例可在習用時間之約四分之一至約二分之一內達成。
儘管在一些實施例中可有利地利用低劑量氫，但在其他實施例中，氫劑量可與在習用製程中所利用者大致相同，且可為(例如)至少約1×1017
個顆粒/cm2
。若用於形成損壞區域之氫劑量與在習用製程中所利用者大致相同，則實施例與習用製程相比可能不能節約氫利用成本。然而，如下文所論述，實施例仍可具有相對於習用智能切割製程之優點(例如，減少隨後CMP)。
損壞區域18與介電材料14間隔開，且因此結晶性材料12之部分19位於介電材料與損壞區域之間。
參照圖3，其中展示單元16結合至手柄組件24以形成總成26。所圖解說明之手柄組件包含半導體晶圓25及毗鄰該晶圓之半導體材料之介電材料27。在一些實施例中，半導體晶圓25可包含單晶矽、基本上由其組成或由其組成，且
介電材料27可包含二氧化矽、基本上由其組成或由其組成。手柄組件24可藉由手柄組件之介電材料27與單元16之介電材料14之親水性結合來結合至單元16。儘管在總成26中展示介電材料14及27彼此分離，但在一些實施例中，介電材料14及27可彼此具有相同組成且可合併以在結晶性材料12與半導體材料25之間形成單一介電材料。另外，儘管展示手柄組件24及單元16二者最初皆包含介電材料，但在其他實施例中僅手柄組件及單元16中之一者可最初具有介電材料且可經由該介電材料結合至手柄組件及單元中之另一者上。
參照圖4，對損壞區域18進行熱處理以使該損壞區域膨脹。該熱處理可包含與在智能切割加工期間損壞區域之習用熱處理類似之條件，且可(例如)包含將損壞區域維持以約200℃至約600℃之溫度下彼此約30分鐘之持續時間。圖4之熱加工在一些實施例中可為可選的。舉例而言，在最初植入相對較低劑量之氫時，可有利地利用圖4之熱加工，且在植入習用劑量之氫時，可能無需利用該熱加工。
參照圖5，圖4之結構10係相對於圖4以反轉形式展示，且係以與圖4不同之比例展示。具體而言，圖5中所利用之比例使得能夠圖解說明總成26之整個寬度。連結手柄組件24與單元16之介電材料展示為單一介電材料「14,27」；而非展示為兩種單獨介電材料以簡化圖式。
參照圖6，毗鄰卡盤30提供總成。卡盤包含彎曲外表面31(具體而言，圖6之實施例中之具有凹陷形貌之彎曲外表
面)，且將總成26引向該彎曲表面(如由箭頭32所指示)以扭曲總成。在所展示實施例中，扭曲包含沿彎曲表面30使總成彎曲，但在其他實施例中，可使用卡盤之其他實施例達成總成之其他扭曲。
卡盤30可包含任一適宜卡盤，且在一些實施例中可包含靜電卡盤。若卡盤30係靜電卡盤，則出於類似於Qin及McTeer之文章(S.Qin及A.McTeer，「Wafer dependence of Johnsen-Rahbek type electrostatic chuck for semiconductor processes」，Journal of Applied Physics 102,064901-1(2007))中所論述之優點之原因，卡盤可有利地為強森-羅貝克型靜電卡盤。下文參照圖13-15闡述實例性強森-羅貝克型靜電卡盤。
總成26與表面31嚙合以扭曲總成。出於闡釋性目的，誇大地圖解說明卡盤30之表面之曲度。在實踐中，選擇曲度足夠大以促進單元16內沿損壞區域18之分離，但足夠小以避免在總成26內之其他位置處發生不期望斷裂或破裂。
圖7展示製程階段之總成26，其中沿卡盤表面之曲率開始誘導沿損壞區域18之分離。圖7之視圖與圖5及6之視圖具有不同比例以使得能夠清晰地圖解說明沿損壞區域之分離。另外，在圖7中展示總成26與卡盤分離，但在圖7之製程階段卡盤與總成26嚙合，且誘導總成之所展示扭曲，此使得沿損壞區域發生分離。誇大圖解說明之扭曲(展示為總成之彎曲)以突出該扭曲。在實踐中，選擇扭曲量足夠大以足以誘導沿損壞區域之分離，且應足夠小以避免對於
總成之不期望有害效應。
圖7展示沿損壞區域之邊緣形成之間隙40，且展示結晶性材料12中位於損壞區域與介電材料14之間之部分19自結晶性材料之剩餘部分42分裂。儘管展示間隙始於損壞區域之邊緣，但在其他實施例中，間隙可始於沿損壞區域之其他位置。
參照圖8，展示加工階段之結構10，其係在圖7之結構之後且具體而言在已完成沿損壞區域18之分裂(圖7)後的結構。結構已裂開變成兩個零件46及48。零件48包含結晶性材料12中位於來自結晶性材料之部分19之損壞區域之相對側上的部分42。零件46包含結晶性材料12中結合至手柄且包含半導體材料25之晶圓之部分19。部分19可視為結晶性材料結構50。
零件48及46可彼此分離且經受其他加工，如由箭頭45及47所示。可再利用零件48以形成然後可經受圖1-8之加工之另一單元16。
若期望，零件46可經受CMP以使結構50之上表面平滑，且可用作SOI結構(其中結構50係SOI之半導體，且其中電介質「14,27」係SOI之絕緣體)。圖9展示包含零件46之SOI結構52。若期望，則可在隨後加工(未展示)切割半導體材料25以減少SOI之絕緣體部分下方之材料25之量。
圖9之製程階段之結構50可包含在沿損壞區域18分裂之前存在的所有初始部分19(例如，在圖6之加工階段存在之所有部分19)，或可僅包含該初始部分19中之一些。舉例
而言，部分19之一部分可在參照圖6-8所闡述之加工階段中損失；及/或可在隨後CMP中損失。
圖6-8之加工利用卡盤之彎曲表面增強沿損壞區域之分裂。圖6-8之卡盤誘導之分裂可在任一適宜溫度下實施；且在一些實施例中可在小於常用於使用習用智能切割製程達成分裂之溫度的溫度下實施。舉例而言，在一些實施例中，卡盤誘導之分裂可在室溫(亦即，約22℃)下實施。儘管分裂可在室溫下實施，但可存在仍期望熱退火之實施例(例如，用於摻雜劑活化，用於強化化學鍵等等)。在該等實施例中，熱退火可與分裂同時或在分裂之前或在分裂之後實施。
圖6-8之加工之優點在於，該加工可使得能夠沿損壞區域進行分裂，同時利用低於習用製程之劑量之氫來最初形成損壞區域。然而，在利用低劑量氫最初形成損壞區域時，在沿損壞區域分裂之後可沿結構50之表面存在顯著粗糙度(圖8)。該粗糙度可與自習用智能切割製程所得到者相當，且可使用類似於用於習用智能切割製程中者之CMP去除。
若用於形成損壞區域之氫之劑量與用於習用智能切割製程中者相當，則可顯示圖6-8之加工之另一優點。具體而言，圖6-8之加工可使得損壞區域能夠在並未使熱損壞區域膨脹(亦即，並無圖4之加工階段)之情形下分裂。因此，圖1之單元16可具有藉由氫植入(亦即，圖2之加工)所形成之損壞區域18，且然後可在氫植入與沿損壞區域分裂之間
之間隔期間並不經受使損壞區域膨脹之熱加工(亦即，可並不暴露於超過300℃之溫度)。刪除損壞區域之熱膨脹可使得能夠在沿結構50表面產生少於藉由習用智能切割製程所產生者之粗糙度的同時達成分裂。此可使得結構50能夠適用於結構50之表面之CMP平滑處理顯著少於用於習用智能切割製程中者之SOI中，且在一些實施例中可使得結構50能夠用於並無結構50之表面之CMP平滑之SOI中。
儘管圖6之實施例展示使用定向於手柄24上方之單元16扭曲之總成26，但在其他實施例中總成可倒轉，如圖10中所展示。
在一些實施例中，總成26可抵靠一或多個卡盤經受多次扭曲於誘導沿損壞區域之期望分裂。舉例而言，總成26可以圖6之定向進行扭曲且然後倒轉以圖10之定向進行扭曲，或反之亦然。
圖6及10之卡盤30係可用於一些實施例中且具有彎曲外表面之卡盤之許多組態中之一者。卡盤30具有凹陷外表面。圖11展示類似於圖6之加工階段，但利用彎曲外表面61具有凸出形貌之卡盤60。出於闡釋性目的，誇大地圖解說明卡盤60之表面之曲度。在實踐中，選擇曲度足夠大以促進單元16內沿損壞區域18之分離，但足夠小以避免在總成26內之其他位置處發生不期望斷裂或破裂。
沿損壞區域使用卡盤之彎曲表面誘導之分裂可與單元(例如，圖1之單元16)表面側向應力(σ)有關。圖12展示具有各種尺寸之半導體晶圓64之剖面側視圖，該等尺寸可用
於在一些實施例中輸入至等式中以用於確定表面側向應力(σ)。具體而言，表面側向應力可藉由等式I進行表徵。
在等式I中，「E」係楊氏模數(Young's Modulus)(對於Si而言為168 Gpa)，「y」係總晶圓垂直位移，「t」係晶圓之總厚度，「L」係晶圓之長度，且「a」係晶圓之長度之四分之一。晶圓垂直位移「y」係關於藉由卡盤所誘導之扭曲量，且可視為對應於(例如)藉由圖6之實施例中之彎曲表面31所誘導之垂直位移。
如前文所論述，用於本文所闡述之各種實施例中之卡盤可為靜電卡盤。圖13-15圖解說明可利用之靜電卡盤之一些實例性實施例。每一卡盤可對於一些實施例而言具有優點，且對於其他實施例而言具有確定。圖13-15中所展示之電壓係經提供以有助於讀者理解卡盤之操作之實例性電壓。在各種實施例中，可利用其他電壓。
圖13之卡盤係D型雙極組態，圖14之卡盤係餡餅型多極組態，且圖15之卡盤係環型多極組態。雙極及多極組態有利地無需任何「實際」接地，此乃因其具有「虛擬」接地，且由此其可易於用於在真空或大氣中發生之製程中。雙極及多極組態亦可具有以下益處，包括成本較低，均勻生成力及減小顆粒及金屬污染。
環型多極組態可尤其吸引人地用於沿損壞區域之靜電力增強之分裂，此乃因其具有均勻及單軸力且具有撓性及可
程式化方案。
儘管上述實施例涉及SOI結構之製造，但本發明包括涉及包含結晶性材料之其他結構之實施例。該等其他結構可包括(例如)絕緣底半導體-金屬(SMOI)(其可用於(例如)三維DRAM及NAND之超高密度垂直裝置)及多晶氮化鋁上矽(SOPAN)(其可用於(例如)LED製造中)。
圖式中各種實施例之特定定向僅係用於闡釋性目的，且可在一些應用中相對於所展示定向旋轉該等實施例。本文所提供之說明及隨後申請專利範圍涉及在各種特徵之間具有所闡述關係之任一結構，不論該等結構係呈圖式中之特定定向形式抑或相對於該定向進行旋轉。
附圖之剖視圖僅展示剖面平面內之特徵，且並不展示在剖面平面下方之材料以簡化圖式。
在上文中提及結構「在另一結構上」或「抵靠另一結構」時，其可直接位於另一結構上或亦可存在插入結構。與之相反，在提及結構「直接在另一結構上」或「直接抵靠另一結構」時，並不存在插入結構。在提及結構「連接」或「偶合」至另一結構時，其可直接連接或偶合至另一結構，或可存在插入結構。與之相反，在提及結構「直接連接」或「直接偶合」至另一結構時，並不存在插入結構
一些實施例包括包含結晶性材料之單元之加工方法。在結晶性材料內形成損壞區域。單元之一部分位於損壞區域上方。使用卡盤使該單元彎曲且由此誘導沿該損壞區域分
裂，以自該單元位於該損壞區域上方之部分形成結構。
一些實施例包括形成絕緣底半導體結構之方法。形成包含位於單晶半導體材料上方之介電材料之單元。在單晶半導體材料內形成損壞區域。單晶半導體材料之一部分位於損壞區域與介電材料之間。經由介電材料使單元附接至手柄組件以形成包含手柄組件及單元之總成。利用靜電卡盤扭曲總成且由此誘導沿損壞區域分裂且形成絕緣底半導體結構。絕緣底半導體結構包含介電材料作為絕緣體，且包含半導體材料之該部分中之至少一部分作為半導體。
一些實施例包括形成絕緣底半導體結構之方法。形成包含位於單晶半導體材料上方之介電材料之單元。在單晶半導體材料內形成損壞區域。單晶半導體材料之一部分位於損壞區域與介電材料之間。經由介電材料使單元附接至手柄組件以形成包含手柄組件及單元之總成。沿卡盤之彎曲外表面扭曲總成以由此誘導沿損壞區域分裂且形成絕緣底半導體結構。絕緣底半導體結構包含介電材料作為絕緣體，且包含半導體材料之該部分中之至少一部分作為半導體。
10‧‧‧結構
12‧‧‧結晶性材料
14‧‧‧介電材料
16‧‧‧單元
18‧‧‧損壞區域
19‧‧‧部分
20‧‧‧氫
24‧‧‧手柄組件
25‧‧‧半導體晶圓
26‧‧‧總成
27‧‧‧介電材料
30‧‧‧卡盤
31‧‧‧彎曲外表面
32‧‧‧箭頭
40‧‧‧間隙
42‧‧‧剩餘部分
46‧‧‧零件
48‧‧‧零件
50‧‧‧結晶性材料結構
52‧‧‧絕緣底半導體結構
60‧‧‧卡盤
61‧‧‧彎曲外表面
64‧‧‧半導體晶圓
圖1-4係結構之一部分在一實例性實施例製程之各個製程階段中之圖解性剖視圖。
圖5係圖4之結構以與圖4中所使用不同之比例展示之圖解性剖視圖；其中圖5展示整個結構。
圖6係毗鄰卡盤之圖5之結構在一實例性實施例製程之製
程階段中之圖解性剖視圖。
圖7-9係類似於圖5之結構以與圖5及6中不同之比例展示且在一實例性實施例製程之各個製程階段展示之圖解性剖視圖。
圖10及11展示可用於圖5之結構之其他實例性製程階段。
圖12展示具有各種尺寸之半導體晶圓之剖面側視圖，該等尺寸可用於在一些實施例中輸入至等式中以確定表面側向應力(σ)。
圖13-15係可用於一些實例性實施例中之實例性靜電卡盤組態之圖解性視圖。
10‧‧‧結構
12‧‧‧結晶性材料
14‧‧‧介電材料
16‧‧‧單元
18‧‧‧損壞區域
19‧‧‧部分
24‧‧‧手柄組件
25‧‧‧半導體晶圓
26‧‧‧總成
27‧‧‧介電材料
30‧‧‧卡盤
31‧‧‧彎曲外表面
32‧‧‧箭頭
Claims (5)
- 一種形成絕緣底半導體結構之方法，其包含：形成於單晶半導體材料上方包含介電材料之單元；在該單晶半導體材料內形成損壞區域，該單晶半導體材料之一部分位於該損壞區域與該介電材料之間；經由該介電材料使該單元附接至手柄組件，以形成包含該手柄組件及該單元之總成；利用具有彎曲外表面之單一靜電卡盤扭曲該總成，且由此誘導沿該損壞區域分裂並形成該絕緣底半導體結構；該絕緣底半導體結構包含該介電材料作為絕緣體，且包含該半導體材料之該部分中之至少一部分作為半導體，其中該形成該損壞區域包含將氫植入該單晶半導體材料中；及其中以約2×1016 個顆粒/cm2 至約5×1016 個顆粒/cm2 之劑量植入該氫。
- 如請求項1之方法，其進一步包含在將該單元附接至該手柄組件之後且在誘導該分裂之前使用熱退火使該損壞區域膨脹。
- 一種形成絕緣底半導體結構之方法，其包含：形成於單晶半導體材料上方包含介電材料之單元；在該單晶半導體材料內形成損壞區域，該單晶半導體材料之一部分位於該損壞區域與該介電材料之間；經由該介電材料使該單元附接至手柄組件以形成包含 該手柄組件及該單元之總成；施以相對於具有彎曲外表面之單一靜電卡盤之力至該總成以扭曲該總成，且由此誘導沿該損壞區域分裂並形成該絕緣底半導體結構；該絕緣底半導體結構包含該介電材料作為絕緣體，且包含該半導體材料之該部分中之至少一部分作為半導體；其中該形成該損壞區域包含將氫植入該單晶半導體材料中；及其中以至少約1×1017 個顆粒/cm2 之劑量植入該氫。
- 如請求項1之方法，其中在該氫植入與該分裂之間之間隔期間使該單元不暴露於超過300℃之溫度。
- 一種形成絕緣底半導體結構之方法，其包含：形成於單晶半導體材料上方包含介電材料之單元；在該單晶半導體材料內形成損壞區域，該單晶半導體材料之一部分位於該損壞區域與該介電材料之間；經由該介電材料使該單元附接至手柄組件以形成包含該手柄組件及該單元之總成；沿單一卡盤之彎曲外表面扭曲該總成，以由此誘導沿該損壞區域分裂並形成該絕緣底半導體結構；該絕緣底半導體結構包含該介電材料作為絕緣體，且包含該半導體材料之該部分中之至少一部分作為半導體，且其中該扭曲包含使該總成沿該彎曲外表面嚙合同時該總成相對於該彎曲外表面處於第一定向，且然後倒轉該總成並使該總成沿該彎曲外表面嚙合同時該總成相對於 該彎曲外表面處於第二定向，其中該第二定向與該第一定向相反。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/267,522 US8524572B2 (en) | 2011-10-06 | 2011-10-06 | Methods of processing units comprising crystalline materials, and methods of forming semiconductor-on-insulator constructions |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201322321A TW201322321A (zh) | 2013-06-01 |
| TWI475609B true TWI475609B (zh) | 2015-03-01 |
Family
ID=48042348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW101134974A TWI475609B (zh) | 2011-10-06 | 2012-09-24 | 包含結晶性材料之單元的加工方法及形成絕緣底半導體結構之方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US8524572B2 (zh) |
| EP (1) | EP2764551A4 (zh) |
| JP (1) | JP2014532310A (zh) |
| KR (1) | KR101602711B1 (zh) |
| CN (1) | CN103858232A (zh) |
| SG (1) | SG11201400657TA (zh) |
| TW (1) | TWI475609B (zh) |
| WO (1) | WO2013052236A1 (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8524572B2 (en) | 2011-10-06 | 2013-09-03 | Micron Technology, Inc. | Methods of processing units comprising crystalline materials, and methods of forming semiconductor-on-insulator constructions |
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2011
- 2011-10-06 US US13/267,522 patent/US8524572B2/en active Active
-
2012
- 2012-09-07 JP JP2014534573A patent/JP2014532310A/ja not_active Ceased
- 2012-09-07 SG SG11201400657TA patent/SG11201400657TA/en unknown
- 2012-09-07 WO PCT/US2012/054235 patent/WO2013052236A1/en active Application Filing
- 2012-09-07 KR KR1020147008912A patent/KR101602711B1/ko active IP Right Grant
- 2012-09-07 EP EP12838893.1A patent/EP2764551A4/en not_active Withdrawn
- 2012-09-07 CN CN201280048429.7A patent/CN103858232A/zh active Pending
- 2012-09-24 TW TW101134974A patent/TWI475609B/zh active
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| US8524572B2 (en) | 2013-09-03 |
| US20130089966A1 (en) | 2013-04-11 |
| CN103858232A (zh) | 2014-06-11 |
| EP2764551A1 (en) | 2014-08-13 |
| KR101602711B1 (ko) | 2016-03-11 |
| KR20140068147A (ko) | 2014-06-05 |
| SG11201400657TA (en) | 2014-06-27 |
| TW201322321A (zh) | 2013-06-01 |
| EP2764551A4 (en) | 2015-03-04 |
| WO2013052236A1 (en) | 2013-04-11 |
| JP2014532310A (ja) | 2014-12-04 |
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