CN103858232A - 包含结晶性材料的单元的加工方法和形成绝缘体上半导体构造的方法 - Google Patents

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Abstract

一些实施例包括含有结晶性材料的单元的加工方法。可在所述结晶性材料内形成损坏区域,且所述单元的一部分可位于所述损坏区域上方。可使用卡盘使所述单元弯曲且由此诱发沿所述损坏区域分裂,从而从所述单元的位于所述损坏区域上方的所述部分形成结构。一些实施例包括形成绝缘体上半导体构造的方法。可形成具有在单晶半导体材料上方的电介质材料的单元。可在所述单晶半导体材料内形成损坏区域,且所述单晶半导体材料的一部分可位于所述损坏区域与所述电介质材料之间。可将所述单元纳入具有手柄组件的组合件中,且可使用卡盘扭曲所述组合件且由此诱发沿所述损坏区域分裂。

Description

包含结晶性材料的单元的加工方法和形成绝缘体上半导体构造的方法
技术领域
本发明涉及包含结晶性材料的单元的加工方法和形成绝缘体上半导体构造的方法。
背景技术
智能切割技术是用于形成绝缘体上半导体(SOI)结构的工艺。布鲁尔(Bruel)(M.布鲁尔,电子学快报(Electronics Letters),1995年7月6日;第31卷,第14期,第1201-1202页)阐述可用于智能切割技术中的实例性工艺序列。所述工艺序列包含在第一单晶硅晶片上方形成二氧化硅,随后在晶片中植入氢离子以形成损坏区域。损坏区域与二氧化硅由晶片的单晶硅材料的插入部分间隔开。随后,通过亲水性结合借助氧化硅使晶片结合到手柄组件(其可为第二半导体晶片)。然后使用两阶段工艺热处理损坏区域。两阶段工艺包含首先将损坏区域加热到约400℃到约600℃的温度以使晶片沿损坏区域裂开(形成具有结合到手柄部分的单晶薄层的S0I结构,且还形成对应于单晶硅的可再循环回工艺中作为起始单晶硅晶片的第二结构)。两阶段工艺然后包含将S0I结构加热到大于或等于1000℃的温度以强化化学键。尽管布鲁尔阐述热处理的第一阶段利用约400℃到约600℃的温度,但布鲁尔随后确定第一阶段可利用约200℃到约600℃的温度来实施;且具体来说可利用共植入物来减小用于所述第一阶段的温度。
SOI结构的随后加工可包含化学-机械抛光(CMP)以沿单晶硅的薄层的外表面(即沿在破裂期间沿损坏区域所形成的表面)减小表面粗糙度。
现有智能切割工艺可较为昂贵,这是由于在形成损坏区域时利用大量氢。关于现有智能切割工艺的另一问题可在于,通过使损坏区域破裂所形成的表面可极粗糙,从而需要深度CMP,此可减小通量且增加成本。
出于上述原因,期望研发新智能切割型工艺,所述工艺可利用少于现有工艺的氢和/或可沿损坏区域形成改良表面以减小或可能甚至消除所述表面的后续CMP。
发明内容
一些实施例包括新智能切割型加工,其中在形成损坏区域之后,利用卡盘的弯曲表面扭曲晶片,且由此增强沿损坏区域的破裂。所述加工可使得能够在形成损坏区域时利用少于常规智能切割工艺的氢;和/或可使得能够形成具有实质性减小的粗糙度的SOI表面,此可消除在常规智能切割工艺中所利用的CMP步骤,或此可至少相对于常规智能切割工艺减小CMP的量。
可在本文所阐述的实施例中利用任一适宜卡盘。在一些实施例中,卡盘可为静电卡盘;例如强森-罗贝克(Johnsen-Rahbek,J-R)型卡盘。
附图说明
图1到图4是结构的一部分在一实例性实施例工艺的各个工艺阶段中的图解性剖面图。
图5是图4的结构以与图4中所使用不同的比例展示的图解性剖面图;其中图5展示整个结构。
图6是毗邻卡盘的图5的结构在一实例性实施例工艺的工艺阶段中的图解性剖面图。
图7到图9是类似于图5的结构以与图5和图6中不同的比例展示且在一实例性实施例工艺的各个工艺阶段展示的图解性剖面图。
图10和图11展示可用于图5的结构的其它实例性工艺阶段。
图12展示具有各种尺寸的半导体晶片的剖面侧视图,所述尺寸可用于在一些实施例中输入到等式中以确定表面侧向应力(σ)。
图13到图15是可用于一些实例性实施例中的实例性静电卡盘配置的图解性视图。
具体实施方式
参照图1到图15来阐述实例性实施例。
图1到图9图解说明智能切割型工艺的一实例性实施例。
参照图1,其图解说明构造10的一部分。所述结构包含结晶性材料12,所述结晶性材料上方具有电介质材料14。在一些实施例中,构造10可视为对应于包含结晶性材料的单元16。包含结晶性材料的“单元”是包含结晶性材料的任一结构。“单元”可包含单独的结晶性材料或结晶性材料与一种或一种以上其它材料的组合;且在图1的所展示实施例中,“单元”包含结晶性材料与电介质材料14的组合。
在一些实施例中,结晶性材料12可包含半导体材料、基本上由其组成或由其组成;且可(例如)包含单晶硅、基本上由其组成或由其组成。在一些实施例中,单晶硅可配置为适于集成电路制作的具有适当组成和尺寸的晶片。
在一些实施例中,电介质材料14可包含二氧化硅、基本上由其组成或由其组成。举例来说,在一些实施例中,结晶性材料12可包含单晶硅,且电介质材料14可包含在单晶硅表面上热生长的二氧化硅区域。
参照图2,在结晶性材料12内形成损坏区域18(使用虚线示意性图解说明)。损坏区域可使用任一适宜加工形成。在所展示实施例中,借助电介质材料14植入氢20以形成损坏区域(其中植入物由箭头21代表)。氢可呈任一适宜形式,且在一些实施例中可包含氢离子。可以任一适宜剂量提供植入氢。在一些实施例中,可以小于用于在智能切割加工中使用氢形成损坏区域的常规剂量(其中常规剂量通常为约1×1017个粒子/cm2;其中术语“粒子”是指在植入物中存在的氢物质,例如氢离子)的剂量提供植入氢。在一些实施例中,可以小于常规剂量的二分之一的剂量(例如约为常规剂量的四分之一到约二分之一的剂量)提供植入氢。举例来说,可以约2×1016个粒子/cm2到约5×1016个粒子/cm2的剂量提供氢。尽管在上述具体实例性实施例和本揭示内容中的其它实例性实施例中阐述氢;但在一些实施例中,可使用氦和/或其它离子代替氢或氦和/或其它离子以及氢以形成损坏区域。
利用低剂量氢可使得本发明的实例性实施例工艺能够相对于常规智能切割型工艺以降低成本执行。另外,利用较低剂量的氢可增加通量。举例来说,可耗费约30分钟来植入常规剂量的氢;且利用常规剂量的约四分之一到约二分之一的实施例可在常规时间的约四分之一到约二分之一内达成。
尽管在一些实施例中可有利地利用低剂量氢,但在其它实施例中,氢剂量可与在常规工艺中所利用者大致相同,且可为(例如)至少约1×1017个粒子/cm2。如果用于形成损坏区域的氢剂量与在常规工艺中所利用者大致相同,则实施例与常规工艺相比可能不能节约氢利用成本。然而,如下文所论述,实施例仍可具有相对于常规智能切割工艺的优点(例如减少后续CMP)。
损坏区域18与电介质材料14间隔开,且因此结晶性材料12的部分19位于电介质材料与损坏区域之间。
参照图3,其中展示单元16结合到手柄组件24以形成组合件26。所图解说明的手柄组件包含半导体晶片25和毗邻所述晶片的半导体材料的电介质材料27。在一些实施例中,半导体晶片25可包含单晶硅、基本上由单晶硅组成或由单晶硅组成,且电介质材料27可包含二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。手柄组件24可通过手柄组件的电介质材料27与单元16的电介质材料14的亲水性结合来结合到单元16。尽管在组合件26中展示电介质材料14和27彼此分离,但在一些实施例中,电介质材料14和27可具有彼此相同的组成且可合并以在结晶性材料12与半导体材料25之间形成单一电介质材料。另外,尽管展示手柄组件24和单元16二者最初都包含电介质材料,但在其它实施例中仅手柄组件和单元16中的一者可最初具有电介质材料,且所述一者可借助所述电介质材料结合到手柄组件和单元中的另一者上。
参照图4,对损坏区域18进行热处理以使所述损坏区域膨胀。所述热处理可包含与在智能切割加工期间对损坏区域的常规热处理类似的条件,且可(例如)包含将损坏区域维持在约200℃到约600℃的温度下保持约30分钟的持续时间。图4的热加工在一些实施例中可为任选的。举例来说,在最初植入相对较低剂量的氢时,可有利地利用图4的热加工,且在植入常规剂量的氢时,可能无需利用所述热加工。
参照图5,图4的构造10是相对于图4以反转形式展示,且是以与图4不同的比例展示。具体来说,图5中所利用的比例使得能够图解说明组合件26的整个宽度。为了简化图式,连结手柄组件24与单元16的电介质材料展示为单一电介质材料“14、27”;而不展示为两种单独电介质材料。
参照图6,毗邻卡盘30提供组合件。卡盘包含弯曲外表面31(具体来说,图6的实施例中的具有凹陷形貌的弯曲外表面),且将组合件26引向所述弯曲表面(如由箭头32所指示)以扭曲组合件。在所展示实施例中,扭曲包含沿弯曲表面30使组合件弯曲,但在其它实施例中,可使用卡盘的其它实施例达成组合件的其它扭曲。
卡盘30可包含任一适宜卡盘,且在一些实施例中可包含静电卡盘。如果卡盘30为静电卡盘,则出于类似于秦(Qin)和麦克蒂尔(McTeer)的文章(S.秦和A.麦克蒂尔,“用于半导体工艺的强森-罗贝克型静电卡盘的晶片依赖性(Wafer dependence ofJohnsen-Rahbek type electrostatic chuck for semiconductor processes)”,应用物理学期刊(Journal ofApplied Physics)102,064901-1(2007))中所论述的优点的原因,卡盘可有利地为强森-罗贝克型静电卡盘。下文参照图13到图15阐述实例性强森-罗贝克型静电卡盘。
组合件26与表面31啮合以扭曲组合件。出于阐释性目的,夸大地图解说明卡盘30的表面的曲度。在实践中,选择曲度足够大以促进单元16内沿损坏区域18的分离,但足够小以避免在组合件26内的其它位置处发生不需要的断裂或破裂。
图7展示工艺阶段的组合件26,其中沿卡盘表面的曲率开始诱发沿损坏区域18的分离。图7的视图与图5和图6的视图具有不同比例以使得能够清晰地图解说明沿损坏区域的分离。另外,在图7中展示组合件26与卡盘分离,但在图7的工艺阶段卡盘与组合件26啮合,且诱发组合件的所展示扭曲,此使得沿损坏区域发生分离。夸大图解说明的扭曲(展示为组合件的弯曲)以突出所述扭曲。在实践中,选择扭曲量足够大以足以诱发沿损坏区域的分离,且应足够小以避免对于组合件的不需要的有害效应。
图7展示沿损坏区域的边缘形成的间隙40,且展示结晶性材料12中位于损坏区域与电介质材料14之间的部分19从结晶性材料的剩余部分42分裂。尽管展示间隙始于损坏区域的边缘,但在其它实施例中,间隙可始于沿损坏区域的其它位置。
参照图8,展示加工阶段的构造10,所述加工阶段是在图7的阶段之后且具体来说在已完成沿损坏区域18的分裂(图7)之后。结构已裂开变成两个零件46和48。零件48包含结晶性材料12中位于来自结晶性材料的部分19的损坏区域的相对侧上的部分42。零件46包含结晶性材料12中结合到手柄且包含半导体材料25的晶片的部分19。部分19可视为结晶性材料结构50。
零件48和46可彼此分离且经受其它加工,如由箭头45和47所示。可再利用零件48以形成另一单元16,其然后可经受图1到图8的加工。
如果需要,零件46可经受CMP以使结构50的上表面平滑,且可用作SOI结构(其中结构50是SOI的半导体,且其中电介质“14、27”是SOI的绝缘体)。图9展示包含零件46的SOI结构52。如果需要,则可在后续加工(未展示)中切割半导体材料25以减少SOI的绝缘体部分下方的材料25的量。
图9的工艺阶段的结构50可包含在沿损坏区域18分裂之前存在的所有初始部分19(例如在图6的加工阶段存在的所有部分19),或可仅包含所述初始部分19中的一部分。举例来说,部分19的一部分可在参照图6到图8所阐述的加工阶段中损失;和/或可在后续CMP中损失。
图6到图8的加工利用卡盘的弯曲表面增强沿损坏区域的分裂。图6到图8的卡盘诱发的分裂可在任一适宜温度下实施;且在一些实施例中可在小于常用于使用常规智能切割工艺达成分裂的温度的温度下实施。举例来说,在一些实施例中,卡盘诱发的分裂可在室温(即约22℃)下实施。尽管分裂可在室温下实施,但可存在仍需要热退火的实施例(例如用于掺杂剂活化,用于强化化学键等等)。在所述实施例中,热退火可与分裂同时或在分裂之前或在分裂之后实施。
图6到图8的加工的优点在于,所述加工可使得能够沿损坏区域进行分裂,同时利用低于常规工艺的剂量的氢来最初形成损坏区域。然而,在利用低剂量氢最初形成损坏区域时,在沿损坏区域分裂之后可沿结构50的表面存在显著粗糙度(图8)。所述粗糙度可与由常规智能切割工艺所导致者相当,且可使用类似于用于常规智能切割工艺中者的CMP去除。
如果用于形成损坏区域的氢的剂量与用于常规智能切割工艺中者相当,则可显示图6到图8的加工的另一优点。具体来说,图6到图8的加工可使得损坏区域能够在并不使损坏区域热膨胀(即并无图4的加工阶段)的情形下分裂。因此,图1的单元16可具有通过氢植入(即图2的加工)所形成的损坏区域18,且然后可在氢植入与沿损坏区域分裂之间的间隔期间并不经受使损坏区域膨胀的热加工(即可并不暴露于超过300℃的温度)。省略损坏区域的热膨胀可使得能够在沿结构50表面产生的粗糙度少于通过常规智能切割工艺所产生者的同时达成分裂。此可使得结构50能够适用于对结构50的表面的CMP平滑处理显著少于用于常规智能切割工艺中者的SOI中,且在一些实施例中可使得结构50能够用于并无对结构50的表面的CMP平滑处理的SOI中。
尽管图6的实施例展示单元16定向于手柄24上方的经扭曲组合件26,但在其它实施例中组合件可倒转,如图10中所展示。
在一些实施例中,组合件26可经受抵靠一个或一个以上卡盘的多次扭曲以诱发沿损坏区域的所需分裂。举例来说,组合件26可以图6的定向进行扭曲且然后倒转以图10的定向进行扭曲,或反之亦然。
图6和10的卡盘30是可用于一些实施例中的具有弯曲外表面的卡盘的许多配置中的一者。卡盘30具有凹陷外表面。图11展示类似于图6的加工阶段,但利用弯曲外表面61具有凸出形貌的卡盘60。出于阐释性目的,夸大地图解说明卡盘60的表面的曲度。在实践中,选择曲度足够大以促进在单元16内沿损坏区域18分离,但足够小以避免在组合件26内的其它位置处发生不需要的断裂或破裂。
沿损坏区域使用卡盘的弯曲表面诱发的分裂可与单元(例如图1的单元16)的表面侧向应力(σ)有关。图12展示具有各种尺寸的半导体晶片64的剖面侧视图,所述尺寸可用于在一些实施例中输入到等式中以用于确定表面侧向应力(σ)。具体来说,表面侧向应力可通过等式I进行表征。
等式I
Figure BDA0000485517330000071
在等式I中,“E”为杨氏模量(Young’s Modulus)(对于Si来说为168Gpa),“y”为总晶片垂直位移,“t”为晶片的总厚度,“L”为晶片的长度,且“a”为晶片的长度的四分之一。晶片垂直位移“y”是指通过卡盘所诱发的扭曲量,且可视为对应于(例如)在图6的实施例中通过弯曲表面31所诱发的垂直位移。
如前文所论述,用于本文所阐述的各种实施例中的卡盘可为静电卡盘。图13到图15图解说明可利用的静电卡盘的一些实例性实施例。每一卡盘可对于一些实施例来说具有优点,且对于其它实施例来说具有缺点。图13到图15中所展示的电压是经提供以有助于读者理解卡盘的操作的实例性电压。在各种实施例中,可利用其它电压。
图13的卡盘是D型双极配置,图14的卡盘是馅饼型多极配置,且图15的卡盘是环型多极配置。双极和多极配置有利地无需任何“实际”接地,这是由于其具有“虚拟”接地,且由此其可易于用于在真空或大气中发生的工艺中。双极和多极配置还可具有包括以下的益处:成本较低、统一世代接盘人(uniform generation offeree)和减小的粒子和金属污染。
环型多极配置可尤其吸引人地用于沿损坏区域的静电力增强的分裂,这是由于其具有均匀和单轴力且具有柔性和可程序化方案。
尽管上述实施例涉及SOI结构的制作,但本发明包括涉及包含结晶性材料的其它结构的实施例。所述其它结构可包括(例如)绝缘体上半导体-金属(SMOI)(其可用于(例如)三维DRAM和NAND的超高密度垂直装置)和多晶氮化铝上硅(SOPAN)(其可用于(例如)LED制作中)。
图式中各种实施例的特定定向仅用于阐释性目的,且可在一些应用中相对于所展示定向旋转所述实施例。本文所提供的说明及下文的权利要求书涉及在各种特征之间具有所阐述关系的任一结构,不论所述结构是呈图式中的特定定向还是相对于所述定向进行旋转。
为简化图式,附图的剖面图仅展示剖面平面内的特征,且并不展示在剖面平面下方的材料。
在上文中提及结构“在另一结构上”或“抵靠另一结构”时,其可直接位于另一结构上或还可存在插入结构。与之相反,在提及结构“直接在另一结构上”或“直接抵靠另一结构”时,并不存在插入结构。在提及结构“连接”或“耦连”到另一结构时,其可直接连接或耦连到另一结构,或可存在插入结构。与之相反,在提及结构“直接连接”或“直接耦连”到另一结构时,并不存在插入结构
一些实施例包括包含结晶性材料的单元的加工方法。在结晶性材料内形成损坏区域。单元的一部分位于损坏区域上方。使用卡盘使所述单元弯曲且由此诱发沿所述损坏区域分裂,从而从所述单元位于所述损坏区域上方的部分形成结构。
一些实施例包括形成绝缘体上半导体构造的方法。形成包含位于单晶半导体材料上方的电介质材料的单元。在单晶半导体材料内形成损坏区域。单晶半导体材料的一部分位于损坏区域与电介质材料之间。借助电介质材料使单元附接到手柄组件以形成包含手柄组件和单元的组合件。利用静电卡盘扭曲组合件且由此诱发沿损坏区域分裂且形成绝缘体上半导体构造。绝缘体上半导体构造包含电介质材料作为绝缘体,且包含半导体材料的所述部分中的至少一部分作为半导体。
一些实施例包括形成绝缘体上半导体构造的方法。形成包含位于单晶半导体材料上方的电介质材料的单元。在单晶半导体材料内形成损坏区域。单晶半导体材料的一部分位于损坏区域与电介质材料之间。借助电介质材料使单元附接到手柄组件以形成包含手柄组件和单元的组合件。沿卡盘的弯曲外表面扭曲组合件以由此诱发沿损坏区域分裂且形成绝缘体上半导体构造。绝缘体上半导体构造包含电介质材料作为绝缘体,且包含半导体材料的所述部分中的至少一部分作为半导体。

Claims (24)

1.一种包含结晶性材料的单元的加工方法,其包含:
在所述结晶性材料内形成损坏区域,所述单元的一部分位于所述损坏区域上方;和
利用卡盘使所述单元弯曲且由此诱发沿所述损坏区域分裂,从而从所述单元的位于所述损坏区域上方的所述部分形成结构。
2.根据权利要求1所述的方法,其中所述卡盘为静电卡盘。
3.根据权利要求2所述的方法,其中所述静电卡盘为强森-罗贝克型卡盘。
4.根据权利要求2所述的方法,其中所述静电卡盘沿啮合所述单元的表面具有凸出外侧形貌。
5.根据权利要求2所述的方法,其中所述静电卡盘沿啮合所述单元的表面具有凹陷外侧形貌。
6.根据权利要求1所述的方法,其中所述结晶性材料包含半导体材料。
7.根据权利要求1所述的方法,其中所述结晶性材料包含单晶硅。
8.根据权利要求7所述的方法,其中所述损坏区域是使用氢和/或氦诱发。
9.根据权利要求1所述的方法,其中所述结晶性材料包含半导体材料,且其中所述单元包含位于所述半导体材料上方的电介质材料;且进一步包含:
在形成所述损坏区域之后,使所述单元的所述电介质材料结合到手柄组件;且
其中所述结构在所述分裂之后由所述手柄组件支撑。
10.根据权利要求9所述的方法,其中所述结晶性半导体材料为单晶硅且其中所述电介质材料包含二氧化硅。
11.根据权利要求10所述的方法,其中所述手柄组件包含单晶硅晶片。
12.根据权利要求9所述的方法,其进一步包含在使所述单元的所述电介质材料结合到所述手柄组件之后使用热退火使所述损坏区域膨胀。
13.一种形成绝缘体上半导体构造的方法,其包含:
形成包含在单晶半导体材料上方的电介质材料的单元;
在所述单晶半导体材料内形成损坏区域,所述单晶半导体材料的一部分位于所述损坏区域与所述电介质材料之间;
借助所述电介质材料使所述单元附接到手柄组件以形成包含所述手柄组件和所述单元的组合件;和
利用静电卡盘扭曲所述组合件且由此诱发沿所述损坏区域分裂并形成所述绝缘体上半导体构造;所述绝缘体上半导体构造包含所述电介质材料作为所述绝缘体,且包含所述半导体材料的所述部分中的至少一些作为所述半导体。
14.根据权利要求13所述的方法,其中所述静电卡盘沿啮合所述组合件的表面具有弯曲外侧形貌。
15.根据权利要求13所述的方法,其中所述形成所述损坏区域包含将氢植入所述单晶半导体材料中。
16.根据权利要求15所述的方法,其中以约2×1016个粒子/cm2到约5×1016个粒子/cm2的剂量植入所述氢。
17.根据权利要求16所述的方法,其进一步包含在将所述单元附接到所述手柄组件之后且在诱发所述分裂之前使用热退火使所述损坏区域膨胀。
18.根据权利要求15所述的方法,其中以至少约1×1017个粒子/cm2的剂量植入所述氢。
19.根据权利要求18所述的方法,其中在所述氢植入与所述分裂之间的间隔期间不使所述单元暴露于超过300℃的温度。
20.一种形成绝缘体上半导体构造的方法,其包含:
形成包含在单晶半导体材料上方的电介质材料的单元;
在所述单晶半导体材料内形成损坏区域,所述单晶半导体材料的一部分位于所述损坏区域与所述电介质材料之间;
借助所述电介质材料使所述单元附接到手柄组件以形成包含所述手柄组件和所述单元的组合件;和
沿卡盘的弯曲外表面扭曲所述组合件以由此诱发沿所述损坏区域分裂并形成所述绝缘体上半导体构造;所述绝缘体上半导体构造包含所述电介质材料作为所述绝缘体,且包含所述半导体材料的所述部分中的至少一些作为所述半导体。
21.根据权利要求20所述的方法,其中所述扭曲包含在所述组合件相对于所述弯曲外表面处于第一定向的同时沿所述弯曲外表面啮合所述组合件,且然后倒转所述组合件并在所述组合件相对于所述弯曲外表面处于第二定向的同时沿所述弯曲外表面啮合所述组合件,其中所述第二定向与所述第一定向相反。
22.根据权利要求20所述的方法,其中所述卡盘为静电卡盘。
23.根据权利要求20所述的方法,其中所述外表面是由所述卡盘的凸出外侧形貌构成。
24.根据权利要求20所述的方法,其中所述外表面是由所述卡盘的凹陷外侧形貌构成。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8524572B2 (en) 2011-10-06 2013-09-03 Micron Technology, Inc. Methods of processing units comprising crystalline materials, and methods of forming semiconductor-on-insulator constructions
KR20180114927A (ko) * 2016-02-16 2018-10-19 쥐-레이 스위츨란드 에스에이 접합된 경계면들에 걸친 전하 운반을 위한 구조물, 시스템 및 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6865065B1 (en) * 2002-01-22 2005-03-08 Advanced Ion Beam Technology, Inc. Semiconductor processing chamber substrate holder method and structure
US20060292822A1 (en) * 2005-06-27 2006-12-28 Ya-Hong Xie Method for producing dislocation-free strained crystalline films
CN101248519A (zh) * 2005-02-28 2008-08-20 硅源公司 衬底硬化方法及所得器件
EP1986219A1 (en) * 2006-02-15 2008-10-29 Shin-Etsu Chemical Co., Ltd. Soi substrate and method for manufacturing soi substrate

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2767604B1 (fr) * 1997-08-19 2000-12-01 Commissariat Energie Atomique Procede de traitement pour le collage moleculaire et le decollage de deux structures
EP0989593A3 (en) * 1998-09-25 2002-01-02 Canon Kabushiki Kaisha Substrate separating apparatus and method, and substrate manufacturing method
FR2797347B1 (fr) * 1999-08-04 2001-11-23 Commissariat Energie Atomique Procede de transfert d'une couche mince comportant une etape de surfragililisation
JP3580227B2 (ja) * 2000-06-21 2004-10-20 三菱住友シリコン株式会社 複合基板の分離方法及び分離装置
JP4039891B2 (ja) * 2002-06-12 2008-01-30 シャープ株式会社 Soi基板の製造方法
KR100510511B1 (ko) * 2002-12-28 2005-08-26 삼성전자주식회사 적은 수의 퓨즈박스와 간단한 회로로 구현될 수 있는지연조절 회로
FR2850390B1 (fr) 2003-01-24 2006-07-14 Soitec Silicon On Insulator Procede d'elimination d'une zone peripherique de colle lors de la fabrication d'un substrat composite
FR2860178B1 (fr) * 2003-09-30 2005-11-04 Commissariat Energie Atomique Procede de separation de plaques collees entre elles pour constituer une structure empilee.
US20060234474A1 (en) 2005-04-15 2006-10-19 The Regents Of The University Of California Method of transferring a thin crystalline semiconductor layer
EP2002484A4 (en) 2006-04-05 2016-06-08 Silicon Genesis Corp METHOD AND STRUCTURE FOR MANUFACTURING PHOTOVOLTAIC CELLS USING A LAYER TRANSFER PROCESS
US9362439B2 (en) 2008-05-07 2016-06-07 Silicon Genesis Corporation Layer transfer of films utilizing controlled shear region
US7811900B2 (en) 2006-09-08 2010-10-12 Silicon Genesis Corporation Method and structure for fabricating solar cells using a thick layer transfer process
US8293619B2 (en) 2008-08-28 2012-10-23 Silicon Genesis Corporation Layer transfer of films utilizing controlled propagation
US20080188011A1 (en) * 2007-01-26 2008-08-07 Silicon Genesis Corporation Apparatus and method of temperature conrol during cleaving processes of thick film materials
JP5286046B2 (ja) 2007-11-30 2013-09-11 株式会社半導体エネルギー研究所 光電変換装置の製造方法
JP5496540B2 (ja) * 2008-04-24 2014-05-21 株式会社半導体エネルギー研究所 半導体基板の作製方法
TWI475594B (zh) * 2008-05-19 2015-03-01 Entegris Inc 靜電夾頭
JP5496598B2 (ja) * 2008-10-31 2014-05-21 信越化学工業株式会社 シリコン薄膜転写絶縁性ウェーハの製造方法
JP2011014673A (ja) * 2009-07-01 2011-01-20 Panasonic Corp Soi基板とその製造方法およびそれを用いた固体撮像装置の製造方法
CN101698467B (zh) 2009-10-21 2012-10-24 东南大学 Mems圆片级封装的划片方法
US8524572B2 (en) 2011-10-06 2013-09-03 Micron Technology, Inc. Methods of processing units comprising crystalline materials, and methods of forming semiconductor-on-insulator constructions

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6865065B1 (en) * 2002-01-22 2005-03-08 Advanced Ion Beam Technology, Inc. Semiconductor processing chamber substrate holder method and structure
CN101248519A (zh) * 2005-02-28 2008-08-20 硅源公司 衬底硬化方法及所得器件
US20060292822A1 (en) * 2005-06-27 2006-12-28 Ya-Hong Xie Method for producing dislocation-free strained crystalline films
US20070128830A1 (en) * 2005-06-27 2007-06-07 The Regents Of The University Of California Method for producing dislocation-free strained crystalline films
CN100541725C (zh) * 2005-06-27 2009-09-16 加利福尼亚大学董事会 制作无位错应变晶体薄膜的方法
EP1986219A1 (en) * 2006-02-15 2008-10-29 Shin-Etsu Chemical Co., Ltd. Soi substrate and method for manufacturing soi substrate

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