TW201025594A - Silicon carbide semiconductor device - Google Patents

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Shin Harada
Hideto Tamaso
Tomoaki Hatayama
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Sumitomo Electric Industries
Nara Inst Science & Technology
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Description

201025594 六、發明說明： 【發明所屬之技術領域】 本發明係關於碳化矽半導體裝置，更特定言之係關於具 備歐姆電極之碳化矽半導體裝置。 【先前技術】 先前，已知有使用碳化碎（SiC)之FET(場效電晶體）等之 碳化矽半導體裝置（例如，參照半導體SiC技術與應用一書 之第191頁（非專利文獻1))。例如，使用SiC之MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor，金氧 半導體場效電晶體）雖為單極性元件，但因可實現在使用Si 之元件中只能以GTO(Gate Turn-off thyristor，閘控開關閘 流體）或IGBT(Insulated Gate Bipolar Transistor，絕緣閘極 雙極性電晶體）等之雙極性電晶體元件實現之高耐壓（例如1 kV以上），因此作為高耐壓、低損失並且可高速切換之元 件而受到期待。再者，作為使用Si之功率裝置之 MOSFET，雖廣泛採用 DMOSFET(Double-Diffused-MOSFET， 雙重擴散MOSFET)構造，但在使用SiC之MOSFET之情 形，由於利用離子佈植實施選擇性的導電性雜質之摻雜， 因此利用如此之離子佈植而佈植導電性雜質之MOSFET稱 為 DiMOSFET(Double-Implanted MOSFET，雙重佈植 MOSFET)。 非專利文獻1半導體SiC技術與應用，日本曰刊工業新聞 社，2003 年 3 月 31 日，P.191。 【發明内容】 142539.doc 201025594 發明所欲解決之問題 前述MOSFET中，例如係於導電性為"之训基板之表 面上形成由SiC形成之蟲晶層’並藉由於該遙晶層離子中 佈植導電型為P型之導電性雜質而形心型區域。以與該p 型區域接觸之方式形成P型之歐姆電極。 此處，為使P型區域與歐姆電極之接觸電阻減低，乃考 慮使P型區域内之p型導電性雜質之濃度提高（即使該導 電性雜質之佈植量較多）。但此時p型區域内會形成許多起 因於離子佈植之缺陷。由於如此之缺陷作為電流之茂漏通 路而起作用，因此MOSFET之耐壓性能劣化。即，使用 SiC之半導體裝置中，迄今為止，在減低歐姆電極與雜質 區域之接觸電阻之同時，實現高耐壓特性有所困難。 本發明係為解決如前述之問題而完成者，本發明之目的 係提供一種碳化矽半導體裝置，其可減低歐姆電極之接觸 電阻’同時可實現高耐壓特性。 解決問題之技術手段 本發明之碳化矽半導體裝置，具備基板與雜質層。基板 由故化石夕形成，差排密度為5xl〇3 cm-2以下，導電型為第1 導電型。雜質層形成於基板上，與第2導電型不同之第2導 電型之導電性雜質濃度為j xl〇20 cm-3以上、5χ1〇21 以 下。 藉此’以與雜質層接觸之方式而形成歐姆電極之情形， 可降低該歐姆電極與雜質層之接觸電阻至實用上無問題之 程度’同時藉由使用差排密度降低至如上所述之值之基 142539.doc 201025594 板，可在基板或該基板上所形成之雜質層中使可能成為洩 漏通路之缺陷之密度充分降低，因此可使碳化矽半導體枣 置之耐壓特性良好。 ^ 再者，使基板之差排密度為5xl〇3 cm-2以下之原因為， 藉此可良好地保持碳化矽半導體裝置之耐壓特性。另，使 雜質層中導電性雜質濃度之下限為lxl〇2〇 cm-3之原因為， 若使導電性雜質濃度比此值低，則以與雜質層接觸之方式 而形成歐姆電極時，該歐姆電極與雜質層之接觸電阻會超 過容許範圍而變大。另，使雜質層中導電性雜質濃度之上 限為5xl021 cm 3之原因為，若導入該值以上之導電性雜 質，則雜質層之結晶性降低，而導致碳化碎半導體裝置之 特性劣化。 發明之效果 如此，根據本發明，可得到可降低歐姆電極之接觸電阻 至無問題之程度，同時耐壓特性良好之碳化梦半導體裝 置。 【實施方式】 以下，基於附圖說明本發明之實施形態。並且，以下之 附圖中同一或相當之部份附以同一參照符號，不重複其說 明。 (實施形態1) 參照圖1說明本發明之半導體裝置之實施形態i。 參照圖1’本發明之半導體裝置1為碳化矽半導體裝置之 » 一例之縱型 DiMOSFET(Double Implanted MOSFET)，具備 142539.doc 201025594 基板2、緩衝層21、耐壓保持層22、p區域23、〆區域24、 p區域25氧化膜26、源極電極1丨及上部源極電極27、閘 極電極10及於基板2之背面側形成之汲極電極12。具體而 言，於由導電型型之碳化矽（Sic)形成之基板2之表面 上，形成由碳化矽形成之緩衝層21。此緩衝層21之導電型 為11型，其厚度例如為〇·5 μπι，雜質濃度例如為5xl〇i7 cm 。另，於該緩衝層21上形成耐壓保持層22。此耐壓保 持層22由導電型為n型之碳化矽形成，其厚度例如為1〇 μιη。另，耐壓保持層22中作為η型之導電性雜質之濃度， 可使用如5xl〇15 cm·3之值。再者，也可不形成前述之緩衝 層21 ’於基板2上直接形成耐壓保持層22。 於該耐壓保持層22之表面，互相隔開間隔而形成導電型 為P型之p區域23。作為P區域23中P型之導電性雜質之濃 度，可使用如lxlO17 cm-3之值。p區域23之内部，於p區域 23之表面層形成n+區域24。作為n+區域24fn型之導電性 雜質之濃度，可使用如1x1 〇19 cm·3之值。另，與該n+區域 24鄰接之位置上形成p+區域25。作為該p+區域25中p型之 導電性雜質之濃度，可使用如lxl02〇 cm.3之值。從一方之 P區域23之n+區域24上，以延伸到達p區域23、在2個1)區域 23間露出之耐壓保持層22、另一方之p區域23及該另一方 之p區域23之n+區域24上之方式形成氧化膜26。於氧化膜 26上形成閘極電極ι〇β另，於n+區域24及〆區域25上形成 源極電極11。於該源極電極11上形成上部源極電極27。並 且，基板2中，於形成緩衝層21側之表面之相反侧之背 142539.doc -6- 201025594 面’形成没極電極12。 此處，前述之半導體裝置丨，具備基板2與作為雜質層之 P+區域25。基板2由碳化矽形成，差排密度為5xl〇3 cm-2以 下，導電型為第1導電型（n型）。p+區域（25)形成於基板 上，與前述第1導電型不同之第2導電型之導電性雜質濃度 為 1 X 1020 cm-3 以上、5χ 1 021 cm·3 以下。 藉此，以與p+區域25接觸之方式而形成作為歐姆電極之 源極電極11之情形下，可降低該源極電極^與〆區域25之 接觸電阻至實用上無問題之程度。再者，藉由使用差排密 度降低至如上所述之值之基板2,可充分降低在基板2或形 成於該基板上之磊晶層等中會成為洩漏通路之缺陷之密 度。因此可使半導體裝置1之耐壓特性良好。 再者’基板2之差排密度之測定，可使用koh等藥液钮 刻基板2之表面，藉由測量以該蝕刻所形成之腐蝕坑數而 測定。另，p+區域25中導電性雜質之濃度，例如可使用 SIMS(Secondary Ionization Mass Spectrometer，二次離子 質譜儀）等測定。 接著’就圖1所示之半導體裝置1之動作進行說明。參照 圖1 ’於對閘極電極1〇給與閾值以下之電壓之狀態，即關 閉狀態下’作為閘極絕緣膜之氧化膜26之正下位置之p區 域23與導電型為!!型之耐壓保持層22之間成為逆偏壓，呈 非導通狀態。另一方面’若對閘極電極丨〇施加正電壓，則 p區域23之與氧化膜26接觸附近之通道區域内，形成反轉 層。其結果，n+區域24與耐壓保持層22電性連接，在源極 142539.doc 201025594 電極11與汲極電極12之間電流流動。 接著’說明圖1所示之半導體裝置丨之製造方法。參照圖 2說明本發明之半導體裝置之實施形態1之製造方法。 首先，如圖2所示，實施基板準備步驟（S10)。此步驟 中，具體為準備在（〇〇〇1)面之〈UjO〉方向上之關閉角度為 8度之碳化矽基板。該碳化矽基板之導電型為n型。如此之 基板2(參照圖1)，例如可藉由從（〇〇〇1)面作為主表面之sic 旋以成為前述關閉角之方式切割基板之方法而獲得。 接著’實施緩衝層形成步驟（S20)。具體為，作為缓衝 層係形成由導電型為η型之碳化矽形成之磊晶層。再者， 亦可不實施此緩衝層形成步驟（S20)，接著前述步驟（sl〇) 實施後述之磊晶層形成步驟（S3〇)。 接著實施磊晶層形成步驟（S30)。具體為，於緩衝層21 上形成耐壓保持層22。作為此耐壓保持層22，係利用磊晶 成長法形成由導電型為n型之碳化矽形成之層。此磊晶層 形成步驟（S30)中，作為原料氣體可使用如SiH4氣體及C3H8 氣體。 接著，實施佈植步驟（S40)。具體為，將使用光微影法 及蚀刻所形成之氧化膜作為掩膜而使用，向耐壓保持層22 佈植導電型為P型之雜質。如此，形成p區域23(參照圖丨）。 另’除去前述佈植步驟中所使用之氧化膜後，再度利用光 微影法及蝕刻形成具有新的圖案之氧化膜。然後，以該氧 化膜作為掩膜使用’藉由向特定的區域佈植η型之導電性 雜質，形成η區域24(參照圖1)。另，利用同樣方法，藉由 142539.doc 201025594 佈植導電型為P型之導電性雜質，形成p+區域25。 如前述之佈植步驟（S40)後，進行活化熱處理。作為此 活化熱處理之處理條件，可使用如以氬氣作為氛圍氣體， 1700°C之加熱溫度，30分鐘之加熱時間之條件。 接著，如圖2所不實施閘極絕緣膜形成步驟（S5〇)。具體 為，以覆蓋耐壓保持層22、p區域23、n+區域24、p+區域 25上之方式形成應成為氧化膜26(參照圖丨）之氧化膜。作為 形成應成為此閘極絕緣膜之氧化臈之方法，亦可實行如乾 •絲化(熱氧化)。作為此乾式氧化之條件，可使用如在含 氧氛圍中以UOOt之加熱溫度，3〇分鐘之加熱時間之條 件。 接著，實施電極形成步驟（S6〇)。具體為，於前述氧化 膜上使用光微影法形成具有圖案之抗蝕膜。以該抗蝕膜作 為掩膜使用，利用蝕刻除去位於n+區域24及〆區域25上之 氧化膜部份。之後，於抗姓膜上及該氧化膜中所形成之開 馨 口部内部，以與n+區域24及〆區域25接觸之方式形成由金 屬等形成之導電體膜。之後，藉由除去抗蝕膜，除去（剝 離）位於該抗蝕膜上之導電體膜。 此處，作為導電體膜之材料，可使用如鎳（Ni)。另，作 為該材料，亦可使用鈦（Ti)、鋁（A1)及於該等金屬中含有 矽之材料。其結果，如圖丨所示可得到源極電極11。 另於基板2之背面上形成汲極電極12(參照圖”。再者， 此處，進行用以合金化之熱處理較好。具體為可使用如 作為氛圍氣體之惰性氣體之氬（Ar)，進行95〇t：2加熱溫 142539.doc 201025594 度，2分鐘之加熱時間之熱處理（合金化處理）。 之後’於源極電極11上形成上部源極電極27(參照圖”。 另’此時’以由一方之n+區域24上延伸至另一方之n+區域 24之方式，於氧化膜26上形成閘極電極1〇。如此，可得到 圖1所示之半導體裝置。 (實施形態2) 參照圖3 ’說明本發明之半導體裝置之實施形態2。 參照圖3，本發明之半導體裝置1為碳化石夕半導體裝置之 一例之橫型構造之JFET，具備由碳化矽（Sic)形成，且導 電型為η型之基板2、第1之p型層32、η型層33、第2之p型 層34、源極區域35、閘極區域36、没極區域37、氧化膜 38、接觸電極39、上部源極電極27、上部閘極電極28與上 部汲極電極29、電位保持區域43。第1之ρ型層32形成於基 板2之上部表面上。第丄之卩型層32之厚度例如可為1〇 μιη。 另’第1之ρ型層32中之ρ型之導電性雜質之濃度例如可為 1 xlO16 cm·3。η型層33形成於第1之ρ型層32上。η型層33之 厚度例如可為0.4 μηι。另，η型層33中η型之導電性雜質之 濃度例如可為2xl〇17 cm·3。第2之ρ型層34形成於η型層33 上。第2之ρ型層34之厚度例如可為〇.3 μηι。另，第2之ρ型 層34中ρ型之導電性雜質之濃度例如可為2xl〇i7 cm_3。前 述ρ型層及η型層分別由導電型為p型及η型之碳化矽形成。 於第2之ρ型層34及η型層33，形成包含比η型層33更高濃 度之導電型為η型之雜質（η型雜質）之源極區域35及汲極區 域37»另’於第2之ρ型層34及η型層33，以被前述源極區 142539.doc -10- 201025594 域35及>及極區域37所夾之方式’形成包含比第1之p型層32 及第2之p型層34更高濃度之導電型為p型之雜質（p型雜質） 之閘極區域36。如此，源極區域35、閘極區域36及沒極區 域37，以分別貫通第2之p型層34到達至n型層33之方式而 形成。另，源極區域35、閘極區域36及没極區域37之底 部’與第1之ρ型層32之上部表面（第1之ρ型層32與η型層32 之邊界部）隔開間隔配置。 另’於從源極區域3 5所見之閘極區域3 6之相反側，從第 2之ρ型層34之上部表面34Α(面向η型層3 3之表面之相反側 之主面）以貫通第2之ρ型層34到達至η型層33之方式形成溝 部41。溝部41之底壁係與第1之ρ型層32與η型層33之界面 隔開間隔，配置於η型層33之内部。另，以從溝部41之底 壁貫通η型層33到達第1之ρ型層32之方式，形成包含比第i 之P型層32及第2之ρ型層34更高濃度之ρ型雜質之電位保持 區域43。此電位保持區域43之底部，與n型之基板2之上部 表面（基板2與第1之ρ型層32之邊界部）隔開間隔配置。 以與源極區域35、閘極區域36、汲極區域37及電位保持 區域43之各自上部表面接觸之方式，形成接觸電極”。接 觸電極39由可與源極區域35、閘極區域36、汲極區域刃及 電位保持區域43歐姆接觸之材料形成。作為接觸電極39之 材料’例如可使用Ni。另，接觸電極39亦可由Ti、a卜或 該等金屬之矽化物所構成。 於鄰接之接觸電極39之間形成氧化膜38。即，作為絕緣 層之氧化膜38，係於第2之ρ型層34之上部表面、溝部41之 142539.doc 201025594 底壁及側壁，以覆蓋形成有接觸電極39之區域以外之全體 區域之方式而形成。其結果，鄰接之接觸電極39彼此之間 呈絕緣狀態。 以與位於源極區域35、閘極區域36及沒極區域37上之接 觸電極39之上部表面上接觸之方式，各自形成上部源極電 極27、上部閘極電極28、上部没極電極29。其結果，上部 源極電極27、上部閘極電極28、上部没極電極29經由接觸 電極39分別與源極區域35、閘極區域36及没極區域37電性 連接。另，上部源極電極27，係由源極區域35上之接觸電 極39之上部表面上延伸至電位保持區域43上之接觸電極39 之上部表面上之方式而形成。其結果’電位保持區域43上 之接觸電極39,與源極區域35上之接觸電極39被同電位地 保持。上部源極電極27、上部閘極電極28、上部汲極電極 29，例如係由A1等導電體所構成。 圖3所示之半導體裝置丨，具備基板2與作為雜質層之閘 極區域36。基板2由碳化矽形成，差排密度為5xl〇3 em-2以 下’導電型為第1導電型（n型）。雜質層之閘極區域36形成 於基板2上，與η型不同之第2導電型（ρ型）之導電性雜質濃 度為 lxl〇2° cm·3以上、5><102丨 cm·3以下。 藉此’與實施形態1所示之半導體裝置i相同，以與雜質 層之閘極區域3 6接觸之方式形成歐姆電極之接觸電極39之 隋瓜中’可將§亥接觸電極39與閘極區域36之接觸電阻降低 至實用上無問題之程度。再者，藉由使用差排密度減低至 如上述之值之基板2，可充分減低基板2或於該基板上所形 142539.doc -12· 201025594 成之磊晶層（第1之P型層32、η型層33、第2之P型層34)中會 成為洩漏通路之缺陷之密度。因此，可使半導體裝置丄之 耐壓特性良好》 接著’就半導體裝置1之動作進行簡單說明。參照圖3, 若施加於上部閘極電極28之電壓為OV之狀態，則η型層33 之閘極區域36與汲極區域37所夾之區域，及該被夾區域與 第1之ρ型層32所夾之區域（漂移區域）、以及閘極區域36與 第1之Ρ型層32所夾之區域（通道區域）不會空乏化。因此， 源極Εΐ域35與汲極區域37呈經由η型層33電性連接之狀 態。因此，藉由電子從源極區域35向汲極區域37移動，電 流流動。 另一方面’若對上部閘極電極28施加負電壓，則前述之 通道區域及漂移區域會朝向空乏化行進。其結果，源極區 域35與没極區域37成為被電性遮斷之狀態。因此，電子無 法從源極區域35向汲極區域37移動，電流無法流動。 接著’說明關於圖3所示之半導體裝置之製造方法。參 照圖4說明本發明之半導體裝置之實施形態2之製造方法。 如圖4所示’圖3所示之半導體裝置丨之製造方法中，首 先實施基板準備步驟（S10)。具體為，與圖2所示步驟（S10) 相同’準備導電型為η型且差排密度為5xl03 cnT2以下之由 碳化矽形成之基板2。 接著’如圖4所示，實施磊晶層形成步驟（S3〇卜具體 為’於前述步驟（S 1〇)中所準備之基板2之一方之主表面 上’例如使用氣相磊晶成長法依次形成由碳化矽形成之第 142539.doc 13 201025594 1之p型層32、 ^'層33、及第2之P型層34。氣相磊晶成長 C η作為材料氣體可使用如矽烷（SiH4)氣體及丙烷 ^ 3 8)氣體。另’此時作為載體氣趙也可使用如氮（由) ，。另’為形成p型層，作為導入導電型為p型之雜質之p 垔雜質源可使用如乙硼烷（B2H6)或三甲基鋁（TMA)。 另’作為用以形成n型層所使用之n型雜質源，可使用如氮 (N2)氣。 接著於按前述所形成之第2之p型層34及η型層33形成溝 邛具體為，以由第2之ρ型層34之上部表面34Α貫通第2之 Ρ型層34到達η型層33之方式，例如使用乾式蝕刻形成溝部 41。此溝部41之形成步驟中，例如也可於第2之ρ型層34之 上部表面34Α上，形成在應形成溝部41之位置具有開口部 之掩膜層，以該掩膜層作為掩膜而進行使用^匕氣體之乾 式蝕刻。 接著，實施如圖4所示之佈植步驟（S40)。具體為，首先 作為第1離子佈植步驟’形成包含高濃度之η型雜質之區域 之源極區域35及汲極區域37。具體為，首先於第2之ρ型層 34之上部表面34Α上及溝部41之内壁塗佈抗蝕劑後，藉由 實行曝光及顯影處理（利用光微影法），形成於對應所期望 之源極區域35及没極區域37之形狀之區域具有開〇之抗# 膜。然後，以此抗蝕膜作為掩膜使用，利用離子佈植法向 第2之ρ型層34及η型層33佈植磷（Ρ)或氮（Ν)等η型雜質。由 此，形成源極區域3 5及汲極區域3 7。 接著，作為佈植步驟（S40) ’實施第2離子佈植步驟。具 142539.doc -14 - 201025594 體為’與前述之第1離子佈植步驟相同，使用光微影法形 成於對應所期望之閘極區域36及電位保持區域43之平面形 狀之區域具有開口之抗钱膜。然後，以此抗蝕膜作為掩膜 使用，利用離子佈植法將鋁（A1)或硼⑺）等p型雜質向第2之 P型層34、η型層33及第iip型層32之特定區域導入。其結 果’形成閘極區域36及電位保持區域43。 接著，實施用以使佈植之n型雜質或p型雜質活化之活化 退火步驟。此活化退火步驟中，於除去前述佈植步驟 (S40)中所使用之抗蝕膜後，加熱佈植有離子之第2之p型 層34、n型層33及第iip型層32。其結果，使藉由前述之 離子佈植所導入之雜質活化。作為該活化退火處理，亦可 使用如以氬氣作為氛圍氣體，以加熱溫度為17〇〇。〇左右， 保持時間為30分鐘左右進行熱處理。 接著，如圖4所示，實施絕緣膜形成步驟（S7〇p此步驟 (S70)中，藉由實施前述步驟，使形成有已形成特定的離 子佈植層之第2之p型層34、η型層33及第1之p型層32之基 板2之表面熱氧化◦據此，包含二氧化矽（Si〇2)之氧化膜 38，以覆蓋第2之p型層34之上部表面34及溝部41之内壁之 方式而形成。 接著，如圖4所示實施電極形成步驟（S6〇p具體為，以 與源極區域35、閘極區域36、汲極區域37及電位保持區域 43之各自上部表面接觸之方式，形成接觸電極39〇作為接 觸電極39之形成方法，首先於對應應形成之接觸電極”之 平面形狀之區域，使用光微影法形成具有開口圖形之抗蝕 142539.doc -15· 201025594 膜。然後，以此抗蝕膜作為掩膜使用，如利用反應性離子 蝕刻（RIE)部份地除去源極區域35、閘極區域36、汲極區 域37及電位保持區域43上之氧化膜38。之後，如藉由蒸鍍 鎳（Ni)，於從藉由部份地除去氧化膜38所形成之開口部露 出之源極區域35、閘極區域36、汲極區域37及電位保持區 域43之上部表面及抗蝕膜之上部表面上，形成導電層（鎳 膜）。之後，藉由除去抗蝕膜，抗蝕膜上之導電體層被除 去（剝離）。其結果，從氧化膜38之開口部露出之源極區域 35、閘極區域36、汲極區域37及電位保持區域43之上部表 ❹ 面上殘留導電體層。之後，藉由實施如加熱至1〇〇〇。〇左右 之熱處理步驟，使前述導電體層矽化。其結果’形成可與 源極區域35、閘極區域36、汲極區域37及電位保持區域43 歐姆接觸之由NiSi(鎳矽化物）形成之接觸電極39。再者， 作為構成接觸電極39之材料，亦可使用Ti或A1或該等之矽 化物。 之後，於接觸電極39上形成上部源極電極27、上部閘極 電極28及上部汲極電極29。具體為，於氧化膜38上形成具 G 有與上部源極電極27、上部閘極電極28及上部汲極電極29 之平面形狀相同開口圖案之抗蝕膜。接觸電極39露出於該 抗蝕膜之開口圖案之内部中。然後，於該抗蝕膜之上部表 面及開口圖案之内部蒸鍍鋁等導電體膜。之後，與抗蝕膜 一起除去抗蝕膜上之導電體膜（剝離）。其結果，可形成如 圖3所不之上部源極電極27、上部閘極電極及上部汲極 電極29。如此，可得到如圖3所示之半導體裝置。 142539.doc •16- 201025594 此處’說明前述實施形態1、2所示之半導體裝置之較佳 變形例。 上述半導體裝置1中，基板2之差排密度可為lxlO3 cnr2 以下。此時’可更提高半導體裝置1之耐壓特性。 月’J述半導體裝置1中，基板2之螺旋差排密度可為1 cm·2 以下。此處，由於基板2中之螺旋差排會招致耐壓特性之 劣化（成為使崩潰破壞電壓下降之要因），故特別減低其密
度係有效的。此處，使基板2之螺旋差排密度之上限為】 cm 2之原因為，若螺旋差排密度超過該值，則有耐壓劣化 之情形。 别述之半導體裝置丨中，基板2之螺旋差排密度可為H cm·2以下。此時，可更提高半導體裝置丨之耐壓特性。此 處，使基板2之螺旋差排密度之更佳的上限為〇i em_2之原 因為’藉此可確實實現耐壓之提高。 '前述半導體裝置丨中，作為雜質層之p+區域25或問極區 域36中之第2導電型（p型）之導電性雜質濃度可為叫〇2〇 cm·3以上\ 5xl〇2i cm-3以下。此時，以與雜質層接觸之方 式形成作為歐姆電極之源極電極u或接觸冑極外時，可更 減低該源極電極u與p+區域25間、或接觸電極39與閑極區 域36間之接觸電阻。此處，使導電性雜質濃度之更佳之下 限為4x10 cm 3之原因為，可更減低接觸電阻。另，使導 電性雜質濃度之更佳之上限為5x1021 em.3之原因為，若導 入該值以上之導電性雜質，則雜質層之結晶性會下降，碳 化矽半導體裝置之特性會劣化。 厌 142539.doc 17 201025594 前述半導體裝置1中，可具備以與雜質層（p+區域25)接觸 之方式所形成之歐姆電極（源極電極11}、以與基板2接觸之 方式所形成之其他的歐姆電極（汲極電極12)。源極電極11 與汲極電極12可由相同材料構成。此時，由於可使用相同 材料形成前述源極電極11及汲極電極12，因此可同時或連 續地形成該源極電極11及汲極電極12。因此，比起將源極 電極11及汲極電極12以互相不同之材料構成之情形，半導 體裝置1之製造程序可簡化。 上述半導體裝置1中，構成源極電極丨丨及汲極電極12之 @ 材料可包含鎳（Ni)。此時，藉由包含鎳之材料形成分別接 觸於相互導電型不同之雜質層（p+區域25)與基板2之源極電 極11及汲極電極12，可使用相同材料，形成與雜質層（p+區 域25)與基板2雙方歐姆接觸之電極（源極電極u及汲極電極 12) 〇 則述半導艎裝置1中，構成源極電極u及汲極電極12之 材料，亦可包含鈦（Ti)與鋁（A1)。另，前述半導體裝置玉 中，構成源極電極11及汲極電極12之材料，除鈦與鋁外也 © 可包含矽（Si)。此時，使用相同材料，可形成分別與相互 導電型不同之雜質層（P+區域25)及基板2歐姆接觸之電極 (源極電極11及没極電極12)。 前述半導體裝置1中’構成前述源極電極丨丨及汲極電極 12，或接觸電極39之材料，可使用鈦、鋁、矽之積層構 造。此時，例如可使鈦之厚度為〇 nm以上、4〇 nm以下， 銘之厚度為20 nm以上、1〇〇 nm以下，石夕之厚度為1〇⑽以 142539.doc •18- 201025594 以上、30 nm ’石夕之厚度為15 上、50 nm以下。再更佳為，鈦之厚度為$ 以下’鋁之厚度為30 nm以上、7〇 nm以下 nm以上、3 5 nm以下。 (實施例1) 為確認本發明之效果，進行如下實驗。 (試料） 發明例之試料：
圖5係顯示為實驗而作成之發明例之試料之剖面模式 圖。參照圖5，說明實施例中製作之發明例之試料之構 造0 如圖5所示，發明例之試料之元件’係於基板2之主表面 上形成緩衝層21 ^於該緩衝層21上形成η·型層52。於該& 型層52上形成p型層53。於該p型層53上形成p+型層54。於 該P型層54之上部表面上形成歐姆電極55。於歐姆電極 之上部表面上形成由鋁形成之電極56。然後，以從歐姆電 極55之端面到達基板2之上部表面之方式，於元件之側面 上形成由氧化膜形成之絕緣膜57。另，於基板2之背面（與 形成有缓衝層51側之表面成相反側之背面）形成背面電極 58 » 作為基板2’準備由碳化矽形成，且（〇〇〇1)面之<112〇> 方向之關閉角度為8度之基板。基板2之差排密度為ιχ1〇3 cm 。另，緩衝層21中之η型之導電性雜質之濃度為5χΐ〇17
Cm 。作為n型之導電性雜質係使用氮。另，緩衝層21之 厚度為0.5 μιπ。 142539.doc -19· 201025594 另：使η·型層52”電型為n型之導 wo丨Ά使其厚度為22 μιηβ再者雜質之/辰度為 導電型為η型之導電性雜f 為η型層52中 ’❹與前述緩衝層21相同之 兀素。另，P型層53及〆型層54中導 如圖6所示。 中導電吐雜質之濃度分佈 參照圖^橫抽係表示從p+型層54之上部表面向基板2方 向之深度（早位._，縱軸係表示顯示p型之導電性雜質 之濃度。由圖6亦可知’〆型層54之厚度約為〇 ι叫左右， 其導電性雜質濃度約為3xl〇2。cm'另，p型層53其厚度 約為0.8 μηι左右，具有如圖6所示之導電性雜質之濃度分 佈。另，圖5所示之半導體裝置之平面形狀為圓形直徑 為 500 μιη 〇 比較例之試料： 作為比較例之試料，構造雖相同，但使用基板2之差排 密度為lxlO4 cm·2之基板。然後，其他構造為與圖5所示之 發明例之試料相同之構造。 比較例2之試料： 比較例2之試料亦具備與圖5所示之半導體裝置相同之構 造，但基板2之差排密度與p+型層54中導電性雜質之濃度 與發明例之試料不同。具體為，構成比較例2之半導體裳 置之基板2之差排密度為1χ1〇4 cm-2。另，使p+型層54之導 電性雜質之濃度為5xl019 cnT3。 (測定） 關於前述發明例及比較例1、2之試料，測定歐姆電極55 142539.doc -20- 201025594 =型層Μ之接觸電阻及形成之試料中逆方向之電流電壓 特性。作為接觸電阻之測定方法，使用TLM(Transmissi〇n Lme Model，傳輸線模型）法。另 作為逆方向之電流電壓 特性之測疋方法’使用藉由曲複__少—浴m 两踝追蹤描繪器之電流電壓特 性測定之方法。 (結果） 發明例之測定結果如圖7所示。圖7占 岍不圖7中縱軸表示電流
(μΑ)’橫轴表示電塵（V)。縱軸之1格為μΑ，橫轴之m 表不⑽V。再者，圖7之繪圖中’右上之角成為原點。 由圖7可知，發明例之試料中以約㈣V程度表示崩溃破 壞。該數據意味該試料顯示大致理想龍。另，發明例之 cm 試料中之歐姆電極55與，型層54之接觸電阻為2Χ10_3Ω -0 接著，比較们之測定結果以圖8表示。㈣之圖中之縱 轴及橫軸與圖7所示之圖相同。但，圖8之橫軸中，ι格表 π-1〇 V由圖8亦可知’比較m之試料係由比較低之電壓 (大約25 V左右）檢出洩漏電流。另，歐姆電極w之接觸電 阻為2χ1〇 Ω cm。該歐姆電極之接觸電阻本身，與前述 發明例之試料之歐㈣極之接觸電阻大致相等。 關於比較例2之试料，逆方向之電流電壓特性與比較例^ 之忒料相/§] ’由比較低之電壓檢出洩漏電流。再者，比較 例2之試料中’歐姆電極之接觸電阻顯示之比 實施例2及比較例丨之試料更大之接觸電阻。 (實施例2) I42539.doc -21 · 201025594 為確認本發明之基板之差排密度與对壓之關係，進行如 下實驗。 (試料） 作為測定用之試料，與實施例1相同，準備圖5所示之構 造之試料。再者，此處使用差排密度不同之基板2(差排密 度分佈於lxl〇3 cm·2〜lxl〇5 〇111-2之8種基板）作成試料。再 者，各試料皆使p+型層54中導電性雜質之濃度為4χ1〇2〇 cm_3。其他構造與實施例1之試料相同。 (測定） 利用與實施例1相同之方法，測定各試料之逆方向之電 流電壓特性。然後，定義流動電流（洩漏電流）超過1〇 0八時 之電壓為耐壓，決定各試料之耐壓值。 (結果） 測定結果以圖9表示。參照圖9，橫轴表示各試料之基板 之差排密度（單位：cm 2) ’縱轴表示耐壓（單位：v)。由圖 9可知’若基板之差排密度為5x1 〇3 cm·2左右以下，則表示 充分高之耐壓’若差排密度超過1 xlO4 cm·2，則耐壓降低 至50 V以下之極低。因此可知，只要基板之差排密度為 5 x 103 cm·2 即可。 (實施例3) 為確認本發明中歐姆電極以接觸之方式所形成之雜質層 之導電性雜質濃度與歐姆電極之接觸電阻之關係，進行如 下實驗。 (試料） 142539.doc -22- 201025594 作為測定用之試料，與實施例1之發明例相同，準備圖5 所示之構造之試料。再者，此處，作成改變對應於本發明 之雜質層之p+型層54之雜質濃度之試料（P+型層54之雜質遭 度分佈於lxlO19 cm-3〜5xl〇2〇 cm·3之5種試料）。並且，其他 構造與實施例1之發明例之試料相同。 (測定） 利用與實施例1相同之方法，測定各試料之歐姆電極55 與P+型層54之接觸電阻。 (結果） 測定結果以圖10表示。參照圖10，橫轴表示各試料之p+ 型層之雜質濃度（單位：cm-3)，縱軸表示接觸電阻（亦稱接 觸電阻率）（單位：Ω cm-2)。 由圖10可知’若p+型層54之雜質濃度升高則接觸電阻降 低。然後，可知若規定接觸電阻之最大容許值為1χ1〇-2ω cnT2，藉由使ρ+型層54之雜質濃度為lxi〇2〇 cm·3以上，可 將接觸電阻抑制於容許範圍（成為充分低之值）。 此處所揭示之實施形態及實施例就所有點之例示應視為 無限制之意義。本發明之範圍係非由前述之說明而是由請 求之範圍而表示’意指包含與請求之範圍均等之意義及範 圍内之所有變更。 產業上之可利用性 .本發明可適用於具備歐姆電極之碳化石夕半導體裝置，特 別有利地適用於DiMOSFET或JFET等。 【圖式簡單說明】 142539.doc -23· 201025594 圖1係顯示本發明之半導體裝置之實施形態1之剖面模式 圖， 圖2係用以說明圖1所示之半導體裝置之製造方法之流程 圖， 圖3係顯示本發明之半導體裝置之實施形態2之剖面模式 Γ8Π · 園， 圖4係用以說明圖3所示之半導體裝置之製造方法之流程 圃， 圖5係顯示為實驗而作成之發明例之試料之剖面模式 面 · 團， 圖6係顯示圖5所示之半導體裝置之p+型層及p型層中從 最表面之深度方向上之導電性雜質之濃度分佈之圖； 圖7係顯示關於本發明之發明例之試料之逆方向電流電 壓特性之圖； 圖8係顯示關於比較例1之試料之逆方向電流電壓特性之 圖； 圖9係顯示實施例2之測定結果之圖；及 圖10係顯示實施例3之測定結果之圖。 【主要元件符號說明】 142539.doc 1 半導體裝置 2 基板 10 閘極電極 11 源極電極 12 汲·極電極 loc -24- 201025594
19 接觸電極 21、51 緩衝層 22 耐壓保持層 23 p區域 24 n+區域 25 p+區域 26、38 氧化膜 27 上部源極電極 28 上部閘極電極 29 上部汲極電極 32 第1之p型層 33 η型層 34 第2之ρ型層 34A 上部表面 35 源極辱域 36 閘極區域 37 >及極區域 39 接觸電極 41 溝部 43 電位保持區域 52 ιΓ型層 53 Ρ型層 54 Ρ+型層 55 歐姆電極 142539.doc -25- 201025594 56 電極 57 絕緣膜 58 背面電極 142539.doc -26-

Claims (1)

  1. 201025594 七、申請專利範圍： 1. 一種碳化矽半導體裝置（1)，其具備： 由碳化矽形成’且差排密度為5xl〇3 cm-2以下之第1導 電型之基板（2);及 形成於前述基板（2)上，與前述第丨導電型不同之第2導 電型之導電性雜質濃度為lxl〇2。cm-3以上、5xl021 cm·3 以下之雜質層（25、36、54)。 2·如請求項1之碳化矽半導體裝置（1)，其中前述基板（2)之 差排密度為lxl 03 cm·2以下。 3·如請求項1之碳化矽半導體裝置（1)，其中前述基板（2)之 螺旋差排密度為1 cm-2以下。 4. 如請求項3之碳化矽半導體裝置（1)，其中前述基板（2)之 螺旋差排密度為0.1 cm·2以下。 5. 如請求項1之碳化矽半導體裝置（1)，其中前述雜質層 (25、36、54)中之前述第2導電型之導電性雜質濃度為 4x 1 O20 cm·3 以上、5 X 1 〇21 cm-3 以下。 6. 如請求項1之碳化矽半導體裝置（1)，其具備： 以與前述雜質層（25、36、54)接觸之方式所形成之歐 姆電極（11、55);及 以與前述基板（2)接觸之方式所形成之其他之歐姆電極 (12、58); 前述歐姆電極（11、55)與前述其他之歐姆電極（a 5 8)係由相同之材料所構成。 7_如請求項6之碳化碎半導體裝置（1)，其中構成前述歐姆 142539.doc 201025594 電極（11、55)與前述其他之歐姆電極（12、5 8)之材料包含 錄。 8.如請求項6之碳切半導體裝置⑴，其中構成前述歐姆 電極（U 55)與則述其他之歐姆電極（12、58)之材料包含 鈦與鋁。
    I42539.doc -2-
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