TW201019468A - Resistive memory device and method of fabricating the same - Google Patents

Description

201019468 * 、 * 六、發明說明： 本申請案係主張 2008年11月1〇日申請之第 1 0-200 8-01 1 0954號之韓國專利申請案之優先權，在此藉由 倂入其全文供參照。 【發明所屬之技術領域】 本揭示係關於一種記憶體裝置以及製造此記憶體裝置 之方法，並更特別地，係關於一種像是非揮發電阻式隨機 存取記憶體（ReRAM)裝置之電阻式記憶體裝置，以及其製 . 造方法。 【先前技術】 近來，已硏發出下一代記憶體裝置，其可替代動態隨 機存取記憶體（DRAM)裝置以及快閃記憶體裝置。 下一代記憶裝置之其中一者爲電阻式記憶體裝置，其 使用一種可藉由電阻式之劇烈變化而於至少二種不同電阻 狀態之間作切換之材料，來響應施加至該材料之偏壓。此 後，該材料稱爲電阻層。包括過渡金屬氧化物或鈣鈦礦 Φ (perovs kite)材料之二元氧化物係被用作該電阻層。 一般而言，電阻式記億體裝置中的每個胞元（cell)具有 一選擇元件，用以選擇胞元；以及一電性連接至該選擇元 件的可變電阻値之電阻式元件。選擇電晶體或選擇二極體 被用來作爲該選擇元件。此外，該電阻式元件包括上電極、 下電極以及插入於該上電極與該下電極之間的電阻層。 近來，已提出將垂直選擇二極體與電阻式元件互相堆 疊之記憶體胞元結構。特別地，於所提出之結構中，該垂 201019468 直選擇二極體具有其中互相堆疊諸如Ti〇2之η型氧化物以 及諸如NiO之ρ型氧化物之二元氧化物結構。 然而，在特定應用上，使用二元素氧化物來作成該垂 直選擇二極體造成某些問題’其通過該二極體之電流密度 不夠高以及通過該二極體之整流特性不夠好。 【發明内容】 依據實施例，電阻式記憶體胞元包含：第一導線’於 一基板上；垂直選擇二極體，包含奈米線或奈米管’以及 〇 被配置在該第一導線上方；電阻式元件，包含配置在該垂 直選擇二極體上方之電阻層；以及第二導線’配置在該電 阻式元件上方。 依據另一實施例，具有交點結構之電阻式記憶體裝置 包含：第一導線，平行配置在一基板上方；第二導線，平 行配置且向上與該等第一導線間隔，並延伸跨過該等第一 導線；以及複數第一電阻式記憶體胞元，該等電阻式記億 體胞元之每一者於該第一導線與該第二導線之交點處，被 β 插入於該等第一導線之一與該等第二導線之一間。每一第 一電阻式記憶體胞元包含互相堆疊之第一垂直選擇二極體 與第一電阻式元件。該第一垂直選擇二極體包含奈米線或 奈米管，以及該第一電阻式元件包括第一電阻層。 依據再另一實施例，製造電阻式記憶體裝置之方法包 含：形成第一導線於一基板上方；藉由長成奈米線或奈米 管而形成垂直選擇二極體於該第一導線上方；形成包括電 阻層之電阻式元件於該垂直選擇二極體上方；以及形成第 二導線於該電阻式元件上方。 -4- 201019468 【實施方式】 在圖式中，爲了清晰起見’故誇大層與區域之尺寸。 其將也可被瞭解的是，當將—層稱爲在另一層或基板的“上 方/下方（on/under)”時，其可直接在另一層或基板的上方/ 下方，或也可存在多個插入層。此外，當將一層稱爲在二 層‘之間（between)’時，其可爲該等二層之間的唯一層’或 也可存在一或多個插入層。在所有圖式中，相同的元件符 號係意指相同元件。此外，在一層之元件符號後面的不同 φ 英文字母係指該層在一或多個製程步驟（諸如蝕刻製程或 硏磨製程）後之不同狀態。 第1A圖爲依據實施例之電阻式記憶體裝置之透視 圖，以及第1B圖爲沿著第1A圖中之線A-A’所切下之該電 阻式記憶體裝置之剖面視圖。特別地，這些圖式係顯示具 有交點結構之電阻式記憶體裝置。該交點結構包括第一導 線、交叉該等第一導線之第二導線，以及單位胞元，每一 單位胞元於其各自交點處被插入該等第一導線之一與該等 〇 第二導線之一間。在此，該交點係指該等第一導線之一與 該等第二導線之一互相交叉所在的每一位置。在某些實施 例中，該等第一導線爲互相平行，並且該等第二導線爲互 相平行。此外，每一單位胞元包括垂直選擇二極體與電阻 式元件。該交點結構具有可獲得高積體化記憶體裝置之優 點。 在第1A與1B圖中，第一導線11係配置在包括預定基 本結構（沒有顯示）之基板上方。在某些實施例中，該等第 一導線11係以諸如Al、W或Cu之金屬來形成，以及平行 201019468 配置。 第二導線14係配置在該等第一導線11上方。該等第 二導線14以該記憶體裝置之厚度或高度方向而與該等第 —導線11間隔開來，以及以與該等第一導線11交叉之方 向來延伸。在某些實施例中，該等第二導線14係以諸如 Al、W或Cu之金屬來形成，以及平行配置。 單位胞元結構係在該等第一導線11與該等第二導線 14之每一交點處插入於該等第一導線11與該等第二導線 ❹ 14之間，其中用作選擇元件之垂直選擇二極體12以及用作 資料儲存元件之電阻式元件1 3係互相堆疊。如上所述，該 交點係指該等第一導線11之一與該等第二導線14之一所 0 互相交叉處的每一位置》 該垂直選擇二極體12係由奈米線或奈米管形成。特別 地，在某些實施例中，該奈米線爲諸如Si奈米線、SiGe奈 米線、Ge奈米線、ΠΙ-ν族化合物半導體奈米線或Π-VI族 化合物半導體奈米線之半導線奈米線，以及該奈米管爲奈 Ο 米碳管。此外，在某些實施例中，該垂直選擇二極體12包 括具有η型摻雜物之下部12Α以及具有ρ型摻雜物之上部 12Β。在其他實施例中，該垂直選擇二極體12包括具有ρ 型摻雜物之下部以及具有η型摻雜物之上部。 配置於該垂直選擇二極體12上方之該電阻式元件13 包括互相堆疊之下電極13Α、電阻層13Β以及上電極13C 之結構。在某些實施例中，形成該下電極13Α及/或該上電 極 13C 之材料爲諸如 Pt、Ni、W、Au、Cu、Ti、Ζη、Α1、 Ta或Ir之金屬，以及該電阻層13B爲由二元氧化物或摻雜 201019468 金屬之二元氧化物來形成，其中該金屬摻雜物包括Ti、Ni、 Al、Au、Pt、Zn或Co。在某些實施例中，因爲該電阻式元 件13係經由圖案化處理而形成，同時該垂直選擇二極體12 係以奈米線或奈米管形成，故該電阻式元件13之寬度大於 該垂直選擇二極體12之寬度。 在上述電阻式記憶體裝置中，用作選擇元件之奈米線 或奈米管之直徑範圍係從數nm到數十nm，使得該電阻式 記憶體裝置可被有助益的高度積體化。此外，以半導體奈 m 米線或奈米碳管所形成之二極體相較於以氧化物所形成之 習知二極體來說，具有增加的電流密度以及改良的整流特 性。 ·> 元件符號ILD1與ILD2係表示之中間介電層，爲了簡 化起見，故沒有顯示於第1A圖中，但顯示於第1B圖中。 在某些實施例中，雖然於上述圖式中沒有顯示，但省 略第1A與1B圖中之該電阻式記憶體裝置之下電極13A是 可行的。在此情況下，該垂直選擇二極體12不僅作用爲選 ® 擇元件，而且也作爲下電極，並且該電阻層13B直接與該 垂直選擇二極體12接觸。 省略該下電極13A具有下列優點。以奈米線或奈米管 所形成之該垂直選擇二極體1 2之直徑非常小，其大小在數 nm到數十nm之範圍。因此，該垂直選擇二極體12與該電 阻層13B之間的接觸面積減少，使得該電阻式記憶體裝置 中之重置電流減少。 當以如上所述之交點結構來架構該電阻式記憶體裝置 時，可輕易實施包括彼此互相堆疊之複數層的多層堆疊結 201019468 構（multi-stack structure)，使得該電阻式記 高度地積體化。之後，將參照第2A與2B 層堆疊結構。 第2A圖爲依據另一實施例之電阻式 視圖，以及第2B圖爲沿著第2A圖中之線 電阻式記憶體裝置之剖面視圖。特別地， 具有多層堆疊結構之電阻式記憶體裝置。 在第2A與2B圖中，第一堆疊210價 φ 1B圖中所述之該電阻式記憶體裝置，其 21;第一垂直選擇二極體22，以奈米線或 並且包括具有η型（或p型）摻雜物之第一 1 型（或η型）摻雜物之第一上部22Β;第一' 藉由相互堆疊第一下電極23 A、第一電阻 上電極23C來形成；以及第二導線24，交 21 ° 在某些實施例中*電阻式記憶體裝置 Φ 多個類似於該第一堆疊210之結構。 例如具有二個堆疊之電阻式記憶體裝 圖式中。具體而言，第二堆疊220係配置名 上方。該第二堆疊2 20包括該等第二導線 擇二極體25，以奈米線或奈米管來形成， 型（或P型）摻雜物之第二下部25A與具有 物之第二上部25B ;第二電阻式元件26， 二下電極26A、第二電阻層26B以及第二 成；以及第三導線27，交叉該等第二導線 憶體裝置可被更 圖詳細說明此多 記憶體裝置之透 B-B’所切下之該 這些圖式係顯示 :類似於第1 A與 中包括第一導線 奈米管來形成， 「部22A與具有p 隱阻式元件23， 罾2 3 B以及第一 叉該等第一導線 可包括至少一或 置係顯示在這些 ί該第一堆疊210 24 ;第二垂直選 並且包括具有η ?型（或η型）摻雜 藉由相互堆疊第 上電極26C來形 24。在此實施例 201019468 中，該等第二導線24係用作該第一堆叠210與該第二堆疊 220 之共線（common lines)。 在這些圖式中，雖然顯示具有二個堆疊之電阻式記憶 體裝置，但不侷限於此，該堆疊結構可被反覆配置。換言 之，在其他實施例中，電阻式記憶體裝置可包含超過三個 之堆疊。 爲了簡化起見，元件符號ILD1、ILD2、ILD3及ILD4 係表示於第2A圖中所沒有顯示但顯示於第2B圖中之中間 © 介電層。 第3A到3F圖爲說明依據再另一實施例之製造電阻式 記憶體裝置之方法之剖面視圖。特別地，這些圖式係基於 第1A圖之A-A’剖面來圖示。 在第3A圖中，第一導線31係於一基板上方藉由沈積 金屬於該基板上方並將該金屬圖案化所形成，其中該基板 包含預定基本結構（沒有顯示）。不排除其他導電材料。但 使用如同該第一導線31之金屬具有容易長成奈米線或奈 ®米管之優點。 接著，形成第一介電薄膜3 2A於包括該第一導線31之 整個合成結構上方。 在第3B圖中，具有露出該第一導線31之孔洞（H)的第 一介電薄膜圖案32 A’係藉由選擇性蝕刻將形成垂直選擇二 極體之區域中之該第一介電薄膜3 2A來形成。 接著，用作垂直選擇二極體33之奈米線或奈米管係於 該孔洞（H)內之該第一導線31上方長成。長成該奈米線或 該奈米管之方法的範例將於之後說明。首先，用作觸媒層 201019468 之金屬（沒有顯示）係沈積在該孔洞（Η)內之該第一導線31 上方，其中該金屬爲選自由Ni、Fe、Co、Pt、Mo、W、Yt、 Au、Pd、Ru及其合金所組成之群組中之一，以及該金屬之 厚度範圍自3nm到50nm »接著，熱處理該用作觸媒層之金 屬，藉以形成具有nm尺寸之量子點。接著，藉由射入來源 氣體於該等量子點上以長成該奈米線或該奈米管。 當長成該奈米線或該奈米管時，將該奈米線或該奈米 管摻雜η型摻雜物至該奈米線或該奈米管之預定部分高 〇 度，以及接著從該預定部分高度將該奈米線或該奈米管摻 雜Ρ型摻雜物至該奈米線或該奈米管之預定目標高度。因 此，該垂直選擇二極體33可包括具有η型摻雜物之下部3 3Α 與具有Ρ型摻雜物之上部33Β。 在第3C圖中，第二介電薄膜3 2Β係形成於包括該垂直 選擇二極體33之整個合成結構上方，藉以用該第二介電薄 膜32Β將該孔洞（Η)塡滿。 在第3D圖中，於包括該第二介電薄膜32Β與該垂直選 ® 擇二極體33之合成結構上執行平坦化製程，直到露出該第 —介電薄膜圖案3 2Α’。元件符號3 2b’、33b’與33’分別表 示已平坦化之第二介電薄膜、具P型摻雜物之上部，以及 該垂直選擇二極體。 在第3E圖中，依序於經平坦化之合成結構上方形成用 於下電極之導電薄膜、用於電阻層之材料薄膜，以及用於 上電極之導電薄膜，以及接著執行圖案化。因此，形成包 括相互堆疊下電極3 4A、電阻層34B與上電極3 4C之結構 的電阻式元件3 4。 -10- 201019468 接著於包括該電阻式元件34之整個合成結構上方形 成第三介電薄膜，以及接著於該第三介電薄膜上執行平坦 化製程，直到露出該上電極3 4C。因此，形成第三介電薄 膜圖案35。 在第3F圖中，藉由沈積金屬於經平坦化之合成結構上 方及圖案化該金屬而於該經平坦化合成結構上方形成第二 導線36，其中該第二導線36以交叉該第一導線31之方向 來延伸。 φ 接著，於包括該等第二導線36之整個合成結構上方形 成第四介電薄膜，以及接著於該第四介電薄膜上執行平坦 化製程直到露出該第二導線36。因此，形辟第四介電薄膜 圖案37。 上述具多層堆疊結構之電阻式記憶體裝置可藉由重複 第3A到3F圖中所述之製程來製造。 第4A到4B圖爲依照實施例顯示垂直選擇二極體之特 性之I-V曲線圖。特別地，爲顯示Si奈米線二極體之特性。 ® 在第4A與4B圖中，其係顯示Si奈米線二極體之正向 電流之範圍與反向電流之範圍。 上述該電阻式記憶體裝置與其製造方法可增加通過該 垂直選擇二極體之電流密度以及改善通過該垂直選擇二極 體之整流特性，以及此外，藉由使用奈米管或奈米線所形 成之該垂直選擇二極體可高度積體化該電阻式記億體裝 置。 雖然已說明例示實施例，但該等實施例僅爲例示說明 且不侷限於此。將爲所靥技術領域中之熟悉該項技術者所 -11 - 201019468 顯而易見的是，可作成各種改變及修飾。 【圖式簡單說明】 於隨附圖式之圖中，各種實施例係藉由例示說明，但 不侷限此。 第 1A圖爲依據實施例之電阻式記憶體裝置之透視 圖’以及第1B圖爲沿著第1A圖中之線A-A，所切下之該電 阻式記憶體裝置之剖面視圖。 第2A圖爲依據另一實施例之電阻式記億體裝置之透 視圖，以及第2B圖爲沿著第2A圖中之線B-B’所切下之該 電阻式記憶體裝置之剖面視圖。 第3A到3F圖爲說明依據再另一實施例之製造電阻式 記憶體裝置之方法之剖面視圖。 第4A到4B圖爲依照實施例顯示垂直二極體之特性之 I-V曲線圖。 【主要元件符號說明】 11' 21、31 第 導 線 12、 33 、 335 垂 直 選 擇 二 極 HtMt 體 12A 、33A 具 η 型 摻 雜 物 之 下 部 1 2B 、33B 具 Ρ 型 摻 雜 物 之 上 部 13 ' 34 電 阻 式 元 件 13A 、34A 下 電 極 13B 、34B 電 阻 層 -12- 201019468 13C 、 34C 上電極 14 、 24 、 36 第二導線 210 第一堆疊 22 第一垂直選擇二極體 22A 第一下部 22B 第一上部 ❹ 2 3 第一電阻式元件 23A 第一下電極 23 B ’ 第一電阻層 23C 第一上電極 220 第二堆疊 25 第二垂直選擇二極體 25 A 第二下部 25B 第二上部 26 第二電阻式元件 26A 第二下電極 26B 第二電阻層 26C 第二上電極 27 第三導線 32A 第一介電薄膜 -13- 201019468

32A’ 第 -- 介 電 32B 第 二 介 電 Η 孔 洞 32b5 已 平 坦 化 33b? 具 P 型 摻 35 第 二 介 電 37 第 四 介 電 ILD1、ILD2、ILD3、ILD4 中 間 介 電 薄膜圖案 薄膜 之第二介電薄膜 雜物之上部 薄膜圖案 薄膜圖案 層

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Claims (1)

1. 201019468 七、申請專利範圍： 1. 一種電阻式記憶體胞元，包括： 第一導線，於一基板上； 垂直選擇二極體，包含奈米線或奈米管，以及被配置 在該第一導線上方； 電阻式元件，包含配置在該垂直選擇二極體上方之電 阻層；以及 第二導線，配置在該電阻式元件上方。 2. 如申請專利範圍第1項之記憶體胞元，其中該第一導線 或該第二導線係以金屬形成。 3·如申請專利範圍第1項之記億體胞元，其中該奈米線包 括半導體奈米線。 4. 如申請專利範圍第1項之記憶體胞元，其中該奈米管包 括奈米碳管。 5. 如申請專利範圍第1項之記憶體胞元，其中該垂直選擇 二極體分別包括具有η型或Ρ型摻雜物之下部以及具有 ® Ρ型或η型摻雜物之上部。 6. 如申請專利範圍第1項之記憶體胞元，其中該電阻式元 件包括： 下電極，配置在該垂直選擇二極體上並作電氣接觸： 該電阻層，配置在該下電極上；以及 上電極，配置在該電阻層上並與該第二導線作電氣接 trim 觸。 7 .如申請專利範圍第1項之記憶胞元，其中該電阻式元件 包括： -15- 201019468 該電阻層，配置在該垂直選擇二極體上並與其作直接 電氣接觸；以及 上電極，配置在該電阻層上並與該第二導線作電氣接 觸。 8. —種具有交點結構之電阻式記憶體裝置，該裝置包括： 第一導線，平行配置在一基板上方； 第二導線，平行配置且向上與該等第一導線間隔，並 延伸跨過該等第一導線；以及 Φ 複數第一電阻式記億體胞元，該等第一電阻式記億體 胞元之每一者於該第一導線與該第二導線之交點處，被 插入該等第一導線之一與該等第二導線之一間，每一第 一電阻式記憶體胞元包含互相堆疊之第一垂直選擇二極 體與第一電阻式元件； 其中該第一垂直選擇二極體包含奈米線或奈米管，以 及該第一電阻式元件包括第一電阻層。 9. 如申請專利範圍第8項之裝置，其中該等第一導線或該 ® 等第二導線係以金屬形成。 10.如申請專利範圍第8項之裝置，其中該奈米線包括半導 體奈米線。 U.如申請專利範圍第8項之裝置，其中該奈米管包括奈米 碳管。 12. 如申請專利範圍第8項之裝置，其中該第一垂直選擇二 極體分別包括具有η型或p型摻雜物之下部以及具有p 型或η型摻雜物之上部。 13. 如申請專利範圍第8項之裝置，其中該第一電阻式元件 -16- 201019468 包括： 第一下電極，配置在該第一垂直選擇二極體上並作電 氣接觸； 該第一電阻層，配置在該第一下電極上；以及 第一上電極，配置在該第一電阻層上並與各該第二導 線作電氣接觸。 14. 如申請專利範圍第8項之裝置，其中該第一電阻式元件 包括= φ 該第一電阻層，配置在該第一垂直選擇二極體上並與 其作直接電氣接觸；以及 第一上電極，配置在該第一電阻層上並g各該第二導 線作電氣接觸。 15. 如申請專利範圍第8項之裝置，其中更包括： 第三導線，平行配置且向上與該等第二導線間隔，並 延伸跨過該等第二導線：以及 複數第二電阻式記憶體胞元，該等第二電阻式記憶體 6 胞元之每一者於該第二導線與該第三導線之交點處，被 插入於該等第二導線之一與該等第三導線之一間，每一 第二電阻式記憶體胞元包含互相堆疊之第二垂直選擇二 極體與第二電阻式元件； 其中該第二垂直選擇二極體包含奈米線或奈米管，以 及該第二電阻式元件包括第二電阻層。 16. —種製造電阻式記憶體裝置之方法，該方法包括： 形成第一導線於一基板上方； 藉由長成奈米線或奈米管而形成垂直選擇二極體於該 -17- .201019468 第一導線上方； 形成包括電阻層之電阻式元件於該垂直選擇二極體上 方；以及 形成第二導線於該電阻式元件上方。 17. 如申請專利範圍第16項之方法，其中該第一導線之形成 或該第二導線之形成係藉由沈積金屬及將該金屬圖案化 來執行。 18. 如申請專利範圍第16項之方法，其中該垂直選擇二極體 φ 之形成包含： 長成該奈米線或該奈米管，同時摻雜以不同傳導型之 摻雜物所長成之該奈米線薄該奈米管之上部及下部。 19. 如申請專利範圍第16項之方法，其中該垂直選擇二極體 之形成包含： 形成經圖案化之第一介電層於該基板上方，其中該基 板包括形成於其上之該第一導線，用以露出將被長成該 奈米線或該奈米管之該第一導線之區域； 形成金屬觸媒層於該第一導線之該露出區域上方；以 及 基於該金屬觸媒層長成該奈米線或該奈米管。 20. 如申請專利範圍第19項之方法，其中該電阻式元件之形 成包含： 形成第二介電層於包括該經長成之奈米線或該奈米管 的基板上方； 平坦化該第二介電層直到露出該奈米線或該奈米管之 上部； -18- 201019468 至少堆疊該電阻 奈米線或該奈米管 件。 2 i .如申請專利範圍第 在將該電阻層及 前，將界定一下電 奈米管所露出之上 22.如申請專利範圍第 φ 藉由長成進一步 直選擇二極體於該 形成進一.,步之包 一步之垂直選擇二 形成第三導線於 層及界定一上電極之上導電薄膜於該 所露出之上部上，以形成該電阻式元 20項之方法，其中該堆疊更包括： 該上導電薄膜堆疊於下導電薄膜上之 極之下導電薄膜形成於該奈米線或該 部上。 16項之方法，其中更包括： 之奈米線或奈米管而形成進一步之垂 第二導線上方； 括進一步電阻層之電阻式元件於該進 極體上方；以及 該進一步之電阻式元件上方。 -19-