TW201019343A - A memory device and method of operating such a memory device - Google Patents

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201019343 六、發明說明： 【發明所屬之技術領域】 本發明係關於記憶體裝置及操作此記憶體裝置之方 法，且詳言之’其係關於用於減小自該記憶體裝置讀取 資料及將資料寫入至該記憶體裝置所需之存取控制電路 之大小的技術。 【先前技術】 典型記憶體裝置具有配置成複數個列及複數個行之記 憶體單元之陣列，且存取控制電路將與該記憶體陣列相 關聯而提供以使該陣列内之個別記憶體單元能夠為了將 資料寫入至記憶體單元或自該記憶體單元讀取資料之目 的而被存取。 第1圖為示意性地圖示典型記憶艘單元陣列，且進一 步指示：經提供以存取記憶鳢陣列内之行之存取控制電 路。詳言之’第1圖顯示與記憶體裝置之特定行多工器 70相關聯而提供之記憶體單元1〇、2〇、3〇、4〇、5〇、60 之陣列。每一列由字線16、18定址，且每行具有與其相 關聯之一對位元線12、14、22、24、32、34。從提供至 記憶體裝置之位址，識別記憶體裝置内之列及行，其中 經定址記憶體單元為在所識別之列與行之交又點處的記 憶體單元。對於讀取操作，選擇與所選列相關聯之字線 16、18以便啟動一列單元，且接著行多工器7〇向ι〇(輸 201019343 入/輸出）控制區塊8〇輸出—與所選行相關聯之該對位 元線上之電壓之扣不，此指示識別儲存於經定址記憶體 單兀中的值。對於寫入操作，以相同方式啟動字線且 接著對與所選行相關聯之該對位元線中之一者上之電壓 進行放電以識別待儲存於經定址記憶體單元中之資料 值。 如同熟習此項技術者將瞭解的，10控制區塊80中提 供有各種電路，包括在寫入操作期間對該對位元線中之 一者上之電壓進行放電至一邏輯性零值之所需的寫入電 晶體、用於藉由行多工器70輸出之電壓指示來偵測儲存 於經定址記憶體單元中之值的感應放大器電路等等。亦 已知在一些實施中，於位元線與行多工器之間包括感應 放大器電路，以使得行多工器7〇直接對來自相關感應放 大器之輸出進行取樣。 通常，每一 s己憶體單元儲存單一位元資料值，且因此 若被存取之資料為多位元資料字（例如，32位元、64位 元等等）’則將有必要存取多個記憶體單元。在典型設計 中’將對應於資料字之每一位元而提供行多工器，每一 行多工器連接至位元線以用於含有記憶體單元之複數個 行’該等記憶體單元中可儲存資料字之相關聯位元。因 此，記憶體陣列可視為由複數個區段形成，一區段針對 於每一行多工器。因此，作為實例，一記憶體陣列可具 有512個字線’多工器大小為4(意謂四行連接至每一 行多工器）’及資料字大小為32個位元（意謂存在32個 201019343 行多工n ’每—行多卫器連接至記憶體陣列之相應區 段）。此記憶體因此可儲存2048個32位元資料字。

提供於行多工器_之電路可採取多種形式。在-已知 先前技術中’單獨地維護寫入路徑與讀取路徑，其中單 獨的讀取傳遞問與寫入傳遞閑連接至每一位元線。考慮 圖之實例纟中每行存在兩個位元線，此意謂每行 將存在四個傳遞閘電晶豸，通常為兩個NMOS電晶體及 兩個PM〇S電晶體。需要單獨的控制線用於NMOS電晶 體與PMQS電晶體，且因此，此將導致每行四個電晶體 及每行兩個控制線之情形。 如第2圖中所不之另一替代方法係針對待組合之讀取 路梭與寫入路徑’其中轉換閉72、74、76、78與每一位 疋線相關聯。如第2圖中所示，每—轉換閘包含背對背 輕接之一 PMOS電晶體與一匪〇s電晶體，且再次地， 需要單獨的控制信號用於PM〇s電晶體與NM〇s電晶 體。藉由以此形式形成轉換閘，可確保在讀取操作期間， 輪入至該轉換閘之電壓值將該輸出以保持不變之方式傳 播，而無關於此電壓值是表示邏輯丨準位還是邏輯〇準 位。若僅單一電晶體用於讀取路徑上，則對於一可能之 電壓準位，該電壓位準將以保持不變之方式傳播，而對 於另一可能之電壓準位，輸出將歸因於電晶體之臨限電 壓而改變。舉例而言，若單一 NMOS電晶體用作讀取路 杈之傳遞閘，則電壓準位〇將以保持不變之方式傳播， 但電壓準位Vdd將在NM〇s電晶體之輸出處減小至 201019343

Vdd-Vth ’其中Vth表示NMOS電晶體之臨限電壓。 儘管第2圖中顯示之轉換閘配置可正常地運作，但將 可見’其導致每個位元線再次需要兩個電晶體，且因此 對於第1圖中所示之配置而言，每行需要四個電晶體及 兩個控制信號。 亦如第2圖中示意性地顯示，自轉換閘72、74、76、 78之輸出可作為成對之輸入提供至感應放大器電路 82，以便在讀取操作期間偵測讀取資料值，而對於寫入 操作，寫入驅動器電路84可將輸入驅動至彼等轉換閘， 從而使得邏輯電壓準位丨之輸入被輸入至一轉換閘，而 將邏輯電壓準位〇輸入至連接至所選行之另一位元線的 另一轉換閘。 K Yun(UC San Diego)之標題為「Mem〇ry」之演 示文稿（出現於網際網路上網址http://paradise ucsd /ClaSS/ecel65/notes/lecC.pdf處）給出了各種記憶體單元 設計之操作的一般概述’且第16頁上圖示了一行多工器 配置，其中讀取路徑與寫入路徑將單獨地維護，但每行 需要三個電晶體。然而，此配置在現代記憶體中無法運 作，因為使用感應放大器在讀取操作期間偵測儲存於記 :體單元中之值，且此將需要將額外讀取電晶體添加至 設計中，因此再次導致每行需要四個電晶體。 記憶體陣列之個別記憶體單元可採取多種形式。在一 特定實施中，記憶體單元可為SRAM記憶體單元，從而 需要一對位元線以連接至每一記憶體單元。此等sram 201019343 單7L可以多種方式加以配置，第3圖圖示一特定實例構 造’其中6T SRAM單元用以形成SRAM記憶體之每一 SRAM記憶體單元。如此可見，該記憶體單元由兩個 • PMOS電晶體1〇〇、110及兩個NMOS電晶體120、130 組成。節點140提供於PMOS電晶體1〇〇與NMOS電晶 體120之間，且類似地，節點15〇提供於pM〇s電晶體 110與NMOS電晶體13〇之間。位元線〗8〇經由存取電 ❹ 晶趙160連接至節點140，且類似地，位元線丨9〇經由 存取電晶體170連接至節點150。 兩個不同狀態可儲存於第3圖中所示之記憶體單元 中，在第一狀態中，節點140處於接地電位且節點150 處於電源電位vdd，且在第二狀態中，節點140處於電 源電位Vdd且節點15 0處於接地電位。 對於建構比先前設計更小且消耗較少電力，同時保持 南效能之記憶體裝置需求增加。目前正開發新技術，其 ❿ 允許減小構成每一記憶體單元之個別電晶體之大小，且 實際上’允許減小構成相關聯之存取控制電路之電晶體 之大小。然而，隨著記憶體單元在大小上減小，個別記 憶體單元之間行為之變化傾向於增加，且此可不利地影 響操作之可預測性。所產生之一特定問題為，隨著電晶 鱧之大小減小’則更多之漏電流產生。因此，考慮第3 圖中所示之SRAM單元作為實例’存取電晶體16〇、丨7〇 可能產生至相關聯位元線180、190之更多茂漏。此情形 之效應為.：¾漏將影響在記憶體裝置内可支援的、同時 201019343 確保正確操作的位元線之最大長度。 尋求解決此問題之一方式為在垂直方向上將行分割為 複數個單獨的子行，因此在記憶體裝置之位元線方向上 建立複數個子陣列。因而需要向每一子陣列提供某一本 端存取控制電路以使得能夠自該子陣列讀取資料及將資 料寫入至該子陣列，其中各本端存取控制電路因而連接 至負責自記憶體裝置輸出資料及接收待寫入至記憶體裝 置之寫入資料的總體IO電路。儘管在裝置中建立此等子 陣列以減小位元線之大小，且因此在使用現代記憶體技 術情況下’改良使用大小有所減小之可獲用電晶體時的 操作之可靠性，但相關聯存取㈣電路（其用於自子陣 列讀取資料及將資料寫入至子陣列）之大小變為一重要 因素。詳言之’每當位元線長产诘 食又減小1 /2時’相關聯的 本端存取控制電路所需之面接 所焉之面積㈣因於複製本端存取控 制電路之需要而增加2供 ❿ ^ ^ σ (叙定圯憶體裝置總體仍將具 有相同數目的記憶體單元）。 因此’將需要開發一種使得能夠減小存取控制電路之 小’以便減小·此存取控制電路對記憶體裝置之面積效 率所具有之影響之技術。 201019343 【發明内容】 自第一態樣觀之，本發明提供一種記憶體裝置，其包 含：記憶體單元之-陣列，纟配置成複數個列及複數個 行，至少一位元線與該複數個行中之每一行相關聯；行 多工器電路，其耦接至該複數個行，用於在一寫入操作 期間將寫入資料輸入至該複數個行中之一所選行，及在 -讀取操作冑間輸出自—所選行感應之讀取資料之一指 示；及栓鎖電路，其用於自在讀取操作期間自該行多工 器電路輸出之讀取資料之該指示偵測該讀取資料，且用 於儲存該讀取資料；該行多工器電路中在每一與該複數 個行相關聯之位元線包含：一單一傳遞閑電晶體。 _根據本發明，麵接至記憶體單元之-陣列中之複數個 打的行多工器電路中在每位元線包含：一單一傳遞閘電 晶體。在讀取操作期間，自該行多工器電路之輸出將提 供在該讀取操作期間自一所選行感應之讀取資料之一指 示’但將歸因於先前提及之臨限電壓問題而不會在所有 情況下均提供至該行多工器電路之輸入的不變之表示。 舉例而言’若該單—傳_電晶體為-NMOS電晶趙， 則電壓準位〇將以保持不變之方式傳遞至輸出但電塵 準位vdd將歸因於NM〇s電晶體之臨限㈣而導致在輸 出處之減：之電麗。因此，自行多工器電路輸出之讀取 二料之^不將不會在所有情況下均直接提供自所選行感 之讀取資料。然而’根據本發明，提供栓鎖電路，其 201019343 經配置以從由行多工器電路所輸出之讀取資料之指示， 偵測璜取資料’其中該偵測得之資料接著儲存於該栓鎖 電路中。實際上，栓鎖電路經建構以對在從行多工器電 路之輸出中可能出現的任何臨限電壓差不敏感，以便確 保栓鎖正確讀取資料。 藉由此方法，有可能顯著減小行多工器電路之大小。 舉例而言，考慮先前提及之實例（其中每一行存在一對 位兀線），則並非必須每行提供四個電晶體（及兩個相關 聯之控制信號），本發明之行多工器電路將每行使用兩個 電晶體，及單一控制信號，因此使行多工器之大小減半。 由於使用本發明導致之行多工器大小之減小在關於記 隐體單7〇執行讀取操作及寫人操作之任何類型之記憶體 裝置中可為有用的。然而，本發明尤其可用於在記憶體 裝置中建立子陣列以便減小位元線長度之情形中，因為 在此等記㈣中，行多工ϋ整個記憶競裝置需要重複許 • 乡次’且因此使用本發明之行多工器所達成之節省非常 顯著。舉例而言’考慮具有1百萬位元組之大小的記憶 體裝置，本發明之方法可節省數千個電晶體及許多控制 線。 儘管在行多工器電路中使用之傳遞間電晶體可採取多 種形式’但在-實施例中，每一傳遞閘電晶體為一 Ν顧 電晶體。通常，將始終需要此等NM〇s電晶體來支援寫 入操作，且根據本發明，此等NM〇s電晶體可再用於讀 取路徑。因此，與先前參考第2圖論述之轉換閘相比， 201019343 採用每行存在兩 ，藉此產生關於 可見’每行可節省兩個PM〇s電晶體（ 個位元線之實施例）以及一個控制信號 行多工器電路之顯著面積節省。 在一實施例中，在讀取極你+ # ，、乍或寫入操作期間，啟用該 複數個列中之一所選列以μ为丨·α # π j Μ 所選行中之、經定址記憶 體：70 ’藉此在寫入操作期間’將輪入至所選行中之寫 入資料儲存於該經定址記㈣單元中，且在讀取操作期

間，自行多卫器電路輪出之讀取資料之指示指出：儲存 於該經疋址記憶體單元中之資料。 儘管有可能在行多工器電路之輪出處提供感應放大器 電路，但在-實施例中，記憶體裝置進—步包含用於該 複數㈣中之每-行之感應放大器電路，每—感應放大 器電路連接至_聯行之至少—位域，且在讀取操作 期間’該感應放大器電路自相關聯行感應讀取資料，且 將該讀取資料輸出至該行多工器電路。因此，在此等實 施例中，行多工器電路接收自感應放大器電路之輸出作 為其輸入，且自該輸入產生讀取資料之指示。 在此等實施例中，自用於所選行之行多工器電路輸出 之讀取資料之指示不同於由與所選行相關聯之感應放大 盗電路感應之讀取資料（歸因於在該行多工器電路令之 傳遞閘電晶體中之一者上的臨限電壓差），且栓鎖電路經 建構以在偵測待儲存之該讀取資料時對該臨限電壓差不 敏感。 12 201019343

❿ 一些記憶體單元僅需要關於每一行提供單一位元線。 然而，在-實施例中’對於每一行提供一對位元線。在 -個此種實施例中，在讀取操作之前，將該對位元線預 充電至第-電壓準位’ ^在讀取操作期間，該感應放大 器電路藉由偵測相關聯行之該對位元線之間的電壓差異 而债測讀取資料值’且取決於該㈣而將該對位元線令 之-者上的電壓驅動至—第二電壓準位。因此，在此等 實施例中，將可見，對於所選行，行多r器將在該等位 元線中之一者上接收第一電壓準位（例如，vdd)作為其 輸入，且在另一位元線上接收第二電壓準位（例如，為 電壓準位〇)作為其輸入。 在一實施例中，在讀取操作期間，行多工器電路啟用 叙接至所選行之該對位元線的一對傳遞閘電晶體，自該 對傳遞閘電晶體之輸出提供自該行多工器電路輸出之讀 取資料之指7F ’且該指示不同於由與該所選行相關聯之 ，應放大器電路感應之讀取諸（歸因於該對傳遞間電 日曰體中之一者上的臨限電壓差）。 詳言之’在一實施例中，自該行多工器電路輸出之讀 取資料之指示包含第-電壓信號及第二電壓信號該等 電壓信號中之一者的值受該臨限電壓差之影響且該栓 鎖電路經配置以藉由確保儲存於該栓鎖電路中之讀取資 料係由不受該臨限電壓差影響之電壓信號來判定°，而自 讀取資料之該指示來偵測讀取資料。 13 201019343 因此，考慮先前提及之實例（其巾行多二^電路中之 每-傳遞閘電晶體為一 NMOS電晶體)，該栓鎖電路可經 配置以使用該第-電壓信號與該第二電壓信號中處於邏 輯準位〇之任者來指定儲存於該栓鎖電路中之讀取資 料。

在-特定實施例中’該栓鎖電路包含並行地輕接於一 參考電壓與-儲存件之間的—對pM〇s電晶體，自該 行多工器電路輸出之該第—電壓信號及該第二電壓信號 係提供至該對PMOS電晶體之個別閘極。因&，該第一 電壓信號與該第二電壓信號中處於電壓準位〇之任一者 將導通其相關聯之PMOS電晶體，而另一 pM〇s電晶體 將保持斷開。 並非處於電壓準位〇之電壓信號不應減小至亦將導通 其相關聯PMOS電晶體之準位’因為臨限電壓降落不應 足以將該電壓信號之電壓降低至將導通pM〇s電晶體之 準位。然而，為移除此情況發生之可能性，在一實施例 中’在讀取操作之前，將1該對PMOS電晶體之閘極預充 電至第電壓準位，在一實施例中，該第一電壓準位為

Vdd。 考慮其中每行具有與其相關聯之一對位元線之實施 例，則在一特定實施例中，感應放大器電路包括一對交 又連接之電晶體，通常為PM〇s電晶體。儘管感應放大 器電路僅有效地用於讀取操作，但此構造之副效應為， 在寫入操作期間，該對交叉連接之電晶體用以避免該對 14 201019343 位元線中之一者在寇. 式化一經疋址記憶體單元期間浮 動。詳言之，若邏輯雷 壓準位〇在寫入操作期間存在於 該等位元線中之一者卜 丨 、 者上則其將確保另一位元線上之電 壓準位處於邏輯1 (亦即，vdfn淮7 d)準位。因此’感應放大 器電路於位元線與行多工器之間的存在確保不具有提供 單獨交叉輪之電日日日體對以移除料位元線巾之一者在 寫入操作期間浮動的可能性之需要。

如先月j所提及，儘管本發明之實施例的記憶體裝置可 應用於其中可寫入至個別記憶體單元或可自個別記憶體 單70讀取之任何憶體裝置設計，但記憶體裝置之此構 ^•在將5&憶體裝置分割為複數個子陣列以便減小任何特 疋分群之記憶體單元之位元線長度時尤其有益。在此等 實施例中’可將上述記憶體裝置視為形成子陣列及用於 此子陣列之相關聯存取控制電路。因此，可提供一總體 δ己憶體裝置’纟包含複數個此等記憶體裝置，其中總體 輸入/輸出電路繼而提供於該總體記憶體裝置中，使得在 讀取操作期間，該總體輸入/輸出電路接收儲存於至少一 栓鎖電路中之讀取資料作為輸入。 換S之’自第二態樣觀之’本發明提供一種記憶體裝 置，其包含：複數個子陣列’每一子陣列包含配置成複 數個列及複數個行之複數個記憶體單元，至少一位元線 與該複數個行中之每一行相關聯；與每一子陣列相關聯 之子陣列輸入/輸出電路’每一子陣列輸入/輸出電路包含 轉接至相關聯子陣列之該複數個行之行多工器電路，用 15 201019343 於在寫入操作期間將寫入資料輸入至該複數個行中之一 所選行中，在讀取操作期間輸出自—所選行感應之讀 取資料之_指示，該行多工器電路中每—與該複數個行 相關聯之位7C線包含：一單一傳遞閘電晶體；及栓鎖電 路’其用於從在讀取操作期間自該行多工器電路輸出之 讀取資料之該指示偵測讀取資料，且用於儲存該讀取資 料以供由總體輸入/輸出電路隨後讀取。

在一實施例中，該栓鎖電路可與該總體輸入/輸出電路 相關聯而提供。然而’此栓鎖電路之操作报可能緩慢。 因此’在-實施例中，在每一子陣列輸入/輸出電路中提 供單獨栓鎖電路。 自第二態樣觀之，本發明提供 ........ ❿m菔衮置 之方法’該§£’Jt體裝置包含配置成複數個列及複數個行 之吞己憶體單元之-陣列，至少—位元線與該複數個行中 每一行相關聯，該方法包含以下步驟：使用耗接至該複 數個打之行多路來在寫人操作㈣將寫人資料輸 2該複數個行t-所選行中，且在讀取操作期間輸出 —所選行感應之讀取f料之—指示，該行多卫器電路 :每與該複數個行相關聯之位元線具有單-傳遞閘電 ::門it讀取操作期間，使用栓鎖電路偵測於讀取操 U間來自於從該行多工器電路輸出之讀 示的讀取資料，並儲存該讀取資料。 4之該指 自第四態樣觀之’本發明提供—種記憶體裝置，其包 .記憶體單元構件之—陣列’其配置成複數個列及複 16 201019343 數個 *ίτ~，$，丨、 主^ 一位70線構件與該複數個行中之每一行相 關聯：行多工器構件’其耦接至該複數個行，用於在— 寫入操作期間將寫入資料輸入至該複數個行中之一所選 _ 在讀取操作期間輸出自一所選行感應之讀取資 料之一指不；及栓鎖構件，其用於從在該讀取操作期間 自該行多工器構件輸出之讀取資料之該指示偵測該讀 取資料，且用於儲存該讀取資料；該行多工器構件中每 一與該複數個行相關聯之位元線包含：一單一傳遞閘電 晶體構件。 【實施方式】 將參考如在附圖中所圖示之本發明之實施例來僅作為 實例而進一步描述本發明。 第4圖圖示記憶體裝置200，其中記憶體陣列劃分成 複數個子陣列及相關聯之本端1〇電路。每一子陣列及相 籲 關聯之本端1〇電路可使用本發明之實施例之技術加以 建構。如第4圖中所示，提供複數個子陣列行23〇。儘 管在此圖示性實施例中顯示六個子陣列行，但將瞭解， 在典型記憶體裝置中，可能提供有顯著更多的子陣列 行。每一子陣列行230劃分成複數個子陣列21 〇，每一 子陣列210具有相關聯之本端1〇電路220。在第4圖中 所示之圖示性實例中，每一子陣列行劃分成四個子陣列 210及相關聯之本端IO電路220，但將瞭解，在典型記 17 201019343 憶體裝置中’可能在每一子陣列行230中提供有顯著多 於四個之子陣列結構。 藉由將每一子陣列行230劃分成複數個子陣列，與每 一行僅包括單一記憶體陣列之記憶體裝置相比，可顯著 減小記憶體裝置中所提供之位元線之長度。此在使用現 代記憶體技術（諸如45 nm技術）時尤其有益，在現代 技術中’個別電晶體非常小，且因此存取轉換電流洩漏 為一問題。藉由將位元線長度保持為相對較短，可確保 此電流洩漏不影響記憶體裝置之正確操作。 記憶體裝置200具有總體控制區塊240，該總體控制 區塊240用以控制總體列解碼器26〇及總體1〇電路25〇 之操作。對於指定之記憶體位址，總體列解碼器將經配 置以識別含有經定址記憶體單元之記憶體裝置中之字 線’且發出啟用信號至該字線，從而使得對於讀取操作 能夠自該經定址記憶體單元進行讀取或對於寫入操作能 夠寫入至該經定址記憶體單元。同時，該總體電路可 基於該位址’識別含有該經定址記憶體單元之相關行， 且因此發出控制信號至所需之本端電路以在讀取操 作之情況下使得感應一讀取資料值，並將其輸出至該總 體IO電路，或在寫入操作期間使得將寫入資料輸入至相 關行。因此’經由總體列解碼器260、總體1〇電路25〇 及相關本端IO電路220,可存取經定址記憶體單元27〇。 第5圖圖示可見於特定子陣列中之記憶體單元之一 行，以及與該行相關聯地提供之相關聯之本端IC)電路。 18 201019343 在第5圖中所示之特定實例中，子陣列中之每一行由64 個記隐體單元之-行300組成。該等記憶體單元可採取 多種形式，但在—實施例中，可形成為6T SRAM單元， 諸如别文參考第3圖提及之該等單元。一對位元線3〇7、 3〇9穿過該記憶體單元的行3〇〇，且經由pM〇s電晶體 3〇5、310而預充電至電壓準位Vdd。詳言之當一預充 電啟用仏號设定為高位準時，pre—en—n信號將處於邏輯 _ 〇值’從而導通PMOS電晶體305、31〇，以便將位元線 上拉至電壓準位Vdd。 兩個PMOS電晶體315、32〇及兩個nm〇s電晶體325、 330共同形成跨越位元線3〇7、3〇9而連接之感應放大器 電路。在讀取操作期間，預充電啟用信號將斷開，從而 使得電晶體305、3 10斷開，且接著將啟用相關字線以使 得行300中之記憶體單元中之一者得以啟動。結果，位 兀線307、3 09中之一者上的電壓將開始放電，該位元線 ❹ 放電取決於該記憶體單元中儲存之資料值》在足以使得 兩條位το線3 07、3 09上之電壓之間的差能夠達到感應放 大器可偵測之準位的某一預定時間之後，感應放大器將 藉由發出選擇信號至NMOS電晶體345，藉此導通該電 晶體而得以接通。此時’感應放大器將快速地將已開始 放電之位元線上的電壓下拉至電壓準位〇。詳言之， NMOS電晶體325、330中由較高電壓驅動之任一者將迅 速地將其輸出拉至邏輯準位此感應放大器電路常常 稱為栓鎖感應放大器，因此一旦NMOS電晶體325、330 19 201019343 中之一者開始比另一者導電性更強時，該等位元線中之 一者上之電壓將被非常快速地下拉至邏輯準位〇,且該 過程在那時係不可逆的。 在啟用感應放大器後不久’若記憶體單元行3 〇〇含有 經定址記憶體單元，則兩個NMOS電晶體335、340 (可 視為本端IO電路内之行多工器電路之部分）接通，從而 使得來自感應放大器之輸出經由線33 7、342輸出。將瞭 ❹ 解，此時，線337、342上之輸出信號中之一者將處於電 壓準位〇,而另一輸出信號將大致處於電壓準位vdd。然 而，由於對於每一位元線僅單一 NM〇s電晶體提供於行 多工器中，因此此等傳遞閘電晶體335、34〇將不會以保 持不變之方式傳遞電壓準位Vdd。詳言之在其輸入處 接收Vdd之傳遞閘電晶體335、340之輸出將具有等於 Vdd-Vth之稍稍減小之電壓。因此，考慮到認為電壓準 4 0表示邏輯’且認為電壓準位Vdd表示邏輯1值 ❹ 之實例情形，將可見，輸出信號337、342中之一者將表 示邏輯〇值’而輸出信號中之另一者將具有稍小於表示 邏輯1值之電壓的電壓。 該等輸出信號係繞送至栓鎖電路，在一實施例中，該 检鎖電路可採取第6圖中顯示之形式。第6圖中之栓鎖 電路在子陣列中之所有行之間共用，因為該等行中僅一 行將含有經定址記憶體單元，且因此對於該等行中之僅 一者’該等NMOS雷曰縣QIC Ι/ΙΠΜ女4-播 也日日體335、34〇將絰導通以用於任何 特定讀取操作。 20 201019343 在至第6圖之检鎖電路之輸入處’提供兩個pM〇s電 晶體350、355。該等兩個PMOS電晶體中接收電壓〇輸 入之任一者將導通’因此使得將正確讀取資料值儲存於 由兩個反相器360、365形成之栓鎖器之儲存元件中。詳 言之，將瞭解，若至PMOS電晶體350之輪入處於電壓 準位0 ’則在節點362處將儲存邏輯1值，且在節點364 處將儲存邏輯0值。相反地，若在PMOS電晶體355處 接收到電壓0輸入’則節點362將處於邏輯〇值，且節 點3 64將處於邏輯1值。 如先前所提及’在至栓鎖器之其他輸入處接收之電壓 將處於電壓Vdd-Vth，且此將為足夠高之電壓以避免 PMOS電晶體350、355接收該電壓而導通。然而，為確 保該電壓準位不會隨時間推移而進一步衰減，在一實施 例中’在開始讀取操作之前’將輸出線337、342預充電 至電壓準位Vdd。 # 因此’自第5圖及第6圖之以上描述將瞭解，即使行 多工器電路中每位元線僅包括單一 NM〇s電晶體，且因 此行多工器僅提供傳遞閘而非真正的轉換閘（從而導致 自行多工器之輸出關於感應放大器之輸出稍有修改），第 6圖中之栓鎖電路亦可經建構以對該變化不敏感，以便 確保將正確讀取資料值儲存於栓鎖器中。詳言之栓鎖 電路確保儲存於其中之讀取資料係由不受傳遞閘電晶體 33 5、340中一者上的臨限電壓差影響的電壓信號判定。 此使得在每一本端電路中所需的行多工器電路之大 21 201019343 小的非常顯著的減小m第4圖之先前論述所瞭解 的本端1〇電路必須跨越記憶體褒置200複製許多次， 且因此’此導致跨越記憶體裝置（作為—整體）之非常 顯著之空間節省。 第7圖圖不用於包括四行位元單元的子陣列之實例實 施例的實例子陣列及相關聯之本端IO電路。ϋ此，可 見’第5圖之電路重複四次，在第7圖中由參考數字*⑽、 ❹ 410 415來指出。第6圖之栓鎖電路顯示於第7 圖之右下角中，且在四個行之間共用。如先前所論述， 在任何讀取操作期間，該等行中僅一者將由該行之 NMOS傳遞閘電晶體335、34()選擇，且因此該等行中僅 一者將產生輸出以供儲存於栓鎖電路中。 第7圖中亦顯示預充電電路43〇、435，其以與第5圖 中針對每一行所顯示之預充電電路305、310完全相同之 方式操作，且用以將輸出線337、342在任何讀取操作或 _ 寫入操作之前上拉至電壓準位Vdd。 第7圖中亦顯示寫入驅動器電路，其採取兩個NM〇s 電晶體420、425之形式。在寫入操作期間，NM〇s電晶 體420由待儲存之資料值驅動，而nm〇S電晶體425由 該資料值之反量來驅動。因此，將瞭解，NMOS電晶體 420、425中之一者將導通’從而將相關線337或342下 拉至邏輯準位〇。當接著啟用用於經定址行之傳遞閘電 晶體335、340時’此邏輯0值將傳遞至相關位元線，從 而使得所需之資料值儲存於經定址記憶體單元中。儘管 22 201019343 感應放大器電路並不用於寫入操作，但兩個PM〇s電晶 體315、320確保未被向下驅動至邏輯準位〇之位元線並 不處於任何中間浮動電壓，而替代地向上驅動至Vdd， . 藉此確保將所需資料值儲存於經定址記憶體單元時之可 靠性。因此，作為說明，若寫入驅動器電路使得線337 上之電壓被下拉至邏輯準位〇,則此將使得位元線3〇7 被拉至邏輯準位〇。因此，PM〇s電晶體3〇2將導通，從 ❹ 而確保將位元線309上拉至電壓準位Vdd。 第8圖為圖示根據本發明之一實施例之在讀取操作或 寫入操作期間執行之步驟的流程圖。在步驟5〇〇，開始 記隐趙存取操作’此後在步驟5〇5冑，判定該操作為讀 取操作還是寫入操作。假定該操作為讀取操作則該過 程進行至步驟510，在步驟510處，停止對位元線之預 充電。詳s之，此時，每一行中之電晶體3〇5 31〇將斷 開。此外’應注意，第7圖中顯示之電晶體43〇、435此 φ 時亦將斷開。 在步驟515處’將接著啟用含有經定址記憶體單元的 字線。應注意，儘管依次顯示步驟51〇與5 15，但此等 步驟之次序可反轉，或實際上其可並行執行。 在足以允許位元線中之一者上的電壓放電至可由感應 放大器感應之準位的預定感應時間之後’接著藉由發出 選擇信號至含有經定址記憶體單元之行中的NMOS電曰 曰目 體345’而在步驟52〇處導通感應放大器電路。 此後，在某一預定感應放大器安定時間（給定第5圖 23 201019343 中顯示之感應放大器之操作的速度，其將通常為非常短 之時間）之後，將在步驟525處導通用於含有經定址記 憶體單元之行的傳遞閘電晶體335、34〇，從而使得經由 路徑337、342發出輸出信號。藉由在導通傳遞閘之前等 待預定感應放大器安定時間經過，可防止與第6圖之栓 鎖電路相關聯的電容影響感應放大器電路之操作，且允 許感應放大器電路更快地操作。在步驟53〇處使用路 徑337、342上之輸出信號來使得將由感應放大器感應之 讀取資料值儲存於第6圖之栓鎖電路中。此後，在步驟 535處，可將此讀取資料值自該栓鎖電路輸出至第*圖 中所示之總體IO電路250。 若在步驟505 4 ’判定記憶體存取操作為寫人操作， 則該過程進行至㈣540,在步驟54〇冑，停止預充電 電晶體。步驟540等效於針對讀取操作所執行之步驟 51〇。在步驟545處，基於自總體1〇電路25〇發出之控 ，信號在本端電路中啟動寫人電晶體。因此基於: 定址記憶體單元’總體IO電路25〇將識別含有該經定址 記憶體單it之行，且將發出控制信號至與含有該經定址 ⑽體單元之子陣列相關聯之本端1〇電路，以使得寫入 驅動器電晶體侧、425得以啟動。待寫入至經定址記传 禮单几之資料值將提供為來自該總體⑽電路250之該等 控制信號中之一者，且將決定導通寫入電晶體42〇、425 中之哪-者’儘管步驟545顯示為在步驟之後，但 步驟545之實際的時間點並不關鍵。 24 201019343 在步驟5 50處，啟用含有經定址記憶體單元之字線， 此後，在步驟555處，接著導通所選行之傳遞閘電晶體 33 5、340。結果，自寫入驅動器電晶體42〇、425之輸出 將傳遞至所選行之位元線上’從而使得在步驟56〇處將 所需資料值儲存於經定址記憶體單元中。如先前所提 及，感應放大器中之PMOS電晶體315、32〇將確保兩個 位元線上的信號之間的清晰的邏輯iy邏輯〇分離，藉此 ❹ 確保經定址記憶體單元之正確操作。 自本發明之實施例的以上描述將瞭解，所論述之技術 允許顯著地簡化所提供之行多工器電路，通常記憶體單 兀*每行節省兩個電晶體及一控制線。此方法在用於諸如 第4圖中所示之記憶體陣列（其中提供複數個子陣列以 便縮短位元線之長度）中時尤其有益，因為在此等記憶 體裝置中，行多工器電路在每一本端1〇電路中皆需要， 且因此需要重複許多次。然而，本發明之實施例之技術 鲁不限於此等設計，且亦將導致使用長位元線（穿過記憶 體陣列之整個長度）的記憶體裝置中之空間節省。 考慮諸如第4圖中所示實施例，使用短位元線增加記 憶體單元之穩定性，且改良操作速度，同時亦減小功率 消耗。詳言之’短位元線具有比長位元線小之電容，且 因此其電壓將更快地下降，且可能不穩定之單元將因此 較不可能丢失其資訊。因此’使用此短位元線導致改良 之靜態雜訊邊限（SNM )»此外，短位元線從不會消耗多 於將其放電至邏輯準位〇所需之總電力的電力，且因為 25 201019343 短位元線之容量顯著小於長位元線之容量，因此功率消 耗明顯小於長位元線情況下之功率消耗。使用短位元線 之另一益處為’在短位元線中比在長位元線中導致更少 RC延遲。藉由採用本發明之實施例之技術，使用此等短 位元線變得更為實際，因為與每一子陣列相關聯而提供 本端10電路之耗用顯著減小。詳言之，藉由使用此等技 術來減小每一本端IO電路中所需之行多工器電路之大 ❹ 小，由此本端10電路所佔用之面積可顯著減小，藉此緩 和對由在記憶體裝置内複製本端IO電路所導致的面積 效率之任何不利影響。 本發明之實施例之技術通常可應用於多種技術中，且 可用於各種不同類型之記憶體單元。舉例而言，無關於 個別纪憶體單元係使用整體CMOS (互補金屬氧化物半 導體）技術建構還是替代地使用s〇I (絕緣體上矽）技 術建構’皆彳使用本發明。此外，本發明之實施例之技 • 術並不僅限於如第3圖中所示之使用配置為六個電晶體 單兀*之記憶體單元的記憶體裝置，而且可應用於使用受 讀取操作及寫入操作兩者影響之各種其他類型記憶體單 元之記憶體裝置。 儘管已在本文中描述本發明之特定實施例，但將顯而 =見’本發明*限於此’且可在本發明之範4内進行許 多修改及添加。舉例而言’以下附屬請求項之特徵可與 蜀立明求項之特徵進行各種組合，而不偏離本發明之範 26 201019343 【圖式簡單說明】 第1圖為示意性地圖示一已知記憶體裝置之方塊圖； 第2圖更詳細地圖示提供於第1圖之行多工器及輸入/ 輸出（ίο)控制區塊中之組件； 第3圖圖示6T SRAM記憶體單元之配置，該6T SRAM 記憶體單元可用以形成一記憶體裝置之記憶體陣列中的 . 個別記憶體單元； 第4圖不意性地圖示一記憶體裝置之配置’該記憶體 裝置包含複數個子陣列，其中每一子陣列及相關聯之本 端IO電路可使用本發明之實施例之技術加以建構； 第5圖圖不根據本發明之一實施例之與一子陣列中之 5己憶體單70之每—行相關聯的本端IO電路；

第7圖示意性地圖示 第6圖圖示栓鎖電路，在一實施例中，該栓鎖電路係 本k IO電路中，且在相關聯之子陣列的諸行 示根據本發明之一實施你丨夕JZL β ·=.丨

I驟的流程圖。 27 201019343 【主要元件符號說明】

ίο 記憶體單元 12 位元線 14 位元線 16 字線 18 字線 20 記憶體單元 22 位元線 24 位元線 30 記憶體單元 32 位元線 34 位元線 40 記憶體單元 50 記憶體單元 60 記憶體單元 70 行多工器 72 轉換閘 74 轉換閘 76 轉換閘 78 轉換閘 80 10 (輸入/輸出）控制區塊 82 感應放大器電路 28 201019343 84 寫入驅動器電路 100 PMOS電晶體 110 PMOS電晶體 120 NMOS電晶體 130 NMOS電晶體 140節點 150節點 160存取電晶體 參 170存取電晶體 180位元線 190位元線 200記憶體裝置 2 1 0子陣列 220本端IO電路 230子陣列行 φ 240總體控制區塊 250總體IO電路 260總體列解碼器 270記憶體單元 300記憶體單元行 305 PMOS電晶體 307位元線 309位元線 310 PMOS電晶體 29 201019343 315 PMOS電晶體 320 PMOS電晶體 325 NMOS電晶體 330 NMOS電晶體 33 5 NMOS電晶體/傳遞閘電晶體 337輸出線 340 NMOS電晶體/傳遞閘電晶體 342輸出線 參 345 NMOS電晶體 350 PMOS電晶體 355 PMOS電晶體 3 60反相器 362節點 3 64節點 365反相器 φ 400電路 405電路 * 410電路 . 415電路 420 NMOS電晶體 425 NMOS電晶體 430預充電電路 435預充電電路 30

Claims (1)

1. 201019343 七、申請專利範圍： 1. 一種記憶體裝置，其包含： ^單元之陣列，其配置成複數個列及複數個 行三至少-位元線與該複數個行中之每—行相關聯； 行多工器電路，其輕接至該複數個行’用於在-寫入 操作期間將寫入資料輸入至該複數個行中之一所選行， 及在n取操作期間輸出自—所選行感應之讀取資料之 一指示；及 栓鎖電路，其用於從在該讀取操作期間自該行多工器 電路輸出之讀取資料之兮"Jt- ^ 貝計之該扣不，偵測該讀取資料，且用 於健存該讀取資料； 該打多工器電路中每—與該複數個行相關聯之位元線 包含··一單一傳遞閘電晶體。

   2.如申請專利範圍第1項所述之記憶體裝置，其中在畜 讀取操作或該寫人操作期間，該複數㈣巾之 經啟用以識別該所選行中之—㈣址記憶體單元藉 在該寫人操作期間’將輸人至該所選行中之該寫 儲存於該經定址記憶體單Μ，且在該讀取操 /， 自該行多卫器電路輸出之讀取資料之該指示指丨·二 於該經疋址S己憶體單元中之該資料。 3.如申請專利範圍第 包含：用於該複數個行 項所述之記憶體裝置，其進一步 中之每一行之感應放大器電路， 31 201019343 每-感應放大器電路連接至該相關聯行之該 線，且在該讀取操作期間，該感應放大器電路自仙關 聯行感應該讀取資料，且將 器電路。 1取資枓輸出至該行多工 4.如申請專利範圍第3項所& 乐項所述之記憶體裝置，其中自用 於該所選行之該行多工5|雷攸於山 订夕器電路輸出之讀取資料之該指示 係歸因於該行多工器電路中 ❹ r t该傳遞閘電晶體中之一者 上的一臨限電壓差，而不同 丨J不田興該所選打相關聯之該 感應放大器電路感應之該讀取音料 Λ -買取頁料，且該栓鎖電路經建 構以在彳貞測待儲存之該讀取杳祖吐拟# & 碩取育枓時對該臨限電壓差不敏 感0 5.如申研專利範圍第3項所述之記憶體裝置，其中： 對於每一行，該相關聯之至少一位元線包含：一對位 參 元線； 在該讀取操作之前，該對位元線經預充電至一第一電 壓準位； 在該讀取操作期間’該感應放大器電路藉由偵測該相 關聯行之該對位元線之間的電壓之一差異，而偵測該讀 取資料值’且取決於該偵測而將該對位元線中之一者上 的該電壓驅動至一第二電壓準位。 6.如申請專利範圍第5項所述之記憶體裝置，其中在該 32 201019343 讀取操作期間，該行多^電路制㈣至該所選行之 s 、元線的對傳遞閘電晶體，自該對傳遞閘電晶體 之该輸出提供自該行多工器電路輸出之讀取資料之該指 不’且該指示係歸因於該對傳遞閘電晶體中之—者上的 -臨限電壓差，而不同於由與該所選行相關聯之該感應 放大器電路感應之該讀取資料。 ❿ 7.如申明專利範圍第6項所述之記憶體裝置，其中： 自該行多工器電路輸出之讀取資料之該指示包含：第 一電壓信號及第二電壓信號’該等f壓信號中之一者的 值受該臨限電壓差之影響；且 該栓鎖電路經配置以藉由確保儲存於該栓鎖電路中之 該讀取資料係由不受該臨限電壓差影響之該電壓信號來 決定，而自讀取資料之該指示㈣測該讀取資料。 8. 如申請專利範圍第！項所述之記憶體裝置，其十該行 多工器電路中之每—傳遞閘電晶體為-NM0S電晶趙。 9. 如申請專利範圍第7項所述之記憶體裝置，直中. 該行多工ϋ電路中之每—傳遞閘電晶體為—nm〇 晶體；且 % 該栓鎖電路包含：並行地輕接於—參考電壓與一 70件之間的—對P刪電晶體，自該行多卫器電路輸出 之該第—電壓信號及該第二電壓信號係提供至該斜 33 201019343 PMOS電晶體之個別閘極。 10·如申請專利範圍第9項所述之記憶體裝置，其中在該 讀取操作之前’該對PMOS電晶體之該等閘極經預充電 至一第一電壓準位。 11.如申請專利範圍第3項所述之記憶體裝置，其中： 對於每一行，該相關聯之至少一位元線包含：一對位 元線；且 每一感應放大器電路包括：一對交叉連接之電晶體， 在該寫入操作期間，該對交又連接之電晶體用以避免該 對位兀線中之一者在程式化一經定址記憶體單元期間浮 動。 12. —種總體記憶體裝置，其包含： • 錢個如申請專利範圍第Μ所述之記憶體裝置；及 總體輸入/輸出電路，在一讀取操作期間，該總體輸入 /輸出電路接收儲存於至少一栓鎖電路中之該讀取資料 作為輸入。 —種記憶體裝置，其包含： 複數個子陣列，每一子陣列包含 複數個行之複數個記憶體單元， 個行中之每一行相關聯； 配置成複數個列及 至少一位元線與該複數 34 201019343 與每一子陣列相關聯之子陣列輸入/輸出電路，每—子 陣列輪入/輸出電路包含：耦接至該相關聯子陣列之該複 數個行之行多工器電路，用於在一寫入操作期間將寫入 資料輸入至該複數個行中之一所選行，且在一讀取操作 期間輸出自一所選行感應之讀取資料之一指示，該行多 工器電路中每一與該複數個行相關聯之位元線包含··— 單一傳遞閘電晶體；及 m 栓鎖電路，其用於從在該讀取操作期間自該行多工器 電路輸出之讀取資料之該指示，偵測該讀取資料，且用 於健存該讀取資料以供總體輸入/輸出電路隨後讀取。 14. 如申請專利範圍第13項所述之記憶體裝置其十單 獨栓鎖電路提供於每一子陣列輸入/輸出電路中。 15. 種操作一記憶體裝置之方法，該記憶體裝置包含， 配置成複數個列及複數個行之記憶體單元之一陣列，至 少一位元線與該複數個行中之每一行相關聯該方法包 含以下步驟： 使用耦接至該複數個行之行多工器電路來在一寫入操 月門將寫入貝料輸入至該複數個行中之一所選行，及 =一讀取操作期間輸出自一所選行感應之讀取資料之— 扣不，該行多工器電路中每一與該複數個行相關聯之位 疋線具有：—單—傳遞閘電晶體；及 在讀取操作期間，使用栓鎖電路在該讀取操作期間 35 201019343 工器電路輸出之讀取資料之該指示，偵測 並儲存該讀取資料β 16. —種記憶體裝置其包 記憶體單元I# 工構件之一陣列，其配置成複數個列及複數 個行，至少一 ^ 位70線構件與該複數個行中之每一行相關 聯；

   考于 多 _ 口 器構件，其耦接至該複數個行，用於在一寫入 、期間將寫入資料輸入至該複數個行中之一所選行， 2讀取操㈣間輪出自—Μ選行感應之讀取資料之 —指示；及 禮杜=構件其用於從在該讀取操作期間自該行多工器

   來自從該行多 該讀取資料， 構工器：件中每一與該複數個行相關聯之位元線 匕含.—早一傳遞閘電晶體構件。 36