TW201017890A - Semiconductor device, method for manufacturing semiconductor device, transistor substrate, illumination device and display device - Google Patents

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Noboru Fukuhara
Akira Hasegawa
Tomonori Matsumuro
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Sumitomo Chemical Co
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Description

201017890 六、發明說明： ’ .【發明所屬之技術領域】 本發明係關於一種半導體裝置、半導體裝置之製造方 法、電晶體基板、發光裝置及顯示裝置。特別是，本發明 係關於具備金屬氧化物作為半導體活性層的半導體裝置、 半導體裝置之製造方法、電晶體基板、發光裝置及顯系装 置。此外’本案係與下述曰本申請案相關連。 曰本特願2008-211096申請日2008年8月19曰 ®【先前技術】 近年來，具備金屬氧化物作為半導體活性層的半導艨 裝置係被期待用於顯示裝置等之驅動用電晶體、特別是用 於像素驅動用電晶體等之用途。氧化物半導體係可在低溫 下製造’且載體（carrier)之移動度高。此外，氧化物半導體 亦可相對於可見光呈透明’亦可作為驅動顯示裝置之像素 用的透明之薄膜電晶體（TFT)的半導體活性層等來使用。 ❹在專利文獻1中，揭示一種藉由將電子載體濃度未達1018/ cm 3的非晶氧化物使用在半導體活性層，而實現常閉 (Normally Off)動作的薄膜電晶體（TFT)。具體而言， 係利用InGa〇3 ( ZnO) m ( m為未滿6之自然數）之非晶 氧化物，並控制成膜時之氧分壓，藉此將電子載體濃度未 達1018/cm 3的非晶氧化物予以成膜。再者，記載有：非晶 氧化物之活性層係包含第1區域、及比前述第1區域更接 近閘極絕緣膜之第2區域，前述第2區域之氧濃度係比前 述第1區域之氧濃度高。 3 321455 201017890 (專利文獻1):日本特開2006-165529號公報 【發明内容】 (發明所欲解決之課題） 然而，在上述習知技術中，由容易產生氧缺陷之觀 點、容易產生載體電子之觀點等來看，難以使電晶體之臨 限値電壓穩定化。 因此，本發明之目的在於提供一種將氧化物半導體使 用在活性層之臨限値電壓穩定的電晶體。 (解決課題之手段） 為了要解決上述課題，本發明人係經過精心之研究而 完成本發明。亦即，本發明之第1樣態係提供一種半導體 裝置，係具備：第1氧化物層；第2氧化物層，其薄片電 阻（sheet resistance )之値比前述第1氧化物層之薄片電阻 之値大；一對輸入輸出電極，與前述第1氧化物層電性結 合；及控制電極，控制前述一對輸入輸出電極之間的阻抗； 並依序配置前述控制電極、前述第1氧化物層及前述第2 氧化物層。在此，前述第1氧化物層及前述第2氧化物層 係可由金屬氧化物所構成。此外，在以後之說明中，亦有 將第1氧化物層稱為第1金屬氧化物層、將第2氧化物層 稱為第2金屬氧化物層之情形。 在上述半導體裝置中，前述第1金屬氧化物層可包含 至少Zn (辞）或Sn (錫）。前述第2金屬氧化物層可包含 前述第1金屬氧化物層中所包含之金屬元素中之至少一 種。前述第2金屬氧化物層亦可具有超過1χ105Ω/□之薄 201017890 片電阻。再者，前述第1金屬氧化物層亦可包含由In、Sn、 Zn及Mg所構成之元素群中所選出之至少一種元素，前述 第2金屬氧化物層係可實質上不包含In。前述第1金屬氧 化物層係可包含In。前述第1金屬氧化物層之In濃度係在 層厚方向產生變化，且In濃度係越接近前述控制電極越 大。 在上述半導體裝置中，前述第1金屬氧化物層之載體 之移動度係可比前述第2金屬氧化物層之載體之移動度 ® 大。前述第2金屬氧化物層之氧濃度係可比前述第1金屬 氧化物層之氧濃度大。前述第2金屬氧化物層中之禁制帶 的能量寬度係可比前述第1金屬氧化物層中之禁制帶的能 量寬度大。前述第2金屬氧化物層係包含構成所產生之主 要載體為電洞之金屬氧化物的金屬元素，前述第2金屬氧 化物層之前述金屬元素的濃度係比前述第1金屬氧化物層 之前述金屬元素的濃度大。再者，前述第2金屬氧化物層 ❹亦可包含由 Al、Zr、Mo、Cr、W、Nb、Ti、Ga、Hf、Ni、 Ag、V、Ta、Fe、Cu、Pt、Si及F戶斤構成之元素群中戶斤選 出之至少一種元素。 本發明之第2樣態係提供一種半導體裝置之製造方 法，係具備：準備基板之階段；形成第1金屬氧化物層之 階段；形成其薄片電阻之値比前述第1金屬氧化物層之薄 片電阻之値大的第2金屬氧化物層之階段；形成與前述第 1金屬氧化物層電性結合之一對輸入輸出電極的階段；及 形成用以控制前述一對輸入輸出電極之間的阻抗之控制電 5 321455 201017890 極的階段。 本發明之第3樣態係提供一種電晶體基板，係具備： 第1金屬氧化物層；第2金屬氧化物層，其薄片電阻之値 比前述第1金屬氧化物層之薄片電阻之値大；一對輸入輸 出電極，與第1氧化物層電性結合；及控制電極，控制前 述一對輸入輸出電極之間的阻抗；並依序配置前述控制電 極、前述第1金屬氧化物層及前述金屬第2氧化物層。 本發明之第4樣態係提供一種發光裝置，係具備：發 光元件、及結合在前述發光元件且控制前述發光元件之發 〇 光的半導體裝置；前述半導體裝置係具備：第1金屬氧化 物層；第2金屬氧化物層，其薄片電阻之値比前述第1金 屬氧化物層之薄片電阻之値大；一對輸入輸出電極，與前 述第1金屬氧化物層電性結合；及控制電極，控制前述一 對輸入輸出電極之間的阻抗；並依序配置前述控制電極、 前述第1金屬氧化物層及前述第2金屬氧化物層。 本發明之第5樣態係提供一種顯示裝置，係具備：像 @ 素、及結合在前述像素且控制前述像素之顯示的半導體裝 置；前述半導體裝置係具備：第1金屬氧化物層；第2金 屬氧化物層，其薄片電阻之値比前述第1金屬氧化物層之 薄片電阻之値大；一對輸入輸出電極，與前述第1金屬氧 化物層電性結合；及控制電極，控制前述一對輸入輸出電 極之間的阻抗；並依序配置前述控制電極、前述第1金屬 氧化物層及前述第2金屬氧化物層。 (發明之效果） 6 321455 201017890 依據本發明，可提供一種將氧化物半導體使用在活性 ，層之臨限値電壓穩定的電晶體。而且，亦可削減半導體活 性層中之屬於稀少金屬資源之in的使用量’本發明對於工 業有用。 【實施方式】 以下，利用發明之實施形態具體地說明本發明。再 者，本發明並非限定於以下實施形態。而且’實施形態中 所說明之特徵的全部組合並不一定為發明之解決手段所必
須者。 第1圖係概略性顯示薄膜電晶體1 〇〇之剖面之一例。 薄膜電晶體100係本發明之半導體裝置之一例。薄膜電晶 體100係具備基板110、控制電極120、絕緣層130、金屬 氧化物層140及輸入輸出電極150。絕緣層130係可具有 閘極接觸用開口 132。金屬氧化物層140可具有第i金屬 氧化物層142及第2金屬氧化物層144。輸入輸出電拖I% 可具有一對源極電極152及汲極電極154。基板11〇、_制 電極120、絕緣層130、第1金屬氧化物層142、第2金屬 氧化物層144及輸入輸出電極150係在形成有輸八輪出電 極150之區域的至少一部分，依上述順序配置在與基板 之一方主面112大致垂直的方向。 基板110可具有絕緣性。基板110可具有可幾性，且 相對於可見光具有透明或透光性。就基板11〇而令 _ ^ Q，不僅 可使用石夕基板、藍寶石基板、玻璃基板，亦可使用咐熱性 比該等基板低之基板。亦可使用聚乙烯、聚對苯二田说 T酸乙 321455 7 201017890 二酯（PET)、高分子材料玻璃、聚合物薄膜之類的有機材 料之基板作為基板110。 控制電極120係藉由控制電極120所產生之電場，來 控制第1金屬氧化物層142内之載體的空間分佈，藉此控 制一對輸入輸出電極150之間的阻抗。控制電極120亦可 為Al、Cu、Mo、Ni、Au等金屬、經高摻雜之多晶矽等導 電性材料。此外，控制電極120亦可為銦氧化物、錫氧化 物、辞氧化物、鋅錫氧化物、銦錫氧化物等相對於可見光 具有透明或透光性的透明導電性材料。 © 控制電極120係可利用例如CVD法、濺鍍法來形成。 亦可在控制電極120與絕緣層130之間，形成用以改善控 制電極120與絕緣層130之接著性的接著層。接著層係可 包含Ti、Cr、Ni。在此，在本說明書中，「摻雜」不僅指 使矽等之構造敏感之物質產生載體之情形，亦包含使金屬 氧化物等氧化物之組成變化的情形。此外，「摻雜物」係表 示被摻雜之元素。 @ 絕緣層130係將控制電極120與第1金屬氧化物層 142予以電性絕緣。絕緣層130可為相對於可見光具有透 明或透光性的絕緣性材料。就上述絕緣性材料而言，可使 用無機絕緣材料、絕緣性有機材料。就上述無機絕緣材料 而言，可使用例如絕緣性ZnO、SiN、Si〇2、Al2〇3、MgO、
Ce02、Si02。絕緣性ZnO係在ZnO摻雜可獲得1價之價 數之元素或5B族元素，並進一步摻雜3d過渡金屬元素而 得者。此外，就上述有機絕緣性材料而言，可使用例如聚 8 321455 201017890 酿亞胺、樹脂、聚合物薄模。絕緣層130係可藉由例如CVD 法、濺鍍法及塗布法所形成。 絕緣層130係可在與基板110之-方主面大致垂直的 方向具有貫通絕緣層13〇的閘極接觸用開口 132。藉此， 控制電極120係經由閘極接觸用開口 132與未圖示之外部 電源電性結合。 再者，在本實施形態中，係針對將控制電極120與第 1金屬氧化物層142隔著絕緣層13G而配置，藉此將兩者 電性絕緣之情形加以說明，但並未限定於此。例如，絕緣 2 130亦可為以2種類以上之不同的材料所構成之積層構 造。此時，亦可為組合無機絕緣材料與有機絕緣材料之積 層構造。 第1金屬氧化物層142係包含金屬氧化物。第1金屬 氧化物層142係與源極電極152及汲極電極154電性結 合’且在源極電極152及汲極電極154之間形成活性區域， ©而發揮作為半導體活性層之作用。亦即，藉由控制電極12〇 所產生之電％，來控制第1金屬氧化物層142之内部之載 體的空間分佈，結果，控制形成在第丨金屬氧化物層142 之内部之活性區域的阻抗。第〗金屬氧化物層142亦可為 非晶質之金屬氧化物’亦可為例如包含微結晶之結晶性的 金屬氧化物。例如’在使用耐熱性低之基板作為基板11() 時’可使用非晶質之金屬氧化物作為第1金屬氧化物層 142。在使用玻璃基板作為基板n〇時，可使用結晶性之金 屬氧化物作為第1金屬氧化物層142。 321455 9 201017890 第1金屬氧化物層142可包含相對於可見光具有透明 或透光性的金屬氧化物。第1金屬氧化物層142可為例如 ln203、Sn02、ZnO、InGa03 ( ZnO )m(m 為未滿 6 之自 然數）。就相對於可見光具有透明或透光性的金屬氧化物之 其他例而言，第1金屬氧化物層142係可為銦錫氧化物 (ITO)、銦鋅氧化物（ZIO)、銦鋅氧化物（IZO)、銦鎢氧 化物（IW0)、鋁摻雜鋅氧化物（ΑΖΟ)、鎵摻雜鋅氧化物 (GZO )、氟摻雜鋅氧化物（FZ〇)、録摻雜錫氧化物(ατό)、 氬摻雜錫氧化物（FTO)、鎂氧化物（Mg〇)、鎵銦氧化物 (GIO)、鋅銦錫氧化物（ZIT〇)、鋅錫氧化物（ζτ〇)、及 鋅鎂氧化物。在此，在本說明書中，「金屬」除了指金屬元 素及過渡金屬元素以外，亦包含B、Si、Ge、As等半金屬 元素。 第1金屬氧化物層142亦可包含至少鋅（Zn)或錫 (Sn)。此時’第i金屬氧化物層142可包含仏及二。藉 、:f %添加在包含Zn之金屬氧化物，抑制金屬氧化物‘ .性。第1金屬氧化物層142可例如藉由濺鍍形成，复 比調整成鋅氧化物與錫氧化物之組成 以步成i1 時，亦可在氧環境下進行機趟， ⑷二由金屬氧化物層142。此外，第1金屬氧化物層 '由RF減鍍法所形成。例如，-面將包含換吟 之氣體供給至基板110 :將W摻雜物 雜有摻雜物之第1金屬氧化物層142。 也成 第1金屬氧化物層142係可包含由In、Sn、zn及％ 32l455 10 201017890 所構成之元素群中所選出之至少1個元素。第1金屬氧化 ，物層142係可包含In。本發明人發現將銦（In)添加在至 少包含Zn或Sn之金屬氧化物時，電子移動度及載體濃度 會增加。由於將包含In之金屬氧化物使用在形成有薄艇電 晶體100之通道的區域，因而可使第1金屬氧化物層142 之厚度變薄至比電晶體為ON之狀態下的通道之厚度略厚 的程度。在電晶體為ON之狀態下，形成在絕緣層13〇與 第1金屬氧化物層142之界面的通道之厚度係可為1至 ❿2nm左右。 在程序效率之觀點上，較佳為將第】金屬氧化物層 142之厚度變薄。然而，第1金屬氧化物層142之厚度變 薄時，薄膜電晶體100之特性對於通道附近之氧缺陷或來 自外部之損傷變得敏感，而難以抑制薄膜電晶體100之特 性變動。因此，例如薄膜電晶體100係可具備具有第i金 屬氧化物層142及電阻比第i金屬氧化物層142大之第2 ❹金屬氧化物層144的活性層，並將添加匕之金屬氧化物使 用在比第2金屬氧化物層144靠近控制電極12〇側而配設 之第1金屬氧化物層142。因此’即使將第i金屬氧化物 層之厚度變薄時，亦能在維持薄膜電晶體ι〇〇之性能 的狀fe下，抑制薄膜電晶體100之特性變動。由於可使第 1金屬氧化物層〗42之厚度變薄，因此可抑制稀少金屬In 之使用量。 第2金屬氧化物層144係可實質上不包含匕。藉此， 可更削減薄膜電晶體100之In使用量。在此，在本說8明書 321455 11 201017890 中，「實質上不包含」除了指第2金屬氧化物層144之In 濃度在測量限界以下之情形，亦包括In作為在製造過程中 不可避免之雜質而包含在第2金屬氧化物層144中之情 形，且包括包含在第1金屬氧化物層142或輸入輸出電極 150之In擴散至第2金屬氧化物層144中的結果，在第2 金屬氧化物層144中包含In之情形。 第1金屬氧化物層142之厚度係3nm以上、50nm以 下，較佳為3nm以上、10nm以下，更佳為3nm以上、5nm 以下。當第1金屬氧化物層142之厚度比3nm薄時，第1 © 金屬氧化物層142之薄膜的形態波動及第2金屬氧化物層 144之影響會變大，且第1金屬氧化物層142之移動度會 降低。另一方面，即便使第1金屬氧化物層142之厚度比 50nm厚，薄膜電晶體100之性能亦不會大幅改善。 第1金屬氧化物層142之In元素的濃度可在層厚方 向、亦即在與基板110之一方主面大致垂直的方向變化。 例如，In元素之濃度係可隨著接近控制電極20而增加。 _ 藉此，可在控制電極20之附近形成移動度高之層，而使 In之添加更為有效。例如，藉由在以滅鑛法進行之成膜中 追加乾材，即可使層厚方向之上述元素的濃度變化。此外， 藉由在以RF濺鍍法進行之成膜中使包含摻雜物之氣體的 分壓變化，即可使層厚方向之上述元素的濃度變化。 金屬氧化物係容易形成氧缺陷，而具有電導載體。電 導載體係使電晶體之臨限値電壓變動。位於越離開控制電 極之距離的電導載體，越能使電晶體之臨限値電壓大幅變 12 321455 201017890 動。藉由使金屬氧化物之膜厚變薄，可抑制電導載體對電 ， 晶體之臨限値電壓的影響。然而，當金屬氧化物之膜厚變 薄時，如上所述難以抑制薄膜電晶體1〇〇之特性變動。再 者，當金屬氧化物之氧濃度變高時，來自與金屬氧化物電 性結合之輸出輸入電極的電荷注入變得不穩定。 因此，例如薄膜電晶體100係可具備具有第i金屬氧 化物層142及比第1金屬氧化物層142之電阻大之第2金 屬氧化物層144的活性層，且包含在第2金屬氧化物層144 ⑩之金屬氧化物的氧濃度係比較第2金屬氧化物層144接近 控制電極120側配設之第〗金屬氧化物層142所含之金屬 氧化物的氧濃度大。藉此，可抑制在離開控制電極2〇之區 域產生電導載體。結果，即使將第2金屬氧化物層142之 厚度變薄時，亦可在維持薄膜電晶體1〇〇之性能的狀態 下，抑制薄膜電晶體1〇〇之特性變動。例如，在以濺鍍法 進行之成膜中，藉由使反應容器内之氧的分壓增加，即可 參使第1金屬氧化物層142中之氧濃度增加。 第2金屬氧化物層144可包含薄片電阻之值比第^金 屬氧化物層142之薄片電阻之値大的金屬氧化物層。關於 第2金屬氧化物層144，係在薄膜電晶體1〇〇之至少一部 分依序配置控制電極12〇、第】金屬氧化物層142及第2 金屬氧化物層144。如上所述，在第】金屬氧化物層142 之與控制電極120相對向之面的相反側面，配置有薄片電 阻大之第/金屬氧化物層144，因此可在維持薄膜電晶體 100之性能的狀態下，使薄膜電晶體100之臨限储電龍 321455 13 201017890 疋化。第2金屬氣化物層144亦可與第1金屬氧化物層142 相接。 第2金屬氧化物層144之氧濃度係可比第1金屬氧化 ifn ^ 142 ^ 氧濃度大。藉此，可使第2金屬氧化物層144 之薄片電随之値比第1金屬氧化物層142之薄片電阻之値 大^ 〇 jJ：匕外，給 第2金屬氧化物層144係可具有超過ΐχΐ〇5〇/ □之薄片”且。薄片電阻之SI單位係為〔Ω〕，但在本說 明書中’亦有使用〔Ω /□〕或〔Ω /sq〕做為薄片電阻之 單位的情形。 1
係斜對鋅錫氧化物，表示成膜時之供給氣體中之 氧濃度、I續U _ 〃辱片電阻、薄片載體濃度及電洞移動度之關係。 辞锡氧化物係使用鋅錫氧化物之燒結體作為靶材，並利用 RF錢㈣而形成。乾材燒結體係在以莫耳比成為2 : 1之 方式祥量Ζπγ» »·、 η〇粉末（高純度化學（股）製，純度99.9%) a Sn〇2 (向純度化學（股）製，純度99.9%)後，經由以 乾式球磨機所進行之混合、預燒結（9GGt：，5小時）、乾 式氣碎、加®成形、正式燒結（1013hPa、1200。(：、5小時） 而传者。所得之燒結體的密度係5.43g/cm3。以平面磨床研 磨所彳于之燒結體的兩面，以作成乾材。 在濺鍍裝置之腔室（chamber )内配置玻璃基板 (Corning公司製1737)及上述靶材，一面將包含氧及氬 (Ar)之氣體供給至腔室，一面進行藏鐘。腔室内之壓力 係設定為0.5Pa ’基板溫度係設定為20CTC，濺鍍電力係設 定為50W ’並進行1小時之錢鐘。由滅鍍所得之鋅錫氧化 321455 14 201017890 物係為η型半導體’膜厚為ι〇3至1〇5mn。尺仙丨至Run 4 中’藉由調整供給氣體中之氧的分壓，調整供給氣體中之 氧濃度。Run.l至Run.4之供給氣體中的氧濃度係如表i 所不’分別為 Ovol%、〇.ιν〇1%、lv〇1%、1〇v〇1%。 薄片電阻、薄片載體濃度及電洞移動度係使用東陽科 技（股）製ResiTest8300，在室溫下進行測定。測定係在 暗室内進行’磁場係設定為〇 51^如表1所示’隨著金屬 魯氧化物之氧濃度的增加，薄片電阻會增加。此外，隨著金 屬氧化物之氧濃度的增加，薄片載體濃度及電洞移動度會 降低。 [表1]
No. 試樣 測定結果 靶材之組成 氧濃度 [Vol %] 薄片電阻 [Ω/口] 薄片載體 賴on-2] 電洞移動度 [cm2/Vs] Run.l Zn2Sn04 0 5.73xl03 7.27xl013 14.9 Run.2 Zn2Sn04 0.1 1_18χ105 4.89xl012 10.8 Run.3 Zn2Sn04 1 2.85xl06 3.59xlOn 6.11 Run.4 Zn2Sn04 10 2.56xl07 4.85xl010 5.02 第2金屬氧化物層144可包含A卜Zr、Mo、Cr、W、 Nb、Ti、Ga、Hf、Ni、Ag、V、Ta、Fe、Cu、Pt、Si 及 F 所構成之元素群中所選出之至少1個元素。由於第2金屬 氧化物層144中包含該等元素，因此第2金屬氧化物層144 15 321455 201017890 之薄片電阻之値會增加。 表2係針對鋅锡氧化物，表示在金屬氧化物中摻雜有 摻雜物時之薄片電卩且的變化。鋅錫氧化物係使用鋅锡氧化 物之燒結體作為乾材，並利用RF濺鍍靶而形成。在賤錢 裝置之腔室内配置坡璃基板（Corning公司製Π37)及靶 材。 在推雜Ga或F以外的摻雜物時，在上述靶材之侵餘 部配置包含摻雜物之小薄片（chip)。小薄片係使用尺寸為 5mmx5mm且厚度為lmm之大小的小薄片。此外，小薄片 中之摻雜物的純度係99.9%以上。在摻雜〇3時，係取代上 述小薄片而配置氧化鎵（Ga2〇3)之燒結體粒塊(pellet)。 前述燒結體粒塊係使用直徑1〇mm且厚度3mm之粒塊。在 摻雜F時，係配置摻雜有氟化鋅（ΖηΙ?2)及氟化錫 的Zi^SnO4之燒結體粒塊，來取代上述晶片。前述燒結體 粒塊係使用直么1 〇mm且厚度3mm之粒塊。 在將玻璃基板、靶材及小薄片配置在濺鍍裝置後，一 面將氬（A〇氣供給至腔室’―面進行濺鍍，而在玻璃基 板堆積金屬氧化物。腔室内之壓力係設定為 0.5Pa，基板 溫度係設疋為200C，濺鍍電力係設定為5〇w，並進行Γ 小時之濺鍍。由濺鍍所得之鋅錫氧化物的膜厚為1〇4至 116nm 〇 薄片電阻係使用東陽科技（股）製ResiTest83〇〇，在 室溫下進行測定。如表2所示，包含有由a卜Zr、Mo、
Cr、W、Nb、Ti、Ga、Hf、Ni、Ag、v、Ta、&、Cu、pt、 321455 16 201017890
Si及F所構成之元素群中所選出之至少1個元素的金屬氧 化物之薄片電阻之値，係比未包含上述元素之金屬氧化物 之薄片電阻之値大。 [表2] 摻雜元素 薄片電阻 [Ω/D] 無 3.05E+0.3 A1 9.18E+0.3 Zr 1.06E+0.4 Mo 1.13E+0.4 Cr 1.25E+0.4 W 1.50E+0.4 Nb 1.54E+0.4 Ti 1.69E+0.4 Ga 1.90E+0.4 Hf 2.34E+0.4 Ni 2.50E+0.4 Si 2.99E+0.4 Ag 3.25E+0.4 V 4.30E+0.4 Ta 8.80E+0.4 Fe 1.06E+0.5 F 1.20E+0.5 Cu 2.55E+0.7 Pt 7.13E+0.7 17 321455 201017890 第2金屬氧化物層144係可包含第1金屬氧化物層 142所含之金屬元素中的至少一種。例如，在第1金屬氧 化物層142包含Zn及Sn時，第2金屬氧化物層M4亦可 包含Zn及Sn。藉此’在第2金屬氣化物層144與第1金 屬氧化物層142之間形成良好之界面，結果，可抑制薄膜 電晶體100的特性劣化。 第2金屬氧化物層144可含有對於可見光具有透明或 透光性的金屬氧化物。第2金屬氧化物層144可為非晶質 之金屬氧化物’亦可為結晶性之金屬氣化物。例如，在使 用耐熱性低之基板作為基板110時’可使用非晶質之金屬 氧化物作為第2金屬氧化物層144。再者，在使用玻璃基 板作為基板110時，可使用結晶性之金屬氧化物作為第2 金屬氧化物層144。 第2金屬氧化物層144之厚度可為1〇nm以上i〇〇nm 以下。當第2金屬氧化物層144之厚度比1〇nm薄時，難 以獲得上述效果，另-方面，當第2金屬氧化物層144之 厚度比IGOmn厚時，成本效益會劣化。再者，由於在離開 控制電極120之區域產生電導載體的機會會增加，因此並 不理想。第1金屬氧化物層142之厚度與第2金屬氧化物 層144之厚度的合計可為1〇〇nm以下。 再者’在本實施形態中，藉由使第2金屬氧化物層M4 之薄片電阻僅比第1金屬氧化物層U2之薄片電阻値大， :使薄膜電晶體勤之臨限値電壓穩定化，但使薄膜電晶 體1〇0之臨限値電壓穩定化的構成並不限定在該實施形 321455 18 201017890 態。例如，第2金屬氧化物層144之載體移動度係可比第 ，1金屬氧化物層142之載體移動度小。藉此，可抑制第2 金屬氧化物層144中之電導載體對電晶體之臨限値電壓的 影響，並使薄膜電晶體100之臨限値電壓穩定化。例如， 第2金屬氧化物層144中之In元素的濃度比第〗金屬氧化 物層142之In元素的濃度小時，第2金屬氧化物層144之 載體的移動度係比第1金屬氧化物層142之载體的移動度 /J\ 〇 就使薄膜電晶體1〇〇之臨限値電壓穩定化之其他構成 而吕，第2金屬氧化物層144之禁制帶的能量寬度亦可比 第1金屬氧化物層142之禁制帶的能量寬度大。具體而言， 例如在第2金屬氧化物層144添加由Be、Mg、B、A卜
Ga C、Si及Ge所構成之元素群中所選出之至少i個以 的元素並且使弟2金屬氧化物層⑷之上述元素的濃 =第1金屬氧化物層142之上述元素的濃度大即可。較 ❿佳為添加Ga、A1。 ㈣，者第2金屬氧化物層144係包含構成所發生之主 =载體為電洞之金屬氧化物的金屬元素，第2金屬氧化 曰44之該金屬元素的濃度亦可比第！金屬氧化物層
Mo、N該金屬元素的濃度大。再者’上述金屬元素較佳為 化物二CU，更佳為CU。藉此，會有可控制第2金屬氧 化物層144之電阻增加之情形。 層14^電極152及沒極電極154可為與第1金屬氧化物 '性結合之一對輸出輸入電極15〇的一例。源極電 321455 19 201017890 極152及汲極電極154可使用與控制電極120相同之材 料。此外，在本實施形態中，輸出輸入電極150係經由第 2金屬氧化物層144而與第1金屬氧化物層142電性結合， 但並不限定於該實施形態。例如，亦可在輸入輸出電極150 與第2金屬氧化物層144之間形成與第2金屬氧化物層144 歐姆接合之層。此外，輸入輸出電極150亦可由複數個層 所形成，而輸入輸出電極150係可與第2金屬氧化物層144 或第1金屬氧化物層142歐姆接合。 此外，在本實施形態中，薄膜電晶體100係所謂逆堆 © 疊（Inverted staggered )型之薄膜電晶體（TFT )，惟薄膜 電晶體100並不限定於此。例如，可為堆疊型之TFT，亦 可為共面（coplanar )型之TFT，亦可為逆共面型之TFT。 再者，亦可在耐熱性高之基板形成控制電極120、絕緣層 130、金屬氧化物層140及輸入輸出電極150後，在將控制 電極120、絕緣層130、金屬氧化物層140及輸入輸出電極 150轉印至耐熱性低之基板。 _ 依據以上之記載，揭示一種具備薄膜電晶體100之電 晶體基板。亦即，揭示一種電晶體基板，係具備：第1金 屬氧化物層；第2金屬氧化物層，其薄片電阻之値比前述 第1金屬氧化物層之薄片電阻之値大；一對輸入輸出電 極，與前述第1金屬氧化物層電性結合；及控制電極，控 制前述一對輸入輸出電極之間的阻抗；且依序配置有前述 控制電極、前述第1金屬氧化物層及前述第2金屬氧化物 層0 20 321455 201017890 第2圖係概略性顯示薄膜電晶體100之製造步驟的剖 面之一例。如第2圖所示’首先準備基板110。基板no 係可為破璃基板、高分子材料玻璃基板、塑耀·基板及聚合 物薄膜。接著，在基板110之一方主面112侧，形成有控 制電極120及絕緣層130。關於控制電極12〇及絕緣層 130’可在基板11〇之至少一部分，在與主面112大致垂直 的方向依序配設基板110、控制電極12〇及絕緣層13〇而 形成。 控制電極120係可為Al、Cu、Mo、Ni、Au等金屬、 經高摻雜之多晶矽等導電性材料。此外，控制電極12〇可 為銦氧化物、錫氧化物、鋅氧化物、鋅錫氧化物、銦錫氧 化物等相對於可見光具有透明或透光性的透明導電性材 料。控制電極120係藉由例如藏鑛法所形成。控制電極120 亦可藉由光微影法、剝離法等進行圖案化。 絕緣層130係可為絕緣性ZnO、SiN、Si02、Al2〇3、 ❹MgO、Ce02、Si〇2、聚醯亞胺、聚合物薄膜。絕緣層i3〇 係可藉由例如CVD法、濺鍍法、塗布法所形成。 第3圖係概略性顯示薄膜電晶體1 〇〇之製造步驟的剖 面之一例。如第3圖所示，在基板11〇之一方主面〗12側 形成有第1金屬氧化物層142。關於第1金屬氧化物層 142 ’可在基板110之至少一部分，在與主面112大致垂直 的方向依序配置基板110、控制電極12〇、絕緣層130及第 1金屬氧化物層142而形成。第1金屬氧化物層142係可
為例如 ITO、ZITO、ZIO、GIO、ZTO、ft〇、AZO、GZO 321455 21 201017890 等具透明導電性之金屬氧化物。 第1金屬氧化物層142係可藉由例如濺鍍法所形成。 此時，亦可將稀有氣體與氧之混合氣體供給至反應容器。 第4圖係概略性顯示薄膜電晶體100之製造步驟的剖 面之一例。如第4圖所示，在基板110之一方主面112側 形成有第2金屬氧化物層144。關於第2金屬氧化物層 144,可在基板11〇之至少一部分，在與主面112大致垂直 的方向依序配置基板110、控制電極120、絕緣層13〇、第 1金屬氧化物層142及第2金屬氧化物層144而形成。第2 ❹ 金屬氧化物層144係可為錫氧化物、鋅氧化物、鋅錫氧化 物等不含In之金屬氧化物，或在不含上述In之金屬氧化 物摻雜有換雜物的金屬氧化物。例如，可摻雜例如由A1、 、Mo、Cr、W、Nb、Ti、Ga、Hf、Ni、Ag、V、Ta、Fe、
Cu'Pt、Si及f所構成之元素群中所選出之至少i個元素。 第2金屬氧化物層144係可藉由例如濺鍍法所形成。 第2金屬氧化物層144亦可在形成第1金屬氧化物層142 八 後 ❹ 芝’在不對濺鍍裝置之腔室進行真空破壞的狀態下’連續 地形成。在形成第2金屬氧化物層144之階段中之供給氣 體中的氧之分壓係比形成第1金屬氧化物層142之階段高。 第2金屬氧化物層144係可將包含摻雜物之氣體供給 至腔室内’並藉由反應濺鍍法所形成。摻雜物係可例如為 由 Al、Zr、、Cr、W、Nb、Ti、Ga、Hf、Ni、Ag、V、
T a、Fe、cu、Pt、Si及F所構成之元素群中所選出之至少 1個元素。此外，摻雜物亦可為由Be、Mg、B及Ge所構 22 321455 201017890 成之元素群中所選出之至少1個以上的元素。此時，形成 第2金屬氧化物層144之階段中之供給氣體中的包含摻雜 物之氣體的分壓係比形成第1金屬氧化物層142之階段高。 第5圖係概略性顯示薄膜電晶體100之製造步驟的剖 面之一例。如第5圖所示，在基板110之一方主面112側 形成有源極電極152及汲極電極154。源極電極152及汲 極電極154係輸入輸出電極150之一例。在基板110之至 少一部分，在與主面112大致垂直的方向依序配置基板 ® 110、控制電極120、絕緣層130、第1金屬氧化物層142、 第2金屬氧化物層144及輸入輸出電極150而予以形成。 輸入輸出電極150係可使用與控制電極120相同之材料， 亦可以與控制電極120相同之方法形成。在絕緣層130形 成有閘極接觸用開口 132，以獲得薄膜電晶體1〇〇。 依據以上說明，揭示有一種薄膜電晶體之製造方法， 係具備： ❹ 準備基板之階段；形成第1金屬氧化物層之階段；形 成其薄片電阻之値比前述第1金屬氧化物層之薄片電阻之 値大的第2金屬氧化物層之階段；形成與前述第1金屬氧 化物層電性結合之一對輸入輸出電極的階段；及形成用以 控制前述一對輸入輸出電極之間的阻抗之控制電極的階 段。此外’在本實施形態中，依序執行：準備基板11()之 階段；形成控制電極120之階段；形成第i金屬氧化物層 142之階段；形成第2金屬氧化物層144之階段；及形成 一對輸入輸出電極150的階段；但執行各階段之順序並不 23 321455 201017890 限定於此’可配合半導體裝置之構造適當地設計。 第6圖係概略性顯示其他實施形態之薄膜電晶體600 之剖面之一例。薄膜電晶體600係可為半導體裝置之一 例。薄膜電晶體600係可為逆共面型之τρτ。薄膜電晶體 600係具備基板610、控制電極620、絕緣層630、金屬氧 化物層640、及一對輸入輸出電極650。金屬氧化物層640 係可具有第1金屬氧化物層642及第2金屬氧化物層644。 一對輸入輸出電極650係具有源極電極652及汲極電極 654。 ❹ 在薄膜電晶體600之至少一部分，在與基板610之主 面612大致垂直的方向依序配置有基板61〇、控制電極 620 '絕緣層630、第1金屬氧化物層642、第2金屬氧化 物層644。再者，形成在源極電極652及汲極電極654之 間的活性區域係包含第1金屬氧化物層642之至少一部 分。例如，在薄膜電晶體600之至少一部分，在與基板61 〇 之一方主面大致垂直的方向依序配置有源極電極652、第j 金屬氧化物層642、及汲極電極654。 基板610係對應於薄膜電晶體1〇〇之基板11()。主面 612係對應於薄膜電晶體1〇〇的主面n2。控制電極620 係對應於薄膜電晶體100之控制電極丨2〇。絕緣層630係 對應於薄膜電晶體100之絕緣層130。金屬氧化物層640、 第1金屬氧化物層642及第2金屬氧化物層644係分別對 應於薄膜電晶體100之金屬氧化物層140、第1金屬氧化 物層142及第2金屬氧化物層144。輸入輸出電極650、源 24 321455 201017890 極電極652及汲極電極654係分別對應於薄旗電晶體i〇〇 之輸入輸出電極150、源極電極152及汲極電極154。對應 之構件係分別可使用同樣之材料，且能以同樣之方法製 造，並使用在同樣之用途。 第7圖係概略性顯示發光顯示裝置700之電路圖之一 例。發光顯示裝置700係可為顯示裝置之一例。顯示裝置 之其他例係可為例如液晶顯示裝置。發光顯示裝置700係 ©可為發光裝置之一例。發光裝置之其他例係可為例如液晶 畫面之背光等照明面板。發光顯示裝置700係具備電源供 應線702、閘極線704、驅動用電晶體706及發光像素708。 驅動用電晶體706係可為半導體裝置之一例。驅動用電晶 體706係依據閘極線704之信號，控制用以驅動發光像素 7〇8之電流。發光像素708係可為像素之一例。發光像素 可為發光元件之一例。發光像素7〇8係可為發光二極 體、雷射二極體等發光it件。亦可在驅動用電晶體7〇6之 閘極’取代閘極線7()4而連接開關電晶體，其中，該開關 有像素選擇用之掃描線與像素資訊用的資料 用當及二料f積用電容器。此時，開關電晶體係以與驅動 用電晶體706相同之夕驟製作。 /、細助 第8 ®係概略性顯示發_示裝置之剖面之一 第8圖之a、…係分別對應 之 先顯示裝置700係复處其# sin β^ 素708。驅動用番 電晶體706 '發光像 素观_用電晶體7〇6係具 830、今屬氢仆鉍a 4电徑δζυ、絕緣層 物層840、源極電㈣2及没極電極854。 321455 25 201017890 在驅動用電晶體706之至少一部分，在與基板810之一方 主面812大致垂直的方向依序配置有控制電極820、絕緣 層830、第1金屬氧化物層842及第2金屬氧化物層844。 基板810係對應薄膜電晶體100之基板110。主面912 係對應於薄膜電晶體100之主面112。控制電極820係對 應於薄膜電晶體100之控制電極120。控制電極820係可 為Al、Cu、Mo、Ni、Au等金屬、經高摻雜之多晶石夕等導 電性材料。此外，控制電極820可為銦氧化物、錫氧化物、 辞氧化物、鋅錫氧化物、銦錫氧化物等相對於可見光具有 透明或透光性的透明導電性材料。 絕緣層830係對應於薄膜電晶體100之絕緣層830。 金屬氧化物層840係包含第1金屬氧化物層842及第2金 屬氧化物層844。金屬氧化物層840、第1金屬氧化物層 842及第2金屬氧化物層844係分別對應於薄膜電晶體100 之金屬氧化物層140、第1金屬氧化物層142及第2金屬 氧化物層144。源極電極852及汲極電極854係分別對應 於薄膜電晶體100之源極電極152及汲極電極154。對應 之構件係分別可使用同樣之材料，且能以同樣之方法製 造，並使用在同樣之用途。 在本實施形態中，發光像素708係具有發光層872、 頂電極874及拉出電極890。拉出電極890係可貫通發揮 絕緣性、表面之平坦化及電晶體保護膜之作用的蓋膜 880,並與驅動用電晶體706之汲極電極854電性結合。源 極電極852及頂電極874係構成一對輸入輸出電極。再者， 26 321455 201017890 在驅動用電晶體706之與汲極電極854結合之拉出電極 , 890的一部分，在與基板810之一方主面812大致垂直的 方向配置有發光層872及頂電極874,以構成發光像素708。 發光層872係可為施加電壓時發光的半導體。再者， 亦可為經功能分離之複數個半導體層的積層構造。發光層 872係藉由例如塗布法、真空蒸鍍法所形成。頂電極874 及拉出電極890係可使用與源極電極852或汲極電極854 相同之材料。 ❿ 依據以上之記載，揭示有一種下述之發光裝置。亦 即，揭示有一種發光裝置，具備：發光元件、及結合在前 述發光元件且控制前述發光元件之發光的半導體裝置；前 述半導體裝置係具備：第1金屬氧化物層；第2金屬氧化 物層，其薄片電阻之値比前述第1金屬氧化物層之薄片電 阻之値大；一對輸入輸出電極，與前述第1金屬氧化物層 電性結合；及控制電極，控制前述一對輸入輸出電極之間 φ 的阻抗；並依序配置前述控制電極、前述第1金屬氧化物 層及前述第2金屬氧化物層。 再者，依據以上之記載，揭示有一種下述之顯示裝 置。亦即，揭示有一種顯示裝置，具備：像素、及結合在 前述像素且控制前述像素之顯示的半導體裝置；前述半導 體裝置係具備：第1金屬氧化物層；第2金屬氧化物層， 其薄片電阻之値比前述第1金屬氧化物層之薄片電阻之値 大；一對輸入輸出電極，與前述第1金屬氧化物層電性結 合；及控制電極，控制前述一對輸入輸出電極之間的阻抗； 27 321455 201017890 並依序配置前述控制電極、前述第1金屬氧化物層及前述 第2金屬氧化物層。 (實驗例1) 依據第2圖至第5圖所示之順序，可形成依序具有美 板110、控制電極120、絕緣層130、第1金屬氧化物層Μ〕、 第2金屬氧化物層144及輸入輸出電極150的薄膜電晶體 100。基板110係可使用玻璃基板（C〇rning公司製η]?) 控制電極120係可藉由CVD法形成多晶矽。絕緣層13〇 係可藉由CVD法來形成Si〇2。 第1金屬氧化物層142係可藉由濺鍍法來形成摻雜有
In的辞錫氧化物。靶材係可使用鋅錫氧化物之燒結體。藉 由在上述靶材之侵蝕部配置包含In之小薄片，而可將3 摻雜於第1金屬氧化物層142。小薄片係可使 $ 11 x5mm且厘疮！ > L 〜了 5mm 小的小薄片。可將氧與氬之混合氣 H去 腔至内，在腔室内壓力為〇.5Pa、美 /皿又為2〇〇t、濺鍍電力為5〇w之條件 土 之濺鍍。益逆仃1小時 氧化物層:： 具有大約1〇聰之厚度的第1金屬 化物。可：S物層144係可藉由濺鍍法來形成鋅則 在腔室内：，、虱之混合氣體供給至濺鍍裳置之腔室内, 卿之條2為咖、基板溫度為電力, 成AU之薄膜以作H1小時之麟。然後，藉由賤鑛法开 體100。·由以入輸出電極150,而可作成薄膜電盖 上方式可作成常閉型之電晶體。 321455 28 201017890 (比較實驗例） 屬氣化物層144，且源極電極152 金屬氧化物層丨42相接而配置以 1同樣之方式形成的薄膜電晶體。 率的I9。圖第係9,依據摻雜物之鋅/錫氧化物膜之光穿透 橫轴係顯示照射在鋅錫氧化物之光的
光的穿透率〔％〕。第9 顯示照射在㈣氧化物之 辞錫氧化物的光4率=顯示未摻雜有摻雜物之 第9圖之點線係顯示摻雜有Α1 、、穿透率1 9圖之1點鏈制顯示掺雜 有Ga之鋅錫氧化物的光穿透率。
除了未具備第2金 及沒極電極154與第1 外，可作成以與實驗例 (實驗例2) 鋅錫氧化物係將鋅錫氧化物之燒結體使用在乾材，並 藉由RF賴法而形成。在摻雜A1時，係在上述乾材之侵 钱部配置金屬A1小薄片。小薄片係使用尺寸5賴X5龍且 厚度—之大小的小薄片。此外，小薄片中之摻雜物之純 度係99.9%以上。在摻雜（^時，係配置氧化錄（仏2〇3) 之燒結體粒塊’以取代上述小薄片。上述燒結體粒塊係使 用直徑10mm且厚度3mm之粒塊。 在濺鍍裝置之腔室内配置玻璃基板（Corning公司製 1737)、靶材及小薄片後’一面將氬（Ar)氣體供給至腔 室，一面進行藏鍵，而使金屬氧化物堆積在玻璃基板。腔 室内之壓力係設定為〇.5Pa’基板溫度係設定為2⑻。C，濺 鍍電力係設定為50W，並進行1小時之濺鍍。由濺鍍所得 321455 29 201017890 之鋅錫氧化物的膜厚為約l〇〇nm。 光穿透率係利用紫外可見近紅外分光光度計（日本分 光（股）製，V-670)來測定。如第9圖所示，包含有A1 或Ga之鋅錫氧化物的光吸收端能量之値係比未包含摻雜 物之鋅錫氧化物的光吸收端能量之値大。由以上得知，藉 由採用上述構成，可抑制In之使用量，而作成使用透明電 極材料之常閉型的電晶體。 以上係利用實施形態說明本發明，但本發明之技術範 圍並未限定在上述實施形態記載之範圍。在本發明之申請 專利範圍内，相關業者可對上述實施形態進行各種變更或 改良，且經上述變更或改良之形態亦可視為實施形態，而 包含在本發明之技術範圍内。 【圖式簡單說明】 第1圖係概略性顯示薄膜電晶體100之剖面之一例。 第2圖係概略性顯示薄膜電晶體100之製造步驟的剖 面之一例。 第3圖係概略性顯示薄膜電晶體100之製造步驟的剖 面之一例。 第4圖係概略性顯示薄膜電晶體100之製造步驟的剖 面之一例。 第5圖係概略性顯示薄膜電晶體100之製造步驟的剖 面之一例。 第6圖係概略性顯示薄膜電晶體600之剖面之一例。 第7圖係概略性顯示發光顯示裝置700之電路圖之一 30 321455 201017890 例。 第8圖係概略性顯示發光顯示裝置700之剖面之一 例。 第9圖係顯示鋅/錫氧化物膜之光穿透率光譜的測定 金屬氧化物層 第1金屬氧化物層 第2金屬氧化物層 例。 【主要元件符號說明】 100、600 薄膜電晶體 112 > 612 > 812 主面 • 130、630、830 絕緣層 140、640、840 142 、 642 、 842 144、644、844 110、610、810 基板 120、620、820 控制電極 132 閘極接觸用開口 150、650 輸入輸出電極
152、652、852 源極電極 700 發光顯示裝置 704 閘極線 708 發光像素 880 蓋膜 154、654、854 没極電極 702 電源供應線 706 驅動用電晶體 874 頂電極 890 拉出電極 31 321455

Claims (1)

  1. 201017890 七、申請專利範圍： 1. 一種半導體裝置，係具備： 第1氧化物層； 氧化物 声之：Γ物層’其薄片電阻之値比前述第 層之/專片電阻之値大； 合；及子輪入輸出電極’與前述第1氧化物層電性結 抗；控制電極’控制前述—對輸入輸出電極之間的阻 — 刖 述第前述控制電極、前述第1氧化物層及 請專利範圍第！項之半導體裝置，其中，前述P :二=前述第2氧化物層係由金屬氣 元去… 氧化物層中所含有之金屬 素所選出之一種以上的元素。 4.如申請專利範圍第1項至第3項中任—項之半導體裝 置，其中，前述第2氧化物層係具有超過1><1〇5吸 缚片電阻。 置申利1ε圍第1項至第3項巾任—項之半導體農 置’其中’前述第！氧化物層係包含從Ζη及Sn所選出 之—種以上之元素。 ^申请專利範圍第！項至第3項中任一項之半導體裝 罝，其中，前述第！氧化物層係包含由In、Sn、Zn& 321455 32 201017890 Mg所構成之元素群中所選出之一種以上之元素， 前述第2氧化物層係實質上未包含In。 7. 如申請專利範圍第6項之半導體裝置，其中，前述第1 氧化物層係包含In。 8. 如申請專利範圍第7項之半導體裝置，其中，前述第1 氧化物層之In濃度係有產生變化，且In濃度係越接近 前述控制電極越大。 9. 如申請專利範圍第1項至第3項中任一項之半導體裝 ® 置，其中，前述第1氧化物層之載體之移動度係比前述 第2氧化物層之載體之移動度大。 10. 如申請專利範圍第1項至第3項中任一項之半導體裝 置，其中，前述第2氧化物層之氧濃度係比前述第1氧 化物層之氧濃度大。 11. 如申請專利範圍第1項至第3項中任一項之半導體裝 置，其中，前述前述第2氧化物層中之禁制帶的能量寛 〇 度係比前述第1氧化物層中之禁制帶的能量寛度大。 12. 如申請專利範圍第1項至第3項中任一項之半導體裝 置，其中，前述第2氧化物層係包含：構成所產生之主 要載體為電洞之氧化物的金屬元素； 前述第2氧化物層之前述金屬元素的濃度係比前 述第1氧化物層之前述金屬元素的濃度大。 13. 如申請專利範圍第1項至第3項中任一項之半導體裝 置，其中，前述第2氧化物層係包含由Al、Zr、Mo、 Cr、W、Nb、Ti、Ga、Hf、Ni、Ag、V、Ta、Fe、Cu、 33 321455 201017890 Pt、Si及F所構成之群中所選出之
    中任一項之半導體裝置。 15.—種發光裝置，係具備： 發光元件；及 之—種以上的元素。 叫範圍第1項至第3項 結合在前述發光元件且控制前述發光元件之 的半導體裝置； 中任一項之半導體裴置。 16.—種顯示裝置，係具備： 像素；及 別述半導體裝置係為申料利範圍第i項至第3項 裝置； 結合在前述像素且控制前述像素之顯㈣半導體 前述半導體裝置係為申請專鋪圍第i項至第3項 中任一項之半導體裝置。 、 17· 一種半導體裝置之製造方法，係具備： 準備基板之階段； 形成第1氧化物層之階段 形成其薄片電阻之値比前述第i氧化物層之薄片 電阻之値大的第2氧化物層之階段； 形成與前述第i氧化物層電性結合之一對輸入輸 出電極的階段；及 形成用以控制前述一對輸入輸出電極之間的阻抗 之控制電極的階段。 321455 34
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9721825B2 (en) 2008-12-02 2017-08-01 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Method of providing a flexible semiconductor device and flexible semiconductor device thereof
US9601530B2 (en) * 2008-12-02 2017-03-21 Arizona Board Of Regents, A Body Corporated Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Dual active layer semiconductor device and method of manufacturing the same
US9991311B2 (en) * 2008-12-02 2018-06-05 Arizona Board Of Regents On Behalf Of Arizona State University Dual active layer semiconductor device and method of manufacturing the same
WO2011055644A1 (en) * 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011108346A1 (en) * 2010-03-05 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of oxide semiconductor film and manufacturing method of transistor
US8884282B2 (en) * 2010-04-02 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8912537B2 (en) 2010-04-23 2014-12-16 Hitachi, Ltd. Semiconductor device, RFID tag using the same and display device
JP5540972B2 (ja) * 2010-07-30 2014-07-02 日立金属株式会社 酸化物半導体ターゲットおよび酸化物半導体膜の製造方法
KR101942701B1 (ko) * 2011-01-20 2019-01-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체 소자 및 반도체 장치
KR101113885B1 (ko) 2011-02-21 2012-03-06 서울대학교산학협력단 역 스태거드 박막 트랜지스터 구조를 이용한 2비트 저항성 메모리 소자
JP5615744B2 (ja) 2011-03-14 2014-10-29 富士フイルム株式会社 電界効果型トランジスタ、表示装置、センサ及び電界効果型トランジスタの製造方法
KR101501629B1 (ko) * 2011-04-12 2015-03-11 미쓰이 긴조꾸 고교 가부시키가이샤 산화물형 반도체 재료 및 스퍼터링 타깃
JP2012235104A (ja) 2011-04-22 2012-11-29 Kobe Steel Ltd 薄膜トランジスタ構造、ならびにその構造を備えた薄膜トランジスタおよび表示装置
JP2012238763A (ja) * 2011-05-12 2012-12-06 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP5813763B2 (ja) * 2011-05-27 2015-11-17 三井金属鉱業株式会社 酸化物型半導体材料及びスパッタリングターゲット
DE102011084145A1 (de) * 2011-10-07 2013-04-11 Evonik Degussa Gmbh Verfahren zur Herstellung von hochperformanten und elektrisch stabilen, halbleitenden Metalloxidschichten, nach dem Verfahren hergestellte Schichten und deren Verwendung
TW201340329A (zh) * 2012-03-28 2013-10-01 Wintek Corp 薄膜電晶體及其製作方法
US9553201B2 (en) 2012-04-02 2017-01-24 Samsung Display Co., Ltd. Thin film transistor, thin film transistor array panel, and manufacturing method of thin film transistor
KR20130111874A (ko) * 2012-04-02 2013-10-11 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 표시 장치, 그리고 박막 트랜지스터의 제조 방법
US9202926B2 (en) * 2012-06-06 2015-12-01 Kobe Steel, Ltd. Thin film transistor
JP6325541B2 (ja) * 2012-08-07 2018-05-16 コーニンクレッカ フィリップス エヌ ヴェＫｏｎｉｎｋｌｉｊｋｅ Ｐｈｉｌｉｐｓ Ｎ．Ｖ． Ｌｅｄパッケージ及びその製造方法
EP2738815B1 (en) * 2012-11-30 2016-02-10 Samsung Electronics Co., Ltd Semiconductor materials, transistors including the same, and electronic devices including transistors
US9773918B2 (en) * 2012-12-18 2017-09-26 Cbrite Inc. Metal oxide TFT with improved stability and mobility
US9171960B2 (en) 2013-01-25 2015-10-27 Qualcomm Mems Technologies, Inc. Metal oxide layer composition control by atomic layer deposition for thin film transistor
TWI631711B (zh) * 2013-05-01 2018-08-01 半導體能源研究所股份有限公司 半導體裝置
WO2017034645A2 (en) 2015-06-09 2017-03-02 ARIZONA BOARD OF REGENTS, a body corporate for THE STATE OF ARIZONA for and on behalf of ARIZONA STATE UNIVERSITY Method of providing an electronic device and electronic device thereof
US10381224B2 (en) 2014-01-23 2019-08-13 Arizona Board Of Regents On Behalf Of Arizona State University Method of providing an electronic device and electronic device thereof
WO2015156891A2 (en) 2014-01-23 2015-10-15 Arizona Board Of Regents, Acting For And On Behalf Of Arizona State University Method of providing a flexible semiconductor device and flexible semiconductor device thereof
JP6252903B2 (ja) * 2014-01-31 2017-12-27 国立研究開発法人物質・材料研究機構 薄膜トランジスタおよびその製造方法
CN106663640B (zh) 2014-05-13 2020-01-07 代表亚利桑那大学的亚利桑那校董会 提供电子器件的方法及其电子器件
TWI566388B (zh) * 2014-08-12 2017-01-11 群創光電股份有限公司 顯示面板
US9741742B2 (en) 2014-12-22 2017-08-22 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Deformable electronic device and methods of providing and using deformable electronic device
US10446582B2 (en) 2014-12-22 2019-10-15 Arizona Board Of Regents On Behalf Of Arizona State University Method of providing an imaging system and imaging system thereof
TWI636507B (zh) * 2016-01-30 2018-09-21 國立交通大學 薄膜電晶體的製造方法
KR102358088B1 (ko) * 2016-04-13 2022-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 상기 반도체 장치를 포함하는 표시 장치
JP6179912B2 (ja) * 2016-06-10 2017-08-16 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 薄膜デバイス及びその製造方法
JP6844845B2 (ja) 2017-05-31 2021-03-17 三国電子有限会社 表示装置
JP7246681B2 (ja) * 2018-09-26 2023-03-28 三国電子有限会社 トランジスタ及びトランジスタの製造方法、並びにトランジスタを含む表示装置
JP7190740B2 (ja) 2019-02-22 2022-12-16 三国電子有限会社 エレクトロルミネセンス素子を有する表示装置
JP7444436B2 (ja) 2020-02-05 2024-03-06 三国電子有限会社 液晶表示装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002016679A1 (fr) * 2000-08-18 2002-02-28 Tohoku Techno Arch Co., Ltd. Matiere semi-conductrice polycristalline
CN102938420B (zh) * 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
JP5138163B2 (ja) * 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
KR101312259B1 (ko) * 2007-02-09 2013-09-25 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
KR100858821B1 (ko) * 2007-05-11 2008-09-17 삼성에스디아이 주식회사 박막 트랜지스터와 그 제조 방법 및 상기 박막트랜지스터를 포함하는 유기 발광 표시 장치와 그 제조방법
JP2009031750A (ja) * 2007-06-28 2009-02-12 Fujifilm Corp 有機ｅｌ表示装置およびその製造方法
JP4555358B2 (ja) * 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置

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