TW200913486A - Fractional frequency divider - Google Patents

Description

200913486 七、 指定代表圖： (m旨定代表圖為：第（五）圖。 (-)本代表圖之元件符單說明： 5〇除頻電路 501A、501B正反器組 503除頻選擇器 5〇5奇偶選擇器 507除頻邏輯閘電路 52 切換控制電路 521A、521B閂鎖器 523模數選擇器 525模數邏輯閘電路 八、 本案若有化學式時，請揭示最能顯示發明特徵的化學式： 九、 發明說明： 【發明所屬之技術領域】 本發明係有關一種除頻器（frequency divider )，特 別是一種適用於鎖相迴路中的雙模（dual-modulus ) ΝΛΝ+0.5)除頻器。 【先前技術】 200913486 鎖相迴路（phase locked loop, PLL)普遍使用於現 代的積體電路或系統中，例如於通訊系統中用以同步接收 器的時脈。第一圖顯示鎖相迴路之方塊圖。除類巧 (frequency divider) 10 將壓控振盪器（VCO) 12 之輸 出頻率予以除頻（或降頻）。經除頻後的信號與—參考并貢 率信號14共同饋至相檢測器（phase detector) 16作相 頻率輸出 位差的檢測。經相檢測後的信號藉由一迴路渡波5| ( filter) 18將雜訊予以濾除後，饋至壓控振遭器12押制其 上述之除頻器10於鎖相迴路中形成—鱼、^ 貝迴授，用以 將壓控振盪器（VCO) 12鎖定於特定頻率。+ ”卞。在現今的通气 系統中’除頻器10更需要具有鎖定多葙4S * 5 馑頸率之功能，且 能夠切換於這些頻率之間，使得鎖相迴路 作為—種頻率 合成器（frequency synthesizer)使用。笛 _ 、 第二圖顯示一值 统雙模（dual-modulus) N/N+1 除頰 $， 、° ，其可將頻率险 以N或N+1 ;其中，N為整數，因此這一 千I示 ^ ,,. 員除頻器又稱為 i數（integer divider)除頻器。圖示為 ’、、 巧Z/3除頻器，产 邊的正反器20產生除2頻率輸出，而右硌τ 工 生除3頻率輸出。 邊正反器幻則產 200913486 第二圖顯示傳統鎖相迴路中所使用的雙模 (dua卜modulus) N/N+1除頻器，其包含雙模除頻電路 30、可私式化&十數器32及呑計數器（swan〇w c〇unter ) 34。假設可程式化計數器32之計數值為p，吞計數器34 之計數值為S。其中，吞計數器34會於計數了 S個（N+1) 除頻週期後，回復為N除頻，由可程式化計數器32持續 再^數（P-S )個除頻週期。因此，可程式化計數器32及 吞計數器34完成一整個計數週期當中，輸入時脈CK的總 共脈波數目為： (N+l) . S + N . (P-S) = P . N+S …（1) 對於現今複雜的通訊系統，例如無線通訊系統，前述的 整數除頻11已經錄使用。例如，當通道間隔（channel spacmg)為2〇〇kHz時（例如GSM系統），此意味著參 考頻率14(第—圖）不能大於2GQkHz;通常，為了系統 疋者想m皮器18 (第—圖）的頻寬不能超過參考 頻率14的十分夕 7 叫 十刀之―。然而，從另一方面來看，迴路滤波 益―、頻寬需要盡可能的大’才能達到鎖相迴路較快的 鎖疋再者’如果迴路濾波器18的頻寬較大，則可減 少壓控振後器（心）12_訊。 ]了以減 200913486 於是有人提出一些非整數 第四A圖顯示美國專利第 其使用了 COUNTER及 根據上述的各種限定條件， (fractional)除頻器。例如， 5729179號揭露之除頻器， come腿腳cmcurr兩種電路，因而造成電路結構 複雜、高成本及需佔用較大的電路面積。第四B圖例示另 -傳統除頻器’揭露於美國專利申請案公開第 2〇〇7/〇147571 號’其使用準位觸發（level triggered) 之四朗鎖仙地）以構成除經1/1>5 除頻器所除頻後的輸出頻率並未得到實質_低，因此串 須使用高頻除頻器。 鑑於上述發明背景，亟♦知 ^ ^ >需提出一種雙模 ( — )Ν/(Ν+〇.5)除頻器，可用以進行整數n 除頻’也可以進行非整婁_+0.5)除頻。再者，和應現今 複雜的通訊系統’也需提出一種可程式化 (programmable) ΝΛΝ+0.5)除頻器，可以動態設定、 改變除頻的各種Ν值。 【發明内容】 本發明提出一種除頻器，可用以進行整數Ν除頻，或者 非整數（Ν+0. 5)除頻。另外，本發明還提出一種可程式化除 200913486 頻器，可以動態設定、改變除頻的各種N值。 根據本發明實施例，本發明提出一種除頻器，用以進行 N/(N+0.5)除頻。二組正反器組分別由輸入時脈及反相輸 入時脈所觸發，再由除頻選擇器選擇正反器組的其中之一 輸出作為除頻輸出信號。二閂鎖器（latch)分別由輸入時 脈及反相輸入時脈所觸發，再由一模數選擇器選擇二閂鎖 器的其中之一輸出。模數邏輯閘電路根據一模數控制信號 以決定究竟是進行N除頻或者(N+0.5)除頻。除頻邏輯閘 電路接收模數邏輯閘電路之輸出以及反相除頻輸出信號， 用以在(N+0.5)除頻模式下，於除頻輸出信號之每一週期内 抑制輸入時脈的半個週期，藉此用以產生0.5除頻效果。 【實施方式】 第五圖顯示本發明實施例之雙模（dual-modulus)除 頻器，其可適用（但不限定）於鎖相迴路（PLL)中用以 進行整數N除頻，或者非整數（N+0.5)除頻，合稱為 NAN+0.5)除頻。 第五圖所示之除頻器主要包含除頻電路50及切換控 制電路52。除頻電路50包含有二正反器組一第一正反器 200913486 組501A、第二正反器組501B (在本實施例中使用D型 正反器）；每一正反器組501A、501B又包含一個或多個 串聯之正反器（D flip flop, DFF)(如圖式中的k個串聯 正反器）。在本實施例中，此k個串聯之正反器係”直接” 串聯，意即，前後相鄰的正反器係由導線直接電性耦合， 且前一正反器之輸出端Q直接轉合至後一正反器的輸入端 D。 正反器組501B係由輸入時脈CK觸發，而正反器組 501A則由反相輸入時脈CKb觸發。在本實施例中，正反 器組501A、501B之觸發係為邊緣觸發（edge triggering)。由於正反器組501A、501B分別由輸入時 脈CK、反相輸入時脈CKb來觸發，因此，本實施例之除 頻器可在輸入時脈CK的升緣（rising edge )及降緣 (falling edge)均被觸發，藉此除頻解析度（resolution ) 可以達到0.5個輸入信號週期。 正反器組501A、501B的最後輸出Q分別連接至一 除頻選擇器503的第一輸入端”1”及第二輸入端”0”。在本 實施例中，當除頻選擇器503的選擇信號為”1”時，正反 器組501A的輸出被選擇作為除頻輸出信號CK_out，否 200913486 則 ，正反器組501B的仏， CK一out。在本實施例中，除 或multiplexer)來實施 J殊出被選擇作為除頻輸出信號 頻選擇器503係以多工器（Mux 本實施例之N/(N+〇 μ •除頻’其中的Ν可以是奇數， 也可以是偶數；奇或偶數传 係由可偶選擇器505來決定—當 選擇信號SEL為”〇，，時，則私 + 只J輸入時脈CK被選擇用以控制 除頻選擇器503，此時所吝4 厅產生的ΝΑΝ+0.5)除頻，其中Ν 即為偶數（Ν=2, 4, 6, ... V告、捏挪 ’备％擇信號SEL為” 1”時，則 反相輸入時脈CKb被選摆用、，4 、彈用以控制除頻選擇器503,此時 所產生的N/(N+0.5)除槠，甘山Ατ ⑽頭，其中N即為奇數（N=1，3, 5，…）。在本實施例中，杳低搜搜σο 了媽避擇态505可以使用多工器 來實施。上述正反器組之正及哭叙n 1 α, 汉态數目k以及奇偶選擇器 505之選擇信號SEL具有底下的關係： 間副.5)=(2 · K-卜SEL)/ (2 · η·亂瓜5)…⑵ 例如，若選擇信號SEL為，，〇，，，且正反器組之正反器數目k 為2 ’則除頻器進行4/4. 5除頻。 除頻輸出彳§號CK_out究竟是進行N除頻或者(N+〇.5) 除頻，係由切換控制電路52根據模數（m〇dulus)控制 仏號MOD來決定的。切換控制電路52包含二閂鎖器 10 200913486 (latch ) 52 ΙΑ、521B (在本實施例係以型閃鎖器來 實施），其分別由反相輸入時脈CKb及輸入時脈CK來觸 發。在本實施例中，閂鎖器（latch) 521A、521B之觸 發係為準位觸發（level triggering)。問鎖器52ia、521B 的輸出Q分別連接至一模數選擇器523的第一輸入端”工” 及第一輸入端”0” ；在本實施例中，當模數選擇器523的 選擇信號為”1”時，閂鎖器521A的輸出被選擇作為輸出， 用以控制除頻輸出信號CK_out之週期大小，否則，閃鎖 器521B的輸出被選擇作為輸出。在本實施例中，模數選 擇器523可以使用多工器來實施。 模數選擇器523的輸出與模數控制信號MOD饋至一 模數邏輯閘電路525 (在本實施例中為一反及(NAND) 閘）。當模數控制信號MOD為”1”時，即是進行的+0.5)除 頻；否則即進行N除頻。 前述除頻電路50還包含一除頻邏輯閘電路507 (在 本實施例中為一及(AND)閘）’其接收切換控制電路52之 模數邏輯閘電路525輸出以及反相之除頻輸出信號 CK_outb ;除頻邏輯閘電路507之輸出係用以在(N+〇.5) 除頻模式下，於除頻輸出信號CK—out之每一週期内抑制 11 200913486 (或者吞下（swallow))輸入時脈〇尺的半個週期（如第 /、B圖之標號5) ’藉此用以產生〇.5除頻效果。 第六A圖顯示本發明實施例之2/2 5除頻器，其係為 弟：圖除頻器之正反器數目k為1’且選擇信號SEL為，,〇，， (%'即，N為偶數2)，以及模數控制信號MOD為”1”之特 例’圖式中的奇偶選擇器505予以省略。與第五圖相對應 之電路或元件，則使用相同標號，其功能不再贅述。第六 B圖顯示第六A圖中各信號的波形。 ^ B圖中貝穿各佗號的虛線代表除頻輸出信號 CK-cmt的週期，其對應至輸入時脈CK # 2 5個週期。 正反器組5G1B係由輸人時脈CK觸發，產生輸出信號 DIB ;正反器組5〇1A則由反相輸入時脈cKb觸發，產生 輸，出信號D1A。如前所述’當除頻選擇器5G3的選擇信號 為1時，正反器組501A的輸出D1A被選擇作為除頻輸 出信號CK—out，否則，正反器組5〇1B的輸出_被選 擇作為除頻輸出信號CK一out。整體上產生的效果為：除 頻選擇器5G3依序於除頻輸出信號CK—贈的各週期交替 地（alternately)輸出 D1A(1，第六 B 圖）與 dib(2, 第六B圖）。 12 200913486 如W所述，閂鎖器521A、521B分別由反相輸入時脈 CKt>及輸入時脈CK來觸發，其輸出DSA、DSB分別連 接至杈數選擇器523的第一輸入端”1”及第二輸入端，’〇，，； 當_數選擇器523的選擇信號為”1”時，閃鎖器521A的 輸出L號DSA被選擇作為輸出，否則，閂鎖器521B的輸 出仏號DSB被選擇作為輸出。與前述信號D1A、DIB類 似的丨月形，模數選擇器523依序於除頻輸出信號cK_out 的各週期父替地（alternately)輸出 DSA ( 3，第六B圖） 與DSB ( 4，第六b圖）。 杈數邏輯閘電路525的輸出DS_outb以及反相之除頻 輸出#號CK 一 outb饋至除頻邏輯閘電路5〇7，其輸出 Dff—in於除頻輸出信號CK—〇ut之每一週期的最後抑制 (或吞下）輸入時脈CK的半個週期（5,第六8圖），藉 此用以產生〇.5除頻效果。 第七A圖顯示本發明實施例之4/4.5除頻器，其係為 第五圖除頻态之正反器數目k為2 ’且選擇信號為，,〇，， (思即，N為偶數4)，以及模數控制信號MOD為”1”之特 例圖式中的可偶選擇器505予以省略。與第五圖相對應 之電路或tl件，則使用相同標號，其功能不再贅述。第七 B圖顯示第七A圖中各信號的波形。 13 200913486 第七A、B圖與第六A、B圖之操作類似，不同的是， 除頻輸出信號CK_out的每個週期對應至輸入時脈CK的 4.5個週期。另外，第七A圖之4/4.5除頻器，其正反器 組501A、501B各包含二個串聯之正反器。由於較第六A 圖之2/2.5除頻器分別多使用了一個正反器，使得正反器 組501A之輸出（D1A、D2A)產生一延遲（如第七B圖 中的箭號所示，其長度相當於一個輸入時脈CK週期），正 反器組501B之輸出（DIB、D2B)也產生一延遲。藉此， 除頻輸出信號CK_out總共產生了二個延遲時間，如第七 B圖中的箭號所示。 第八圖顯示本發明另一實施例之8/8.5除頻器，與第五 圖相對應之電路或元件則使用相同標號，其功能不再贅 述。鑑於第五圖除頻器中的正反器組501A、501B需使用 、 多個串聯正反器，特別是當N/(N+0.5)除頻中的N數目較 大時，很可能造成輸入時脈CK、反相輸入時脈CKb之觸 發驅動能力不夠。為了解決此問題，其中一種方法就是使 用數目較少的串聯正反器，再串聯一般低速的除頻電路， 即可得到所需的ΝΛΝ+0.5)除頻器。如第八圖之例示，其 正反器組501Α、501Β分別僅使用一個正反器，因此其除 頻選擇器503產生2/2.5之除頻；接著，再於除頻選擇器 14 200913486 ' 503之除頻輸出信號CK_out後面串聯二級的一般低速除 頻電路801A、801B (在本實施例中使用D型正反器）， 其本身具有4之除頻，因而最後可得到8/8.5之除頻。上 述之”低速”係指除頻電路80 ΙΑ、801B的觸發頻率遠低於 正反器組501A、501B的觸發頻率，藉此，可以使用成本 低且容易設計的一般低速除頻電路801A、801B來達到除 頻目的。本實施例雖使用正反器數目為1的正反器組 501A、501B來構成2/2.5除頻器，然而，也可以使用正 反器數目大於1的正反器組來構成其他N值的ΝΛΝ+0.5) 除頻器。另外，本實施例雖使用二個串聯之除頻電路 801A、801B以得到4之除頻，然而也可以使用小於或大 於二個除頻電路來得到其他的除頻值。甚至，除頻電路 801A、801B之間的連接不一定需要採用如同圖所示之同 步觸發（意即，除頻電路801A、801B之觸發端C同時 連接至CK_out)，而可以採用非同步方式。 除頻電路801A、801B之輸出Q分別接至一邏輯閘電 路82當中的第一及（AND)閘821 ;該第一及閘821的 輸出連接至第二及閘823的其中一輸入端。當除頻電路 801A、801B之輸出Q形成一特定的結果（例如，均為”1”） 15 200913486 時，則模數控制信號MOD即可通過第二及閘823，而饋 至模數邏輯閘電路525。 第九圖顯示根據本發明實施例之可程式化 (programmable )雙模(dual-modulus) N/(N+0.5) 除頻器，其不但可以（如第五圖）選擇整數（integer)除 頻或非整數（fractional)除頻，還可以動態設定、改變 NWN+0.5)除頻的各種N值。與第五圖相對應之電路或元 件則使用相同標號，其功能不再贅述。與第五圖不同的是， 第九圖正反器組501A、501B之多個正反器並非直接串 聯，而是藉由使用多個可程式化選擇器901A、901B來予 以間接串聯的。例如，於正反器組501A中，第（n-1)個 可程式化選擇器901A接收第η個正反器之輸出Q以及前 (n-1)個串聯正反器之最後輸出（意即，第（n-1)個正 反器之輸出Q);再將可程式化選擇器901A之輸出Y連接 至下一正反器的輸入端D。一般來講，第（n-2)個可程式 化選擇器901A於輸入端1接收第（n-1)個正反器之輸 出Q，以及於輸入端0接收第（n-2)個正反器之輸出Q， 再將該第（n-2)個可程式化選擇器901A之輸出Y連接 至第η個正反器的輸入端D。正反器組501B也是採同樣 的連接作法。每一個可程式化選擇器901Α、901Β的選擇 16 200913486 信號sel_l、sel_2 ... sel_n-l與奇偶選擇器505之選擇 信號SEL、模數控制信號MOD、除頻比率Ν/(Ν+0. 5)之間 的關係如下表所示： 除頻 比率 Sel_l Sel_2 … Sel_n-1 SEL MOD 1 1 1 1 1 0 1.5 1 1 1 1 1 2 0 1 1 0 0 2.5 0 1 1 0 1 • · · N 0 0 0 1/0 0 N+0.5 0 0 0 1/0 1 其中，當N為奇數時，奇偶選擇器505之選擇信號SEL 為”1”，反之為”0” ；當選擇整數（integer) N除頻時，模 數控制信號MOD為”0”，而當選擇非整數（fractional) (N+0.5)除頻時，模數控制信號MOD為”1”。 17 200913486 以上所述之本發明實施例，其除頻解析度 (reS〇luti〇n)可以賴0.5個輪入信號週期，因此，前 述式⑴之輸人時脈CK的總共脈波數目應修正為如下： (N+0.5) · S + N ♦ (P-S) = p .

N+0.5 · S (3) 使用此種除頻器於非整數頻率合成器（ frequency Synthesizer )時，例如差異積分（sigma deita ) 分數型頻率合成器’其量化步距(qua—step)係 決定於最小除頻解析度。根據本發明實施例，最小除頻解 析度可達到0.5’因此’相較於傳統解析度為丄之除頻写， 本發明實施例之量化步距為傳統的—半，因而使得量㈣ 訊（quantization noise)功率也相對變小，可減

的雜訊。 dB 另外，相較於傳統非整數除頻器（例如第四B圖之除頻 益）’本發明實施例（如第九圖所示）提供之n/(n+0.5)

除頻器’其不但可進行實質上相當的除頻4 N (意即，N

大於丄）’且還可以程式化（programmable)該除頻量N (意即，可隨意控制改變N值），使得除頻之範圍足夠大 且具選擇控制彈性。 18 200913486 以上所述僅為本發明之較佳實施例而已，並非用p 定本發明之申請專利範圍；凡其它未脫離發明所搗示之精 神下所完成之等效改變或修飾，均應包含在下述之申枝專 利範圍内。 【圖式簡單說明】 第一圖顯示鎖相迴路之方塊圖。 第二圖顯示一傳統雙模（dual-modulus) 2/3除頻号 第三圖顯示傳統鎖相迴路中所使用的雙模N/N+1除頻哭。 第四A、四B圖顯示傳統非整數（fracti〇nai)除頻界。 第五圖顯示本發明實施例之雙模ΝΛΝ+0.5)除頻器。 第六Α圖顯示本發明實施例之2/2.5除頻器。 第六B圖顯示第六a圖中各信號的波形。 第七A圖顯示本發明實施例之4/4.5除頻器。 第七B圖顯示第七a圖中各信號的波形。 第八圖顯示本發明另一實施例之8/8.5除頻器。 第九圖顯示根據本發明實施例之可程式化 (programmable)雙模 Ν/(Ν+0.5)除頻器。 【主要元件符號說明】 10 除頻器 19 200913486 12 壓控振盪器（VCO) 14 參考頻率信號 16 相檢測裔 18 迴路濾波器 20 正反器 22 正反器 30 雙模除頻電路 32 可程式化計數器 34 吞計數器 50 除頻電路 501A、501B正反器組 503除頻選擇器 505奇偶選擇器 507除頻邏輯閘電路 52 切換控制電路 521A、521B閂鎖器 523模數選擇器 525模數邏輯閘電路 801A ' 801B除頻電路（正反器） 82 邏輯閘電路 821 第一及（AND)閘 20 200913486

823 901A 第二及（AND)閘 、901B可程式化選擇器 21

Claims (1)

1. 200913486 十、申請專利範圍： 1.一種除頻器，包含： —二正反器組，分別由輸入時脈及反相輸入時脈所觸發， 每一 3亥正反器組包含一個或複數個串聯之正反器； 除頻選擇器，其選擇該二正反器組之輸出的其中之一 作為除頻輪出信號； 分別由該輸入時脈及該反相輪入時 二閂鎖器（latch )， 脈所觸發； 二模數選擇器，其選擇該二問鎖器輸出的其中之一； 拉數建輯閉電路’其根據—模數控制信號以決定該除 輸出信號究竟是進行N除頻模式或者(N+0.5)除頻模 式，其中N為正整數；及 —除頻邏㈣電路，其接收該模數邏輯閘電路之輸出以 =除_信號，用以細則除頻模式下，於 期\ 之每—週期内抑制該輸人時脈的半個週 ，月’错此用以產生0.5除頻效果。 2.如申請專利範圍第1 —* 員所述之除頻器，更包含： 可偶選擇器，其潠 中之―，作為㈣、^亥輸入時脈及該反相輸入時脈其 作為控制選__ 22 200913486 3.如申請專利範圍第1項所述之除頻器 組之觸發係為邊緣觸發。 其中上述正反器 如申請專利範圍第 正&…入 ，、〜丨承"貝盗，其中上述之二組 反态組包含一第一正反器組及一 笛— 乐一正反器組，其中今 第反器組由該反相輸入時脈所觸發，而該第二正反： 、、且由§亥輸入時脈所觸發。 15 6.如申請專利範圍第 選擇器包含一多工器 項所述之除㈣，其中上述之除頻 7.如申請專利範圍第2項所述之除頻器 選擇器包含一多工器。 其中上述之奇偶 8♦如申請專利範圍第2項所述之除頻器，其中上述各正反 心之正反器數目k以及奇偶選擇器之選擇信號狐 底下的關係： N/(N+0.5M2 - K-1 - SEL)/ (2-K-1.SEU0.5) 23 200913486 其中，當該選擇信號SEL為”0”時，則該輸入時脈被選擇 作為輸出，用以控制該除頻選擇器，此時所產生的 NパN+0.5)除頻，其中N即為偶數；當該選擇信號SEL 為”1”時，則該反相輸入時脈被選擇作為輸出，用以控制除 頻選擇器，此時所產生的ΝΛΝ+0.5)除頻，其中N即為奇 數。 9. 如申請專利範圍第1項所述之除頻器，其中上述各閂鎖 器包含一 D型閂鎖器。 10. 如申請專利範圍第1項所述之除頻器，其中上述之模數 邏輯閘電路包含一反及(NAND)閘。 11. 如申請專利範圍第1項所述之除頻器，其中上述之模數 邏輯閘電路更接收該模數選擇器之輸出。 12. 如申請專利範圍第1項所述之除頻器，其中上述各正反 器組之正反器係直接串聯，使得前後相鄰的該正反器直接 電性耦合。 13. —種除頻器，包含： 24 200913486 一正反器組，分別由輸入時脈及反相輸入時脈所觸發， 每一該正反器組包含一個或複數個串聯之正反器； 一除頻選擇器，其選擇該二正反器組之輸出的其中之一 作為除頻輸出信號； 二問鎖器（latch)，分別由該輸入時脈及該反相輸入 脈所觸發； 二模數獅器，其選擇該二關器輸出的其中之一； 相於权數摘閘電路’其根據―模數控制錢以決定該除 頻輸出信號究竟是進行N '、 式，其中N為正整數；除_式或者(N+G.5)除頻模 一除頻邏輯閘電路，其接收該模數邏輯閘電 及反相之該除頻輪出信號，用以細+05)除頻模^ 該除頻輸出信號之每 .）除頻核式下，於 期，藉此用以產生05二抑制該輸入時脈的半個週 座玍υ.5除頻效果； 至:-除頻電路，串接於 一邏輯間電路，當該除 出U虎之後，及 數控制信料可通過 4到—特定輸出時，該模 電路。 ㈤電路而輸入至該模數邏輯閘 25 200913486 μ.如申請專利範圍第13項所述之 頻電路係為-低速除頻電路，其觸發頻；低二上述之除 觸發頻率。 貝丰低於该正反器的 15.如申請專利範圍第13項所述之除 頻電路包含一正反 器 頻器，其中上述之除 =如申請專利範圍第13項所述之除頻器，其中 軏閘電路包含·· ==及UND)，其接收各該除頻電路之輸出；及 (AND)閘’其接收该第-及閘之輸出及該損 數控制信號。 ' 17^申請專利範圍第以項所述之除頻器，更包含： 可偶垃擇盗，其選擇該輸入時脈及該反相輸入時脈其 中之一，作為控制選擇該除頻選擇器。 18.如申明專利範圍第13項所述之除頻器，其中上述正反 器組之觸發係為邊緣觸發。 26 200913486 19. 如申請專利範圍第13項所述 器之觸發係為位準觸發。 承频盗，其中上述閃鎖 20. 如申請專利範圍第13項所述之除 數邏輯閘電路更接收該模數選擇n之輪出。’、上述之拉 21· —種除頻器，包含·· 每^^由輸入時脈及反相輸入時脈所觸發， —二個或複數個串聯之正反器； 除頻選擇器，其選擇該二正反 作為除頻輸出信號； 〜且之輸出的其令之一 脈所觸(Iatch)’分別由該輪入時脈及該反相輸入時 —拉數選擇器，其選擇 —模數邏輯财路輸㈣其中之一； 頻輪出信號究竟是進行Νχ除二制信號以決定該除 式，其為正整數； 、、式或者㈧+0.5)除頻模 —除頻邏輯閘電路， 及反相之該除頻輸出〇收_數邏輯開電路之輸出以 該除頻輸出作梦之每用以細+〇.5)除頻模式下，於 期，藉此用以m㈣内抑制該輸入時脈的半個週 υ.5除頻效果，·及 27 200913486 複數個可程式化選擇器，用以間接串聯該複數個正反 器，使得各該正反器組中，第（n_2)個可程式化選擇 收第（η…個正反器之輸出，以及接收第（n_2)他反 :之輸出，再將該第（n_2)個可程式化選擇器之輪出γ 連接至第η個正反器的輸人端，其中，η為正整數。 22.如_請專利範圍第21項所述之除頻器，更包含. *之’其選擇該輸入時脈及該反相輸入時脈其 作為控制選擇該除頻選擇器。 机如申請專利範圍第22項所述 — 該可程式化撰摆μ '、頻态，其中上述母一 ▲矛式化、擇盗的選擇信號叹 该奇偶選擇器之選擇信號SE - .’.se-n-，、 除頻曝W關係如下表=控制信號画及

   28 200913486

   ’其中上述正反 .如申請專利範圍第21項 貝所逃之除頻涔 、，且之觸發係為邊緣觸發 "

   項〜，其— 26.如申請專利範圍第21項所述之除頻器，、 數邏輯閘電路更接收該模數選擇器 ^上述之模 〜释]出。 29