TW200849263A - Alternating read mode - Google Patents

Description

200849263 九、發明說明： 【發明所屬之技術領域】 本發明係關於用於非揮發性儲存器之技術。 交又參照以下申請案’並將其全文以引用的方式併入本文 中。發明人為Nima Mokhlesi之名為「具有交替式讀取模式 的衣置（Apparatus With Alternating Read Mode)」的美國專利 申％案第—-號[代理人檔案號碼SAND-0111 2US1 ]，其與

G 本申請案同-天申請，其全文以引用之方式併入本文中。 【先前技術】 半導體記憶體已風行於各種電子裝置中。舉例而言，非 揮發性半導體記憶體用於蜂巢式電話、數位相機、個人數 位助理、行動計异裝置、非行動計算裝置及其他裝置中。 電可擦可程式化唯讀記憶體(EEpR〇M)及快閃記憶體為最 為風行之非揮發性半導體記憶體。 PROM及快閃吕己憶體均利用定位於上方且與半導體基 板中之通道區域絕緣的浮動閘極。將浮動閑極定位於源極 區或契;及極區域之間。控制閘極經提供於浮動閉極上方且 與浮動閘極絕緣。藉由保姓认l 糟甶保持於汗動閘極上的電荷之量來控 =晶體之臨限電塵。亦即’藉由浮動閑極上的電荷之位 ^來控制在接通電晶體以允許其源極與汲極之間的導通之 則必須施加至控制閘極的電壓之最小量。 在對EEPROJV[或快閃記情_ | 梦署、、#^二 ^體衣置（诸如NAND快閃記憶體 一 兩向&制閘極施加程式電壓 讀接地。來自通道之電 电[且位 % 丁 /王入/于動閘極中。當電子於浮 127822.doc 200849263 動閘極中累積時，浮動閘極變得帶負電，且記憶體單元之 臨限電壓升高以使得記憶體單元處於程式化狀態。可在題 為 Source Side Self Boosting Technique for Non-Volatile Memory，， 之美國專利弟 6,859,397 號中及題為，，Detecting Over Programmed Memory”之美國專利第6,917,542號中找到關於程式化之較 多貧訊’兩個專利均以全文引用之方式而併入本文中。 一些EEPR〇M及快閃記憶體裝置具有用以儲存兩個電荷 犯圍之洋動閘極，且因此，可在兩個狀態（擦除狀態與程 式化狀態）之間對記憶體單元進行程式化/擦除。有時將該 快閃圮憶體裝置稱為二進位快閃記憶體裝置。 藉由識別以禁用範圍分隔的多個不同容許/有效程式化 ^限電壓簡而實施多狀態快閃記憶體裝置。每—不同臨 限電壓範圍對應於編碼於記憶體裝置中的資料位元之集合 _值因此，可將限電壓範圍稱為資料狀態。 儲存於㈣閘極上的表觀電荷之偏移可由於基㈣存在 β近子動閘極中之電荷的電場之耦合而發生。此浮動閘極 與洋動閘極之輕合現象描述於以全文引用方式併入本文中 第5,867,429號中。鄰近於目標浮動閉極之浮動 '匕括在同一位元線上之鄰接浮動閘極、同一字線上 之鄰m閘極或與目標浮 盔盆♦从* 「甲」位成對角之洋動閘極（因 為八處於鄰接位元線及鄰接字線上）。 浮動閘極與浮動閘極之輕合 眛η疏扣』 兄象敢顯者發生於已在不同 夺曰1丄％式化的鄰近記憶體單元 第一記愔舻留-， 果口之間。舉例而言， 弟己Μ早7C經程式化以向 、予動閘極添加對應於資料 127822.doc 200849263 之一集合的電荷位準。隨後，一或多個鄰近記憶體單元經 程式化以向其浮動閘極添加對應於資料之第二集合的電荷 位準。在對該等鄰近記憶體單元中之一或多者進行程式化 之後，自第一記憶體單元讀取之電荷位準由於耦合至第一 記憶體單元之鄰近記憶體單元上的電荷之效應而呈現為不 同於經程式化的電荷位準。來自鄰近記憶體單元之耦合可

ϋ 使所讀取的表觀電荷位準偏移一充足量而導致對所儲存之 資料的錯誤讀取。 浮動閘極與浮動閘極之耦合的效應對於多狀態裝置具有 較大意義，因為在多狀態裝置中，容許的臨限電壓範圍及 禁用範圍比在二進位裝置中窄。因此，浮動閘極與浮動閘 極之耦合可導致記憶體單元自容許的臨限電壓範圍偏移至 禁用範圍或另一容許的臨限電壓範圍。 隨著記憶體單元在大小上繼續縮減，預期臨限電壓之自 然程式化及擦除分布歸因於短通道效應、較Α氧化物厚度/ 耦合比變化及較大通道摻雜劑波動而增加。臨限電壓之H 的增加可減小鄰近資料狀態之間的可用分隔。因此，臨：電 壓之分布的增加將使鄰近浮動閉極之間的耦合之問題亞化' 此外，字線之間的空間之減小及位元線之間的空:话 小亦將增大鄰近浮動閘極之間的轉合。 4 因此，需要減小浮動閘極之間的轉合之效應。 【發明内容】 u 马了考慮到基於儲存 -从、 閘極（或其他電荷儲2 疋件）中之電荷的耦合，對於目標 己體早兀之讀取過； 127822.doc 200849263 =向鄰接記憶體單元（或其他記憶體單元）提供補償以減小 鄰接記憶體單兀對於目標記憶體單元 彳 施加之補償係基於鄰接記憶體單 、馬合效應。所 補償，讀取過程將至少部分地將對 ^為了施加正確 取操作與對於目標記憶體單元取=圯憶體單元之讀 <δ貝取刼作混雜。 -實施例包括對目標非揮發性儲存 作作為讀取儲存於目標非揮發性儲存元件中巧== 之共同嘗試的部分，對鄰接非揮發性儲存元件執行:❹ 買取操作’基於該群組讀取操作而自該組讀取操作之一子 集選擇資訊及基於所選資訊而報告 存元件中的資料值。該群; 75發性儲 兮ρ 群、，且5貝取刼作被至少部分臨時地盥 以、，且躓取刼作混雜。該組讀取操作之至少一 揮發性儲存元件施加不同電壓。 |向《非 ，實施例包括基㈣於以轉發性料元件之-群组 視取刼作而判定特定非揮發 Ο § ^ ^ ^ x r儲存兀件之感知狀況及對於 :ι儲存元件執行一組讀取操作。該特定非揮發 群組之間執行該組==存::。:讀取操作之 之不；^隹a λ取梯作之至少一子集。該組讀取操作 〃、°特定非揮發性儲存元件施加不同電壓。 :=於特定非揮發性錯存元件之不同電位狀況。該組 :於者與感知狀況相關。該過程亦包括 S r ^ ' 集中與感知狀況相關的一者而識別 目h非揮發性儲存元件中之資料。 〇包括對於第一狀況測試特定非揮發性儲存元 127822.doc 200849263 對於目標非揮發性儲存元 a * ^ 定非揮發性儲存元件滿足過程，在特 過程識別來自目標非揮發二： 兄:情況下基於第-讀取 讀取過程之㈣ρ 資料，在執行第一 對於目^/ 狀況_特定非揮發性儲存元件， 对於目軚非揮發性儲存元件 揮發性儲存元件滿足第弟二'取過程及在特定非

標非揮發性儲存元件之資料。第一讀取過程包 性儲存疋1Γ發性儲存元件施加第―電壓°該特定非揮發 把70㈣於目標非揮發性儲存元件ϋ取過程 =向特定非揮發性儲存元件施加第二電塵。在一實例實 施中:對於第一狀況之測試在第一讀取過程之前發生，且 1於第—狀况之測試在基於第—讀取過程識別來自目標非揮 生儲=件之資料的步驟之後及第二讀取過程之前發生。 第電c與第一狀況相關聯且第二電壓與第二狀況相關聯。 、j Λ施包含複數個非揮發性儲存元件及與該複數個 非揮發性儲存元件通信㈣行本文所論述 之過程的一或多 個管理電路。 【實施方式】 陕閃圮憶體系統之一實例使用NAND結構，其包括串聯 配置夾於兩個選擇閘極之間的多個電晶體。將串聯之電晶 體及選擇閘極稱為NAND串。圖1為展示一 NAND串之俯視 圖。圖2為其等效電路圖。圖1及圖2描繪之NAND串包括串 聯且夾於第一（或汲極）選擇閘極120與第二（或源極）選擇閘 極122之間的四個電晶體100、102、104及106。選擇閘極· 127822.doc -9- 200849263 120經由位元線接觸點126而使NAND串連接至位元線。選 擇閘極122使NAND串連接至源極線128。藉由向選擇線 SGD施加適當電壓而控制選擇閘極120。藉由向選擇線SGS 施加適當電壓而控制選擇閘極122。電晶體100、102、104 及10 6中之每一者具有控制閘極及浮動閘極。舉例而言， 電晶體100具有控制閘極100CG及浮動閘極100FG。電晶體 102包括控制閘極102CG及浮動閘極102FG。電晶體104包 括控制閘極104CG及浮動閘極104FG。電晶體106包括控制 閘極106CG及浮動閘極106FG。控制閘極100CG連接至字 線WL3，控制閘極102CG連接至字線WL2，控制閘極104CG 連接至字線WL1，且控制閘極106CG連接至字線WL0。 注意，雖然圖1及圖2展示NAND串中之四個記憶體單元， 但四個電晶體之使用僅被提供作為實例。NAND串可具有四 個以下記憶體單元或四個以上記憶體單元。舉例而言，一些 NAND串將包括八個記憶體單元、16個記憶體單元、32個記 憶體單元、64個記憶體單元、128個記憶體單元等等。本文 中之論述不限於NAND串中之記憶體單元的任何特定數目。 使用NAND結構之快閃記憶體系統的典型架構將包括若 干NAND串。每一 NAND串藉由其受選擇線SGS控制的源極 選擇閘極而連接至源極線，且藉由其受選擇線SGD控制的 汲極選擇閘極而連接至其相關聯之位元線。每一位元線及 經由位元線接觸點連接至彼位元線的各別NAND串構成記 憶體單元之陣列之行。多個NAND串共用位元線。通常， 位元線在NAND串之頂部上在垂直於字線之方向上延伸且 127822.doc -10- 200849263 連接至一或多個感測放大器。

母一記憶體單元可儲存資料（類比或數位）。當儲存一位 資料時（稱為二進位記憶體單元），記憶體單元之 可此臨限電壓的範圍經劃分為被指派邏輯資料”1，，及之 兩個範圍。在NAND型快閃記憶體之—實例中，記憶體單 元經擦除之後的臨限電壓為負的，且經界定為邏輯”丨，，。 程式化之後的臨限電壓為正的，且經界定為邏輯，,〇"。當 臨限電壓為負且藉由向控制閘極施加0伏特而嘗試讀^ 時’冗憶體單元將接通以指示正儲存邏輯i。當臨限電壓 2正且藉由向控制閘極施加〇伏特而嘗試讀取操作時，記 k體單το將不接通，其指示儲存邏輯零。 。己L、體單元亦可儲存多個層級之資訊（稱為多狀態記憶 體單疋）。在儲存多級資料之情況下，將可能臨限電壓之 祀圍劃分為資料之層級的數目。舉例而言，若儲存四級資 訊（兩位元之資料），則將存在四個臨限電壓範圍，將其指 派給資料值”u”、，，10”、”01”及，，〇〇,，。在NAND型記憶體之 實例中，在擦除操作之後的臨限電壓為負的，且經界定 為”11’’ °正臨限電壓用於資料狀態” 1〇"、”〇1 "及π〇〇π。若 諸存\、’及負δ孔（二位元之資料），則將存在八個臨限電壓範 圍 將其指派給資料值，’000，，、，，〇〇1 ·，、”〇1〇"、〗„、 ”1〇〇Π、”101”、，，110，，及”11”。經程式化至記憶體單元中 之貧料與單元之臨限電壓位準之間的特定關係取決於對於 單兀所採用的資料編碼機制。舉例而言，美國專利第 6’222,762號及美國專利申請公開案第2004/0255090號（其 127822.doc 200849263 A者句以王文引用之方式併入本文中）描述用於多狀態快 ]己匕體單元之各種資料編碼機制。在一實施例中，藉由 使用袼雷碼指派而將資料值指派給臨限電壓範圍以使得若 浮動閘極之臨限電壓錯誤地偏移至其鄰接實體狀態，則將 僅影響一個位元。 . NAND型快閃記憶體之相關實例及其操作提供於以下美 國專利/專利申請案中，其均以引用方式併入本文中：美 (、 目專利第5,57G，315號；美國專利第5,774,397號；美國專利 第6,046,935號；美國專利第6,456,528號；及美國專利公開 案第US2003/0002348號。本文中之論述亦可應用於除 NAND之外的其他類型之快閃記憶體以及其他類型之非揮 發性記憶體。 亦可使用除NAND快閃記憶體之外的其他類型之非揮發 性儲存裝置。舉例而言，亦可配合本發明而使用所謂的 TANOS結構（由矽基板上之TaN_A12〇3_siN_Si〇2的堆疊層組 (J 成），其基本上為使用電荷在氮化物層（替代浮動閘極）中之 捕集的記憶體單元。在快閃EEPROM系統中有用的另一類 記憶體單元利用非傳導介電材料來替代傳導浮動閘極從而 以非揮發性方式儲存電荷。該單元描述於Chan等人所著之 文章 nA True Single-Transistor Oxide-Nitride-Oxide EEPROM Device” ’ IEEE Electron Device Letters，第 EDL-8卷，第 3號， 1987年3月，第93-95頁中。將由氧化矽、氮化矽及氧化矽 (πΟΝΟπ)形成之三層介電質夾於傳導控制閘極與半導體基 板之表面之間記憶體單元通道以上。藉由自單元通道向氮 127822.doc -12· 200849263 化物中注入電子而對單元進行程式化，在氮化物中將電子 捕集並儲存於有限區域中。此儲存之電荷接著以可偵測之 方式而改變單元之通道之一部分的臨限電壓。藉由向氮化 物中注入熱電洞而對單元進行擦除。亦參看Nozaki等人之 ’’A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application”，IEEE Journal of Solid-State Circuits，第 26 卷，第4號，1991年4月，第497-501頁，其描述採取分裂 閘極組態之類似單元，其中摻雜多晶矽閘極在記憶體單元 通道之一部分上延伸以形成單獨的選擇電晶體。前述兩篇 文章以全文引用之方式併入本文中。在由William D. Brown及 Joe Ε· Brewer編輯之"Nonvolatile Semiconductor Memory Technology”，IEEE Press，1998(其以引用方式併 入本文中）的章節1.2中提及之程式化技術亦在彼章節中經 描述為可應用於介電電荷捕集裝置。亦可使用其他類型之 記憶體裝置。 圖3說明具有用於並行讀取並程式化記憶體單元（例如， NAND多狀態快閃記憶體）之頁面的讀取/寫入電路之記憶 體裝置210。記憶體裝置21〇可包括一或多個記憶體晶粒或 晶片212。記憶體晶粒212包括記憶體單元之陣列（二維或 三維）200、控制電路220及讀取/寫入電路230人及2303。在 一實施例中’在陣列之相對兩側以對稱方式實施藉由各種 周邊電路而進行的對記憶體陣列2〇〇之存取，從而使每一 側上的存取線路及電路之密度減半。讀取/寫入電路230A 及230B包括多個感測區塊3〇〇，其允許並行讀取或程式化 127822.doc •13· 200849263 記憶體單元之頁面。可藉由字線經由列解碼器24〇A及 240B且藉由位元線經由行解碼器242A及242B對記憶體陣 列100定址。在典型實施例中，控制器244與一或多個記情 體晶粒212包括於同一記憶體裝置2 1 〇 (例如，可抽取式儲 存卡或封裝）中。經由線路2 3 2在主機與控制器2 4 4之間且 • 經由線路234在控制器與一或多個記憶體晶粒212之間轉移 命令及資料。 ( 控制電路220與讀取/寫入電路23 0A及23 0B合作以對記憶 體陣列200執行記憶體操作。控制電路22〇包括狀態機 222、晶片上位址解碼器224及功率控制模組226。狀態機 222提供對記憶體操作之晶片級控制。晶片上位址解碼器 224提供主機或記憶體控制器所使用之位址與解碼号 240八、2408、242八及2423使用之硬體位址之間的位址介 面。功率控制模組226控制在記憶體操作期間供應至字線 及位元線的功率及電壓。在一實施例中，功率控制模組 Q 226包括可產生比電源電壓大之電壓的一或多個電荷泵。 在一實施例中，控制電路221、功率控制電路226、解碼 器電路224、狀態機電路222、解碼器電路242A、解碼器電 路242B、解碼器電路240A、解碼器電路240B、讀取/寫入 電路230A、讀取/寫入電路230B&/或控制器244中之一者 或任一組合可稱為一或多個管理電路。 圖4為個別感測區塊300之方塊圖，將其分割為稱為感測 模組480之核心部分及共同部分49〇。在一實施例中，將存 在對於每一位元線的單獨的感測模組48〇及對於多個感測 127822.doc -14- 200849263 模組480之集合的一共同部分49〇。在一實例中，感測區塊 將包括一個共同部分49〇及八個感測模組48〇。群組中之感 測模組中之每一者將與相關聯的共同部分經由資料匯流排 472通仏。關於其他細節，參看以全文引用方式併入本文 中之美國專利申請公開案第2〇〇6/〇14〇〇〇7號。 - 感測模組480包含感測電路470，其判定所連接之位元線 巾的傳導電流是否在預定臨限位準以上或以下。在一些實 ( ' 施例中，感測模組480包括通常稱為感測放大器之電路。 感測模組480亦包括用以設定所連接之位元線上的電壓狀 況之位元線鎖存器482。舉例而言，鎖存於位元線鎖存器 482中之預定狀態將導致所連接之位元線被拉至表示程式 化抑制的狀態（例如，Vdd)。 共同部分490包含處理器492、資料鎖存器之集合494及 耦a於負料鎖存器之集合494與資料匯流排420之間的I/O 介面496。處理器492執行計算。舉例而言，其功能中之一 〇 者為判定儲存於所感測之記憶體單元中的資料及將所判定 之資料儲存於資料鎖存器之集合中。資料鎖存器之集合 494用以儲存在讀取操作期間由處理器492判定之資料位 疋。其亦用以儲存在程式化操作期間自資料匯流排42〇匯 入之資料位元。所匯入之資料位元表示意欲經程式化至記 憶體中的寫入資料。I/O介面496在資料鎖存器494與資料 匯流排420之間提供介面。 在讀取或感測期間，系統之操作處於狀態機222之控制 下’该狀悲機222控制不同控制閘極電壓向經定址之單元 127822.doc -15- 200849263

Cj 的供應。隨著該電壓步進經過對應於記憶體所支援之各種 記憶體狀態的各種預定義控制閘極電麼，感測模組彻可 在此等電麼中之-者處跳脫（trip)，且輸出將自感測模组 彻經由匯流排472而被提供至處理器视。在彼點處，處 理器4 9 2藉由對感測模組之跳脫事件的考慮及關於自狀態 機經由輸入線路493施加之控制閘極電壓的資訊而判定所 得記憶體狀態。其接著計算針對記憶體狀態之二進位編碼 且將所得資料位元儲存至資料鎖存器例中。在核心部分 之另一實施例中，位元線鎖存器482服務於雙重用途，作 為用於鎖存感測模組480之輸出的鎖存器且亦作為如上文 描述之位元線鎖存器。 —預期-些實施將包括多個處理器492。在一實施例中， 卞处里器492將包括一輸出線路（圖4中未描、緣）以使得輸 出線路中之每—者被有線地邏輯或連接至一 起二在-些實施财’輸线路在連接至有線邏輯或線路 之前經反轉。此組態致能在程式化驗證過程期間對程式化 ，程何時完成的快速判定’因為接收有線邏輯或線路之狀 〜機可判疋所程式化之所有位元何時已達到所要位準。舉 ^言’#每—位元已達到其所要位準時，彼位元之邏輯 ν :被土达至有、線邏輯或線路（或者資料i經反轉）。當所有 :元輸出資料0(或經反轉之資料υ時，狀態機就知曉需终 =式化過程。在每一處理器與八個感測模組通信之實施 二狀態機可能(在一些實施例中)需要讀取有 綠路八次，式I_ ^ 、輯！添加至處理器492以累計相關聯之 127822.doc -16· 200849263 需讀取有線邏輯或線路_ 位元線的1吉㈣使得狀態機僅 次0

ϋ 式化或驗證期間，將待經程式化之資料自資料匯流 \ 0儲存於育料鎖存器之集合494中。在狀態機之控制下 的t式化操作包含施加至經定址之記憶體單元之控制閉極 的一系列程式化電壓脈衝（其具有遞增之量值）。每一程式 化脈衝之後為-用以判定記憶體單元是否已被程式化至所 要狀態的驗證過程。處理器492對照所要記憶體狀態監視 、—、之记丨思體狀態。當兩者一致時，處理器492設定位元 ，鎖存器482以使得將位元線拉至表示矛呈式化抑制之狀 ^此抑制耦合至位元線之單元使其免於進一步的程式 化即使其在其控制閘極上經受程式化脈衝。在其他實施 例中，處理器最初載入位元線鎖存器482且感測電路在驗 證過程期間將其設定為抑制值。 貝料鎖存器堆疊494含有對應於感測模組的資料鎖存器 之堆®。在一實施例中，對於每一感測模組480存在三個 (或四個，或另一數目）資料鎖存器。由於感測模組與位元 線（且因此，特定區塊中之NAND串）相關聯，因此對於每 NAND串存在二個資料鎖存器（例如，l 1、L2及L3)。因 此，特定記憶體單元及其在同—NAND串上之鄰接者共用 三個鎖存器之共同集合。在一實施例中，鎖存器各為一個 位元。 在一些實施中（但未作要求），將資料鎖存器實施為移位 暫存器以使得儲存於其中之並行資料經轉換為串行資料以 127822.doc -17- 200849263 用於資料匯流排420，且反之亦然。在一較佳實施例中， 對應於m個記憶體單元之讀取/寫入區塊的所有資料鎖存器 可被鏈接至一起以形成區塊移位暫存器以使得可藉由串行 轉移而輸入或輸出資料之區塊。特定言之，讀取/寫入模 組之組經調適以使得其資料鎖存器之集合中的每一者將順 序地將資料移至資料匯流排中或移出資料匯流排，如同其 為整個讀取/寫入區塊之移位暫存器的部分一般。 可在以下文獻中找到關於非揮發性儲存裝置之各種實施 例的結構及/或操作之額外資訊：（1)於2004年3月25日發表 的美國專利申請公開案第2004/0057287號，’’Non-Volatile Memory And Method With Reduced Source Line Bias Errors1’ ；（2)於2004年6月10曰發表的美國專利申請公開案 第 2004/0109357 號，nNon-Volatile Memory And Method with Improved Sensing11 ; (3)美國專利申請公開案第 2005 0169082號；（4)於2005年4月5日申請，發明者為Jian Chen 的題為 ’’Compensating for Coupling During Read Operations of Non-Volatile Memory”之美國專利申請案第 1 1/099,133號；及（5)於2005年12月28日申請，發明者為Siu Lung Chan及 Raul_Adrian Cernea 的題為 ’’Reference Sense Amplifier For Non-Volatile Memory”之美國專利申請案第 11/321，953號。所有五個以上列出之專利文獻均以全文引 用之方式併入本文中。 圖5描繪記憶體單元陣列200之例示性結構。在一實施例 中，將記憶體單元之陣列劃分為大量記憶體單元區塊。如 127822.doc -18 - 200849263 對於快閃EEP腦系統為常見的，區塊為擦除之單位。亦 即，，每-區塊含有一同經擦除的最小數目之記憶體單元。 通常將每-區塊劃分為許多個頁面。頁面為程式化之單 位。通常將資料之—或多個頁面儲存於—列記憶體單元 中。頁面可儲存-或多個區段。區段包括使用者資料及附 . 力口項資料。附加項資料通常包括已根據區段之使用者資料 , 、而計算出的錯誤校正碼（ECC)。控制器（在下文中得到描 () 述）之刀在貝料經程式化至陣列中時計算ECC，且亦在資 料被自陣列讀取時檢查ECC。或者，將Ecc及/或其他附加 項資料儲存於與其所關於之使用者資料不同的頁面中或甚 至不同的區塊中。使用者資料之區段通常為512位元组， 其對應於磁碟機中磁區之大小。大量頁面形成區塊，在 (例如）8個頁面至局達32個、64個、128個或個以上頁面 之間。 在另實施例中，冑位元線劃分為偶數位元線及奇數位 〇 &線。在奇數/偶數位元線架構中，同時對沿共同字線且 連接至可數位π線之記憶體單元進行程式化，而在另一時 同字、線且連接至偶數位元線之記憶體單元進行程 式化。 妙圖5展示串聯連接以形成NAND串之四個記憶體單元。雖 然展示每一NAND串中包括四個單元，但可使用四個以上 或以下之單元(例如，16個、32個、64個、128個或另一數 目之記憶體單元可處於一 NAND串上）。NAND串之一端子 、二由汲極選蘀閘極（連接至選擇閘極汲極線sgd)連接至相 127822.doc -19 · 200849263 應位元線，且另一^知子經由源極選擇閘極（連接至選擇閘 極源極線SGS)連接至源極線。 在成功程式化過程（連同驗證）之末尾，記憶體單元之臨 限電壓應處於適當地用於經程式化之記憶體單元之臨限電 壓的一或多個分布内或用於經擦除之記憶體單元之臨限電 壓的分布内。圖6說明當每一記憶體單元儲存兩位元資料 時，記憶體單元陣列之實例臨限電壓分布。然而，其他實

L,J 施例可對於每一記憶體單元使用兩個以上或以下位元之資 料（例如，對於每一記憶體單元三位元之資料）。圖6展示經 擦除之記憶體單元的第一臨限電壓分布E。亦描繪經程式 化之記憶體單元的三個臨限電壓分布A、8及c。在一實施 例中，E分布中之臨限電壓為負且A、分布中之^限 電壓為正。 圖6之每一不同臨限電壓範圍對應於資料位元之集合的 預疋值。經程式化至記憶體單元中之資料與單元之臨限電 壓位準之間的特定關係取決於對於單元所採用的資料編碼 機制°在-實施例中’ #由使用格雷碼指派而將資料值指 ;°臣™限電壓範圍以使得若浮動閉極之臨限電壓錯誤地偏 移至其鄰接實體狀態，則將僅影響—個位^實例㈣ ，電壓範圍E(狀態E)指派"lr，向臨限電㈣圍A(狀態A) =’向臨限電壓範圍B(狀態B)指派”〇〇”且向臨限電 壓耗圍C(狀態c)指派”01 ”。 用格雷竭。 ’、、、而在其他實施例中，不使 在一實施例中，對於每—狀態之兩位it資料處於不同頁 127822.doc -20- 200849263 面中。參看圖6之過程的狀能p ^ 、 的狀心E，兩個頁面均儲存” 1 ”。參 看狀態A ’上部頁面儲存位元丨且下部頁面儲存位元〇。參 看狀態B’兩個頁面均儲存”0"。參看狀態C，上部頁面儲 存位元0且下部頁面儲存位元】。 在另f %例中’對於每—狀態之兩位元資料處於同〆 頁面中@然圖1 i展示四個狀態，但亦可配合其他多狀態 • 、结構（包括彼等包括四個以上或四個以下之狀態的結構）來 使用本發明。 ί、 一 圖6亦展示用於自記憶體單元讀取資料之三個讀取參考 電壓Vra、Vrb及Vrc。藉由測試給定記憶體單元之臨限電 壓是否在Vra、Vrb及Vrc以上或以下，系統可判定記憶體 單元處於何種狀態。Vra、Vrb及Vrc之實例值包括Vra=〇 v， Vrb=1.25 v且Vrc=2.65 v。實例之另一集合包括Vra=〇 v、 Vrb=1.3 5 v且Vrc=2.6 v。Vra、Vrb及Vrc之其他實例值分別 為0·0 V、1.25 V及2.5 V。亦可使用其他值。 (j 圖6亦展示三個驗證參考電壓Vva、Vvb及Vvc。在將記 憶體單元程式化至狀態A時，系統將測試彼等記憶體單元 是否具有大於或等於Vva之臨限電壓。在將記憶體單元程 式化至狀態B時，系統將測試記憶體單元是否具有大於或 等於Vvb之臨限電壓。在將記憶體單元程式化至狀態c 時，系統將判定記憶體單元之臨限電壓是否大於或等於 Vvc。Vva、Vvb及 Vvc之實例值包括 Vva=0.40 v，Vvb=1.80 v 且 Vvc=3.35 v。實例之另一集合包括 Vva=0.5 v，Vvb = ：L9 v 且Vvc=3.3 v。Vva、Vvb及Vvc之其他實例值分別為0.5 v、 127822.doc -21 - 200849263 1·8 V及3·2 V。亦可使用其他值。 在實施例中’作為通常所說的全序列程式化，可直接 將記憶體單元自擦除狀態Ε程式化為程式化狀態A、 中之任一者。舉例而言，待經程式化的記憶體單元之群體 可百先經擦除以使得群體中之所有記憶體單元處於擦除狀 恶E中。在將一些記憶體單元自狀態e程式化為狀態a的同 時，將其他記憶體單元自狀態E程式化為狀態8且/或自狀 恶E程式化為狀態c。藉由圖6之三個彎箭頭來以圖形描繪 全序列程式化。 圖7A至圖7C揭示用於程式化非揮發性記憶體之另一過 程，其藉由對於任一特定記憶體單元，在寫入至先前頁面 之鄰近圮憶體單TL之後寫入關於特定頁面之彼特定記憶體 單元而減小浮動閘極與浮動閘極之耦合效應。在由圖7八至 圖7C教示之過程之實施的一實例中，非揮發性記憶體單元 藉由使用四個資料狀態而對於每一記憶體單元儲存兩位元 資料。舉例而言，假設狀態E為擦除狀態且狀態A、B&C 為程式化狀態。狀態E儲存資料丨丨。狀態A儲存資料〇1。狀 態B儲存資料10。狀態C儲存資料〇〇。此為非格雷編碼之 只例，因為在鄰近狀態A&B之間兩個位元均改變。亦可使 用資料至實體資料狀態之其他編碼。每一記憶體單元在兩 個頁面中儲存資料。出於參考目的，此等資料頁面將被稱 為上部頁面及下部頁面；然而，可給予其其他標籤。參看 圖7A至圖7C之過程的狀態A，上部頁面儲存位元〇且下部 頁面儲存位元1。參看狀態B，上部頁面儲存位元丨且下部 127822.doc -22- 200849263 頁面儲存位元〇。參看狀態C，兩個頁面均儲存位元資料〇。 圖7Α至圖7C之程式化過程為兩步過程。在第一 中’對下部頁面進行程式化。若下部頁面待保持資料卜 則記憶體單元狀態保持於狀態』。若資料待經程式化為〇， 則記憶體單元之電壓的臨限升高以使得記憶體單元經程式 - 化為狀態Β，。因此，圖7Α展示記憶體單元自狀態Ε至狀態 Β,之程式化。圖7Α1?描繪之狀態Β,為中間狀態Β;因此， 『 將驗證點描繪為低於Vvb之Vvb,。 在-實施例中，在將記憶體單元自狀態E程式化為狀態 B’之後，其在NAND串中之鄰接記憶體單元（連接至 WLn+Ι)接著將關於其下部頁面而經程式化。舉例而言， 在對連接至WLO之記憶體單元的下部頁面進行程式化之 後，處於同一 NAND串上但連接至和之記憶體單元（鄰接 記憶體單元）的下部頁面將被程式化。在對鄰接記憶體單 元進行程式化之後，浮動閘極與浮動閘極之耦合效應將使 t/ 彳于較早被程式化之記憶體單元的表觀臨限電壓升高（若彼 較早記憶體單兀具有自狀態E升高至狀態之臨限電壓）。 此將具有加寬狀態B，之臨限電壓分布的效應，如在圖”中 所描繪。臨限電壓分布之此明顯加寬將在對上部頁面進行 程式化時得到矯正。 圖7C描繪對上部頁面進行程式化之過程。若記憶體單元 處於擦除狀悲E中且上部頁面待保持於丨，則記憶體單元將 保持於狀態E中。若記憶體單元處於狀態且其上部頁面 資料待經程式化為0，則記憶體單元之臨限電壓將升高以 127822.doc -23- 200849263 使得記憶體單元處於狀態A中。若記憶體單元處於中間臨 限電壓分布550中且上部頁面諸待保持W，則記憶體單 元將經程式化為最終狀態B。若記憶體單元處於中間臨限 電左刀布550中且上部頁面資料待變為資料〇，則記憶體單 兀之臨限電壓將升高以使得記憶體單元處於狀態。中。圖 • 7A至圖職㈣之過程減小浮動閉極之間的麵合效應， ' =為，鄰接記憶體單元之上部頁面程式化將具有對給定記 憶體單元之表觀臨限電壓的影響。 雖。圖7A至圖7C提供關於四個資料狀態及兩個資料頁 面之實例，但可將圖7A至圖7C所教示之概念應用於具有 ^個以上或四個以下狀態、不同於兩個的頁面及/或其他 資料編碼的其他實施。 圖8為描述藉由利用訊至圖7(：之程式化方法而對記憶 體單元進行程式化的次序之一實施例之表。對於連接至字 線机0之記憶體單元’下部頁面形成頁面。且上部頁面形 〇 成頁面2。對於連接至字線WL1之記憶體單元，下部頁面 ^成頁面1且上部頁面形成頁面4。對於連接至字線WL2之 :己隱體早兀’下部頁面形成頁面3且上部頁面形成頁面6。 料連接至字線WL3之記憶體單元，下部頁面形成頁面5 且上部頁面形成頁面7。根據自頁面〇至頁面7之頁面號碼 而對記憶體單元進行程式化。在其他實施例中，亦可使用 程式化之其他次序。 一在實施例中，若寫入足夠資料而填滿字線，則系統可 經設置以執行全序列寫入。若無足夠資料被寫入，則程式 127822.doc -24- 200849263 化過程可藉由所接收之資料來對下部頁面進行程式化。當 接收後續資料時，系統接著將對上部頁面進行程式化。在 又一實施例中，系統可以對下部頁面進行程式化之模式而 開始寫入且在隨後接收到足夠資料以填滿整個（或大部分） 字線之記憶體單元的情況下轉換為全序列程式化模式。該 實施例之較多細節經揭示於在12/14/04申請，發明者為 Γ ϋ

Sergy Anatolievich Gorobets 及 Yan Li 的題為”Pipelined Programming of Non-Volatile Memories Using Early DataM 之美國專利申請公開案第2006/0126390號，序列號第 11/〇13，125號中，其以全文引用方式併入本文中。 雖然圖6至圖8描繪使用四個資料狀態來對於每一記憶體 單元儲存兩位元資料，但其他實施例可使用不同數目之資 料狀態來對於每一記憶體單元儲存不同（或相同）數目之位 元的資料。在一實例中，使用八個資料狀態來儲存三位元 之貝料，且本文論述之方法可適應於每一記憶體單元八個 資料狀態及三位元之資料。 圖9為描述用於對連接至選定字線之記憶體單元進行程 式化的程式化過程之流程圖。因此，使用圖9之過程來實 施圖6之全序列程式化，或實施圖7A至圖7C的二次進程 (two pass)程式化技術之一次進程（第一次進程或第二次^ 転）。在一實施例中，藉由控制電路220或在控制電路22〇 2指引下（狀態機222提供控制且功率控制器226提供 信號）執行圖9之過程。因為程式化過程可包括對多個: 進仃転式化’因此程式化過程可包括執行圖$之過程多 127822.doc -25- 200849263 次0 注意’在一些（但並非全部）實施例中，可自源極側至汲 極側而對記憶體單元進行程式化。舉例而言，觀察圖5， 首先對子線WL0進行程式化，隨後對WL丨進行程式化，隨 後對WL2進行程式化等等。 在圖9之過程的一實施中，在程式化之前擦除記憶體單 元（以區塊或其他單位）（步驟62〇)。在一實施例中，藉由使 P井升南至擦除電壓（例如，2G伏特）歷時充足時期且在源極 及，元線為浮動的同時使選定區塊之字線接地而擦除記憶 體單元。歸因於電容輕合’未選中的字線、位元線、選擇 線及，極亦升高至擦除電壓之相當大部分。因此向選定記 L'體單兀之隧道氧化層施加強電場’且在通常藉由福勒_ 諾爾德哈姆（Fowler_N〇rdheim)穿随機制而將浮動間極之電 子發射至基板側時擦除選定記憶體單元之資料。隨著電子 自浮動閘極轉移至口并巴竹，、$ 付砂主！)井£域，選疋早元之臨限電壓降低。

C 可對整個記憶體陣列、單獨區塊或另一單位之單元執行擦 :在擦除,己憶體單元之區塊之後，可如本文所描述而對 =意體單元進行程式化或部分程式化。注意，在步驟 行。更/確之擦主除無需在區塊之每一字線經程式化之前執 之产、兄下對^況為’可擦除區塊且接著可在無後續擦除 之h况下對母一字線進行程式化。 在步驟622中，執行軟性程式化以使細批广 „ 元的択昤的阳中r 1之、、·工擦除之記憶體單 疋的擦除臨限電壓之分布變窄。一 除過程而處於比必| ρ L、體早元可由於擦 要深的擦除狀態中。軟性程式化可施加 127822.doc -26- 200849263 較小程式化脈衝來使經擦除之記憶體單元的臨限電壓移動 至較狹窄的臨限電壓分布。注意，可在對每一頁面進行程 式化之如對於一區塊執行一次擦除及軟性程式化。 在步驟624中，藉由控制器244發布”資料载入"命令且將 其輸入至狀悲機222。在步驟626中，向解碼器電路提供表 示頁面位址之位址資料。在步驟628中，輸入經定址之頁 面的程式化資料之頁面用於程式化。舉例而言，在一實施

ϋ 例中可輸入528位元組之資料。將彼資料鎖存於用於選定 位το線之適當暫存器/鎖存器中。在一些實施例中，亦將 資料鎖存於用於選定位元線之第二暫存器中以用於驗證操 作。在步驟630中，自控制器244接收”程式化，，命令且將其 提供給狀態機222。 藉由"程式化”命令所觸發，將藉由使用施加至適當字線 的脈衝之集合而將在步驟628中經鎖存之資料程式化至受 狀態機222控制之選定記憶體單元中。在步驟中，將= 式化電壓信號(例如’脈衝之集合)初始化為起始量值(例 如，〜12 V或另一合適位準）’且將由狀態機222維護之程 心匕計數㈣初始化於0。在步驟634中，向選定字線施加 程式化信號Vpgm之脈衝。 在步驟636中，藉由使用目標位準之適當集合(例如，

Vva、Vvb、Vve)而驗證選定記憶體單元之資料狀態。若 偵測得較記憶體單元之臨限電壓已達到適當目標位準， 則藉由升高記憶體單元之位元線電壓而使其排除於圖9之 減驗的剩餘部分之未來程式化以外。若經程式化之所有記 127822.doc -27- 200849263 :—單元句已達到其目標資料狀態（步驟638)，則程式化過 矛二成且成功’因為所有選定記憶體單元均經程式化並經 驗證為至其目標狀態。在步驟540中報告”通過”之狀態。 注意，在步驟638之—些實施中，檢查是否至少預定數目 之5己憶體早7G已被驗證為達到其目標狀態。此預定數目可 所有。己體單π之數目，藉此允許程式化過程在所有 記憶體單元達到其適當驗證位準之前停止。可在讀取過程

υ 』門藉由使用錯块权正來校正未經成功程式化之記憶體單 元0 右在步驟638處’判定並非所有記憶體單元均已達到其 目標狀態，則程式化過程繼續。在步驟㈣中，對照程式 化極限值而檢查程式化計數器pc。程式化極限值之一實例 為2〇;然而，在各種實施中可使用其他值。若程式化計數 器PC不小於程式化極限值，則在步驟㈣中判定尚未經成 功程式化之記憶體單元的數目是否等於或小於預定數目。 若未經成功程式化之記憶體單元㈣目等於或小於預定數 目，則將程式化過程標記為通過，且在步驟658中報告通 過狀態。在許多情況下，可在讀取過程期間藉由使用錯誤 校正來校正未經成功程式化之記憶體單元。然而，若未經 成功程式化之記憶體單元的數目λ於預定數目，則將程式 化過程標記為失敗，且在步驟66〇中報告失敗狀態。若程 式化計數器PC小於程式化極限值，則Vpgm脈衝之量值以 步長（例如’ 0.2伏特至0.4伏特之步長）而增大且程式化計 數器PC遞增。在步驟652之後，過程返回至步驟_以施加 127822.doc -28- 200849263 下一 Vpgm脈衝。

一般而言，在驗證操作（諸如，在圖9之步驟636中執行 的驗證操作）及讀取操作期間，選定字線連接至一電壓， 其位準經規定用於每-讀取（例&，Vra、Vrb或Μ)及驗證 (例如Vva Vvb或Vvb)操作以判定所關注之記憶體單元 的。限電壓疋否已達到該位準。在施加字線電壓之後，量 測記憶豸單兀之傳導電流L以判定是否回應於施加至字線之 電壓而接通記憶體單元。若傳導電流經量測為大於特定 值，則假設記憶體單元接通且施加至字線之電壓大於記憶 體皁元之臨限電壓。若傳導電流未經量測為大於該特定 值，則假設記憶體單元未接通且施加至字線之電壓不大於 記憶體單元之臨限電壓。 存在許多方式來在讀取或驗證操作期間量測記憶體單元 之傳導電流。在-實例中’根據記憶體單域感測放大器 中之專用電容器放電或充電之速率而量測其傳導電流。在 另一實例中，選定記憶體單元之傳導電流允許（或未能允 許）包括記憶體單元之NAND串使其相應位元線放電。在一 時期之後量測位元線（或電容器）上之電壓以確定其是否已 放電。 圖10為描繪各種信號在讀取或驗證過程之一迭代期間之 行為的時序圖。舉例而言，若記憶體單元為二進位記憶體 單元，則可在步驟636之迭代期間對於每—記憶體單^執 行圖10之過程一次。若記憶體單元為具有四個狀態（例 如，E、A、B及C)之多狀態記憶體單元，則可在步驟 127822.doc -29- 200849263 之迭代期間對於每一記憶體單元執行圖1〇之過程三次（例 如，在Vva下一次，在Vvb下一次及在Vvc下一次）。 圖1 〇展示對於讀取或驗證操作之信號SGD、WL_uns^、 η 1 WLn SGS、選定bL及源極，該操作根據記憶體 單凡使感測放大器中之專用電容器放電之速率而量測其傳 • 導電流。SGD表示提供至汲極側選擇閘極之閘極的信號。 、 ⑽為提供至源極側選擇閘極之閘極的信號。WLn為提供 () 至經選擇用於/目標為讀取/驗證之字線的信號。WLn+Ι為 提供至未選定字線之信號，該未選定字線為WLn之汲極側 鄰接字線（例如，WL2aWL1之汲極側鄰接者_參看圖5)。 WL—imsel表示提供至除汲極側鄰接字線以外之未選定字線 的信號。字線連接至適當記憶體單元之控制閘極。選定bl 為經選擇用於讀取/驗證之位元線。源極為提供至記憶體 單元之源極線的信號（參看圖5)。 所有信號均於Vss(近似〇伏特）開始。在圖1〇之時間u 〇 處，SGD升高至Vdd(其為DAC驅動參數化變數），未選定 字線（WL-imsel)升高至Vread(其為近似5 5伏特之過驅動電 • 壓，其接通所有未選定記憶體單元），汲極側鄰接字線 (WLn+Ι)升高至VreadX(下文論述之另一過驅動電壓），選 定字線WLn升高至用於讀取操作之Vcgr(例如，圖丨丨之 Vra、Vrb或Vrc)或用於驗證操作之Vcgv(例如，圖丨丨之 Vva、Vvb或Vvc)。在一實施例中，感測放大器保持位元 線電壓恆定而不考慮NAND串正在做什麼，因此感測放大 器藉由使位元線”箝位”至彼電壓而量測電流流動。在時間 127822.doc -30- 200849263 tl之後及時間t3之前的某一點處（由特定實施所判定），感 測放大器將判定感測放大器中之電容器是否已消耗充分 量。在時間t3處，所描繪之信號將降低至Vss(或用於待命 或恢復之另一值）。注意，在其他實施例中，可改變信號 中之一些的時序。 可在以下文獻中找到關於讀取操作及感測放大器之額外 資訊：（1)於2004年3月25曰發表的美國專利申請公開案第 2004/0057287號，，，Non-Volatile Memory And Method With Reduced Source Line Bias Errors” ；（2)於 2004年 6 月 10 曰發 表的美國專利申請公開案第2004/0109357號，’’Non-Volatile Memory And Method with Improved Sensing’’ ；（3)美國專利申 請公開案第20050169082號；（4)於2005年4月5日申請，發 明者為 Jian Chen的題為 ’’Compensating for Coupling During Read Operations of Non-Volatile Memoryn2 美國專利申請 案第11/099,133號；及（5)於2005年12月28日申請，發明者 為 Siu Lung Chan及 Raul_Adrian Cernea 的題為"Reference Sense Amplifier For Non-Volatile Memory”之美國專利申請 案第11/321，953號。所有五個以上列出之專利文獻均以全 文引用之方式併入本文中。 讀取一組資料（例如，檔案、數位像片、資料頁面、資 料區塊或資料之其他單位）通常涉及執行圖1 〇之讀取操作 多次。圖11提供描述回應於讀取資料之請求而執行之讀取 過程的高級別流程圖。在步驟750中，藉由控制器244發布 讀取命令且將其輸入至狀態機222。在步驟752中，向解碼 127822.doc -31 - 200849263 咨電路提供表Η面位址之絲f料。 下文所論述而執行一或多個讀取操作（例如4中，如 操作或合適替代操作）。將讀取操作之 Z 之讀取 存器494中。在步驟756中報告資料。報 子於適當鎖 例包括將資料自鎖存器傳輸至狀態機，：；料::::施 ^，將資料傳輸至主機，將資料儲存於輸出檔案:制 料提供給請求實體等等。 I、，將貧 如上文所論述，非揮發性記憶體單元之浮 他電荷儲存元件）之表觀臨限電壓 (或其 , %主旧褐移可由於基於 於鄰接浮動閘極(或其他鄰接電荷儲存 士日今士人 々 丨T J甲的電何之電 %之輕合而發生。該問題在已於不同時間經程式化的鄰近 =憶體單元之集合之間最為顯著地發生。為了考慮到此搞 合’對於目標記憶體單元之讀取過程將向鄰接記憶體單元 提供補償以減小鄰接記憶體單元對於特定記憶體單元所造 成的耦合效應。一實施例亦包括在驗證過程期間建立稍後 向鄰接記憶體單元施加補償所需的條件。在該實施例中， 施加至WLn+Ι之過驅動電壓（在圖10中被描繪為Vreadx)自 (例如）5·5 V之典型值減小至（例如）3 V。因此，在驗證過程 期間，VreadX為3 V(或視實施而定之另一合適值）。在隨 後讀取時提供之補償將由在對WLn執行之讀取操作期間向 WLn+Ι施加與在驗證階段期間所施加之電壓相比較高的電 壓組成。在許多先前技術之裝置中，所有未選定字線均將 接收Vread。在圖10之實施例中，除汲極側鄰接者以外之 所有未選定字線接收Vread，而沒極側鄰接者接收 127822.doc -32- 200849263

VreadX。Vread之一實例為5.5伏特；然而，可使用其他 值。 為了判定在讀取目標記憶體單元時應向鄰接記憶體單元 提供多少補償，本文描述之系統自一組預先計劃之潛在狀 况來判疋s己憶體卓元之感知狀況。舉例而言，觀察圖6及 圖7，系統將判定鄰接記憶體單元處於狀態e、a、B還是c 中。補领之使用及1值將基於鄰接記憶體單元處於哪一狀 態中。 Γ c 用於在讀取目標記憶體單元時測試鄰接記憶體單元之狀 況之一方法為至少部分臨時地將測試鄰接記憶體單元之狀 況的讀取操作與感測目標記憶體單元之資料狀態的讀取操 作混雜。亦即，至少部分臨時地將對於WLn+1之讀取操作 與對於WLn之讀取操作混雜。 囷12為4田述用於頃取已根據圖6之過程而經程式化的資 料頁面之過程之一實施例的流程圖。可使用圖12之過程來 實施圖11之步驟754。圖12之過程描繪藉由使用_機制而 在讀取目標記憶體單元時向鄰接記憶體單 於彼鄰接記憶體單元之感知狀況)之實例，該:制= 部分臨時地將測試鄰接記憶體單元之狀況的讀取操作與感 測目標記憶體單元之資料狀態的讀取操作混雜之方式來測 試鄰接記憶體單元之狀況。至少部分地混雜讀取操作，因 為在-些實施例中’可使讀取操作完全交替，而在其他實 施例中’交替可在讀取操作之群組之間或在群組鱼單“ 取操作之間進行。圖17、圖18及圖19(於下文中得到論述貝） 127822.doc -33- 200849263 提供讀取操作之至少部分臨時混雜之額外實例。 圖12之過程可被實施為回應於對於資料之特定的一或多 頁面（或其他分組）之讀取請求而執行的用於讀取資料之 整個過程，其在使用聊之前，與㈣咖分離及/或結合 ^用ECC。在其他實施例中，圖12之過程可作為資料恢復 步驟之部分而執行。 Ο

在圖12之步驟8G2中，對於字線机州執行讀取操作。 '、P、’f於連接至WLn+l(其為係、圖12之讀取過程之焦點 的選定字線WLn之鄰接者）之所有記憶體單元執行圖_ 所描繪之過程。舉㈣言，若圖12之過程已選定字線體 進行讀取，則在步驟802中，讀取操作將針對連接至字線 WL3之記憶體單元。在執行步驟8〇2之過料，施加至 wLn+1之讀取比較電壓為Vra。因此’步驟8〇2為用以判定 連接至WLn+1之記憶體單元是否以狀態E(參看_儲存資 料之讀取操作（圖1〇)。在其他字線接收心“4時向贾“幻施 加Vra。將步驟802之讀取操作的結果儲存於用於每一位元 線的一鎖存器（鎖存器494)中（步驟804)。在一實施例中， 每一位元線具有稱為L1、L2及L3之三個鎖存器。將得自 步驟802之結果儲存於L1中。在其他實施例中，可將結果 儲存於其他鎖存器中。因此，在一實施例中，若記憶體單 元回應於步驟802之讀取操作接通，則將"丨”儲存於鎖存器 L1中。在步驟806中，對於選定字線WLn執行多狀態讀取 過程。若存在四個可能資料狀態，則彼多狀態讀取過程包 括執行二個讀取操作（參看圖〗〇)。在第一讀取操作中，讀 127822.doc -34 - 200849263 取比較點V叩為Vra。在第二讀取操作中，讀取比較點 vcgr為Vrb。在第三讀取操作中，讀取比較鮮喂為Vrc。 在步驟806之多狀態讀取過程之讀取操作中的每一者期 間，沒極侧鄰接字線WLn+1接收VreadE且其他未選定字線 接收Vread(例如，5.5伏特在一實施例中，化祕等於3 伏特。由於VreadE等於在驗證過程期間所使用之相同過驅 動電C因此不執仃補该。此與處於狀態e(擦除狀態）中 的鄰接記憶體單元中之資料相關。不提供針對浮動 閘極之間的麵合之補償。在步驟咖中，若在步驟綱中設

⑶，則將得自步驟806之多狀態讀取過程之結果儲存於 鎖存器Lm2中。因此，在步驟8〇8中，具有處於狀態E 中之鄰接者的彼等記憶體單元將於㈣紅丨壯2中儲存得 自多狀態讀取過程之妹罢。m > π果因為每一記憶體單元儲存兩位 ϋ 元資料’所以需要兩個單一位元鎖存器來儲存彼資料。步 驟8〇6之結果在鄰接記憶體單元處於狀態E中之情況下將為 11 ’在鄰接記憶體單元處於狀態A中之情況下將為1〇，在 鄰接記憶體單元處於狀態”之情況下將為〇〇，且在鄰接 記憶體單元處於狀態c中之情況下將為〇1。若在步驟_中 以有放貝料載入鎖存器L1&L2，則在步驟請中將鎖存器 L3 δ又疋為邏輯位準!以指示鎖存器li及。具有有效資料； 否則，L3儲存邏輯位準〇。 在^驟812中，對於連接至沒極側鄰接字線肌川之記 It體單το執订項取操作，包括在汲極側鄰接字線肌州上 確立Vrb(作為比較點）。纟步驟中，#記憶體單元接 127822.doc -35- 200849263 通，則彼等記憶體單元處於狀態E或A中。若記憶體單元 在步驟812中接通且其相應鎖存器L3=0，則將相應鎖存器 L1設定為1。在步驟816中，對於選定字線WLn執行多狀態 讀取過程’其中汲極側鄰接字線WLn+Ι接收VreadA。步驟 8 16類似於步驟806，除了汲極側鄰接字線WLn+1在步驟 ' 816中接收VreadA且在步驟806中接收VreadE。在一實施例 中，VreadA等於4.25伏特。VreadA提供針對浮動閘極之間 ( 的麵合之小量補償。若在步驟814中將鎖存器l 1設定為等 於1且鎖存器L3當前等於〇，則將於鎖存器乙丨及乙]中儲存 得自步驟816之結果。在步驟82〇中，若在步驟818中以有 效資料載入L1及L2，則將鎖存器L3設定為等於i。 在步驟822中，對於連接至汲極側鄰接字線WLn+丨之記 憶體單元執行讀取操作（圖1〇)，包括在WLn+1上施加Vk。 步驟822類似於步驟802，除了在WLn+1上使用Vrc替代 Vra。在步驟824中，對於在步驟822中接通且具有等於〇之 t, 相應鎖存器L3的相應記憶體單元將鎖存器L1設定為1。在 步驟826處，對於WLn執行多狀態讀取過程，其中汲極側 鄰接字線WLn+1接收V^adB。步驟826類似於步驟8〇6，除 了在汲極側鄰接字線WLn+ i上使用VreadB而非VreadE。在 一實施例中，VreadB等於4.75伏特。VreadB提供針對耦合 之中等量的補償。在步驟828中，若先前在步驟824中將u 設定為等於i且鎖存HL3當前以_行儲存，則將於鎖存器 L1及L2中儲存得自步驟826之結果。在步驟83〇中，若在步 驟㈣中以有效資料載入鎖存器u^2，則將鎖存器㈣ 127822.doc -36- 200849263 定為1。 在步驟832 1對於連接至選定字線WLn之記憶體單元 執行多狀態讀取過程，其中沒極側鄰接字線心+1接收 VreadC。步驟832類似於步驟8〇6，除了步驟832使用 VreadC替代VreadE。在一實施例中，…以此等於5·5伏 特。VreadC提供與VreadE、VreadA及VreadB相比最大的補 償。VreadC提供對於鄰接記憶體單元處於狀態c中之目標 記憶體單元的適當補償。在步驟834中，若鎖存器L3等於 〇,則將得自步驟832之結果儲存於鎖存器^及^中。注 思，在圖12中所描繪之過程期間執行的所有讀取操作均為 讀取儲存於連接至字線WLn之記憶體單元中的資料之共同 嘗試之部分。 圖13為描述用於讀取用於選定字線之資料之多狀態讀取 過程的流程圖。此多狀態讀取過程判定連接至彼字線之記 憶體單元的（可能資料狀態中之）資料狀態。圖13之過程為 圖12之步驟806、816、826及832之一實例實施；然而，施 加至鄰接字線（WLn+Ι)之過驅動電壓對於步驟806、816、 826及832中之每一者為不同的。 在圖13之步驟940中，向選定字線WLn施加讀取參考電 壓Vra。在步驟942中，感測與頁面相關聯之位元線（例 如’如上文所提及而對感測放大器中之電容器加以感測） 來判定經定址之記憶體單元是否接通（基於將Vra施加至其 控制閘極）。傳導之位元線指示記憶體單元接通；因此， 彼專兄憶體單元之臨限電壓在Vra以下（例如，在狀態e 127822.doc -37- 200849263 中）。在步驟944中，將位元線之感測結果儲存於用於彼等 位兀線之適當鎖存器中。步驟940至944執行圖10描述之過 程0 在步驟946中，向選定字線WLn施加讀取參考電壓ν^。 在γ驟948中，如上文所述而感測位元線。在步驟9$〇中， 將結果儲存於用於位元線之適當鎖存器中。步驟叫6至95〇 執行圖10描述之過程。

在γ驟952中，向選定字線WLn施加讀取參考電壓。 在y驟954中’如上文所述而感測位元線以判定哪些記憶 體單70接it。在步驟956巾，將得㈣❹驟之結果儲存 於用於位元線之適當鎖存器中。步驟940至944執行圖10描 述之過程。 在步驟958中，判定卷_ A 一 Μ _ 母位兀線之貧料值。舉例而言， 若記憶體單元在Vra下值道 θιί ^ ^ 下傳導，則記憶體單元處於狀態Ε中。 若記憶體單元在Vrb乃πτ 1 I» _ — 、a 下而非在Vra下傳導，則記憶體 早元處於狀態A中。若纪橋辟— #右°己隐體早疋在We下而非在Vra及Vrb 下傳導，則記憶體單元處於 狀悲B中。若記憶體單元不在 Vra、Vrb或Vrc下傳導，則 — J °己體早兀處於狀態C中。在一 實施例中，在過程末端获士老 末&错由處理器492判定資料值。在另 一只轭例中，處理器492在 杆备一咸、則y放士 作中判定資料值，從而在執 盯母一感測刼作日守，更新資 刀析。在步驟9 6 0 Φ，步不审 器492將於用於每一位 哪f處理 資料值。在其他實施例中……中儲存所判疋之

感測各個位準（Vra、Vrb万VrM 可以不同次序發生。 千I ra Vrb及Vrc) 127822.doc -38 - 200849263 圖13之過程執行三次讀取操作（參看圖10)。第一讀取操 作（步驟940至944)向WLn施加Vra，向WLn+Ι施加VreadX且 向其他未選定字線施加Vread。第二讀取操作（步驟946至 950)向WLn施加Vrb，向WLn+Ι施加VreadX且向其他未選 定字線施加Vread。第三讀取操作（步驟952至95 6)向WLn施 加Vrc，向WLn+Ι施加VreadX且向其他未選定字線施加 Vread。VreadX之值可對於圖13之過程的不同迭代而改 變。舉例而言，當於圖12之步驟806期間執行圖13之過程 時，VreadX=VreadE。當於圖12之步驟816期間執行圖13之 過程時，VreadX=VreadA。當於圖12之步驟826期間執行圖 13之過程時，VreadX=VreadB。當於圖12之步驟832期間執 行圖13之過程時，VreadX=VreadC。 圖14至圖20描述用以讀取根據與圖7A至圖7C相關聯之 方法而程式化之資料的過程。圖14之過程可被實施為回應 於對於資料之特定的一或多個頁面（或其他分組）之讀取請 求而執行的用於讀取資料之整個過程，其在使用ECC之 前，與使用ECC分離及/或結合使用ECC。在其他實施例 中，圖14之過程可作為資料恢復步驟之部分而執行。 在讀取如根據圖7A至圖7C之過程而程式化的資料時， 應在對討論中之記憶體單元之上部頁面進行程式化時校正 由於歸因於對鄰接記憶體單元之下部頁面進行程式化的浮 動閘極與浮動閘極之搞合之任何擾動。因此，在試圖補償 由於鄰接單元的浮動閘極與浮動閘極之耦合效應時，過程 之一實施例僅需考慮歸因於對鄰接記憶體單元之上部頁面 127822.doc •39- 200849263 進仃私式化的耦合效應。因此，在圖14之步驟1060中，該 =矛匐疋郇接子線是否已藉由上部頁面資料而經程式化。 若未對鄰接字線之上部頁面進行程式化（步驟1G62)，則可 j不對浮動閘極與浮動閘極之耦合效應進行補償之情況下 讀取考慮中之頁面（步驟刪）。若對鄰接字線之上部頁面 進行程式化（步驟1G62)，則在步驟鶴中應藉由潛在地使 C.)

用對於浮動閘極與浮動閘極之麵合效應的_些補償來讀取 考慮中之頁面。 在一實施例中，實施圖7八至圖7C之程式化過程的記憶 體陣列將保留一組記憶體單元來儲存一或多個旗標。舉例 而言，可使用一行記憶體單元來儲存指示各別列記憶體單 兀的上部頁面是否已經程式化之旗標。在—些實施例中， 可使用冗餘單元來儲存旗標之複本。藉由檢查適當旗標， 可判定是否已對鄰接字線之上部頁面進行程式化。 —在-實施例中’錯存旗標之記憶體單元將在旗標未經設 定之情況下以狀態“儲存資料且在旗標經設定之情況下 以狀悉C而儲存資料。兩山 ,, 減仔貝科。因此’當感測彼特定記憶體單元 時，若記憶體單元Θ^ s 』 早兀口應於細加至其控制閘極之Μ而傳導 (接通），則記憶體單元未以狀態C錯存資料且旗標未經設 疋。右§己憶體早π不回應於Vrc而傳導，則假設記憶體單 元指示已對上部頁面進行程式化。因此，在—實施射， 步驟_將包括檢查以確定是否藉由執行對於紅州使用 ⑽為項取比較點之讀取操作(參看圖⑼而設定旗標。 在另一實施例t，可將旅庐神六# J將m示儲存於位元組中。勝於以狀 127822.doc •40- 200849263 〜c儲存所有位元，该位元組將包括表示旗標且對於狀態 機=2已㈣唯一8位元代碼，從而該8位元代碼具有處於 狀態E中之至少一位元、處於狀態A中之至少一位元、處 於狀態B中之至少一位元及處於狀態c中之至少一位元。 若尚未對上部頁面進行程式化，則記憶體單元之位元組將 、 全部處於狀態时。若已對上部頁面進行程式化，則記憶 ‘ f單元之位元組將儲存該代碼。在一實施例中，可藉由判 定具有儲存該代碼之位元組的記憶體單元中之任一者是否 回應於Vrc而接通來檢查旗標。在另一實施例中，感測記 憶體單元之儲存旗標的位元組且將其發送至狀態機，該狀 態機將驗證儲存於記憶體單元中之代碼是否匹配狀態機所 預期之代碼。若匹配，則狀態機得出已對上部頁面進行程 式化之結論。 可在以全文引用方式併入本文中的Shibata等人之美國專 利第 6,657,891 號”Semiconductor Memory Device F〇r G St(mng Multl_Valued Data”中找到關於該旗標及用於程式 化之過程的較多細節。 囷15為描述用於在系統無需補償由於鄰接字線之浮動閘 極與浮動閘極的耦合（參看圖14之步驟1064)時讀取考慮中 之字線之資料的過程之一實施例之流程圖。在步驟1150 中，判疋頃取係關於與考慮中之字線（WLn)相關聯的上部 頁面還疋下部頁面。若讀取係關於下部頁面，則在步驟 1^152中，向與正讀取之頁面相關聯的選定字線施加電 壓Vrb。在步驟11 54中，感測位元線（如上文所論述）。在步 127822.doc -41 - 200849263 驟1156中，將感測步驟1154之結果儲存於適當鎖存器中。 步驟1152至1156實施圖10之讀取操作。 在步驟1158中，檢查旗標以判定頁面是否含有上部頁面 資料。若不存在旗標，則存在之任何資料將處於中間狀態 (例如，狀態550)中，Vrb並非應使用之正確比較電壓，且 過程在步驟1160處繼續。在步驟1160中，向字線施加 Vra ’在步驟1162處重新感測位元線，且在步驟丨丨M中儲 存結果。步驟1160至1164實施圖10之讀取操作。 在步驟1166(在步驟1164之後，或者在旗標經設定之情 況下在步驟1158之後）中，處理器492判定待儲存之資料 值。在一實施例中，當讀取下部頁面時，若記憶體單元回 應於施加至字線之Vrb(或Vra，視步驟Π58而定）而接通， 則下部頁面資料為π Γ’ ；否則，下部頁面資料為” 〇 ”。若判 定頁面位址對應於上部頁面（圖1 5之步驟π50)，則在步驟 1170執行上部頁面讀取過程。在一實施例中，圖15之過程 包括在讀取操作期間向汲極側鄰接字線施加VreadE(參看 圖 10，VreadX=VreadE)。 圖16為描述用於在不使用補償之情況下執行上部頁面讀 取過程（圖15之步驟1170)之一實施例的流程圖。在步驟 1200中，向與正讀取之頁面相關聯之選定字線施加讀取參 考電壓Vix。在步驟1202處，如上文所述而感測位元線。 在步驟1204中，將步驟12〇2之結果儲存於適當鎖存器中。 步驟1200至1204實施圖10之讀取操作。在步驟12〇6中，系 統檢查指示與當前正讀取之頁面相關聯的上部頁面程式化 127822.doc -42- 200849263 之旗標。如上文所描述，藉由檢查具有儲存該代碼之位元 組的記憶體單元中之任一者是否不回應於Vrc而接通來執 行步驟1206之一實施例。若旗標尚未經設定（步驟12〇8)， 則圖之過程以尚未對上部胃面進行程式化之結論而終 止。 若旗標已經設定（步驟12〇8)，則假設已對上部頁面進行 程式化，且在步驟1220中，向與正讀取之頁面相關聯的選 定字線施加電壓Vrb。在步驟1222中，如上文所論述而感 測位元線。在步驟1224中，將步驟1222之結果儲存於適當 鎖存器中。步驟1220至1224實施圖1〇之讀取操作。 在步驟1226中，向與正讀取之頁面相關聯之字線施加電 壓Vra。在步驟1228中，感測位元線。在步驟123〇中，將 步驟1228之結果儲存於適當鎖存器中。步驟1226至實 施圖10之讀取操作。 在步驟1232中，處理器222基於三個感測步驟12〇2、 1222及1228之結果而判定由正讀取之記憶體單元中之每一 者所儲存的資料值。在步驟1234處，將在步驟1232中判定 之資料值儲存於適當資料鎖存器中以用於最後傳達給主機 /使用者。在一實施例中，圖16之過程包括在讀取操作期 間向汲極側鄰接字線施加VreadE。 返回參看圖14，若汲極側鄰接字線之上部頁面經程式化 (參看步驟1062)，則在步驟1〇66中藉由補償而讀取當前選 疋之子線。若作為步驟1066之部分而正讀取上部頁面資 料，則執行圖17之過程。若正讀取下部頁面資料，則執行 127822.doc -43- 200849263 圖19之過程。 回之步驟1300中，藉由向汲極側鄰接字線脱〇+ j施 =Vra而執仃對於連接至汲極側鄰接字線1之記憶體 ^的§胃取操作（圖1G)。若記憶體單元接通，則相應鎖存 心心&定為等於1。亦即’對於連接至字線肌⑷之所 有記憶體單元（或記憶體單元之子集）執行圖Μ之過程。彼 等記憶體單元中之每一者具有鎖存器（L1、L2及L3)之相應 集合。對於在步驟㈣中經受讀取操作之記憶體單元中的 母一者，若彼記憶體單元處於狀態財，則在步驟·中 :相應鎖存器L1設定為等於工。在步驟測中，執行多狀 ‘“取過耘(參看圖13)。在彼多狀態讀取過程期間，汲極 側鄰接字線WLn+1將在讀取操作中之每一者中接收 vreadN(Vreadx=VreadN)。在一實⑽列中，VreadN等於4 5 伏特。在一實施例中，當根據圖7A至圖7。之過程而進行 程式化時’藉由使用％罐=4.5伏特而執行驗證。具有處 於狀態E中之鄰接者的記憶體單元無需經補償；因此，不 藉由使肠eadN作為在驗證期間使用之過驅動電壓來提供 補償。在步驟⑽中，若鎖存器u設定為等於i，則將 1304之多狀態讀取過程的結果儲存於鎖存器中。 在步驟13G8中’對於連接至沒極側鄰接字線机⑷之記 憶體單元執行讀取操作(參看圖1〇)，其中向汲極側鄰接者 肌⑷施加州。在步驟131〇中，若相應記憶體單元在步 驟丨3()8之過程期間接通且“當前等於〇,則將每一鎖存器 L1設定為等於1。若記憶體單元接通且u在步驟i3i〇之前 127822.doc -44 - 200849263 已等於1，則將L1重新設定為等於〇。若記憶體單元未接 通，則將L1保持於〇。因此，在步驟131〇之末端，對於鄰 接者經設定為處於狀態A中的記憶體單元，L丨將等於 記憶體單元及其處於同一 &元線上的鄰接者將共用相同鎖 存器LI、L2及L3。

在步驟1312中，對於汲極側鄰接字線冒匕+丨執行讀取操 作（圖ίο)，其中向汲極側鄰接字線WLn+;Ufe加讀取比較電 壓Vrx。在步驟1314中，若已將鎖存器乙丨設定為丨，則將彼 鎖存器保持為資料1。若鎖存器L1當前等於〇且相應記憶體 單元未接通，則將鎖存器L1設定為等於i。若鎖存器幻等 於〇且相應記憶體單元接通，則將鎖存器L1保持為等於〇。 在步驟13 14之末端，若汲極側鄰接記憶體單元處於狀態a 或狀態c中，則鎖存器L1將等於i。在步驟1316中，對於選 定字線WLn執行多狀態讀取過程(圖13)。在彼多狀態讀取 過程期間，汲極側鄰接字線11^1+1對於讀取操作中之每一 者接收Vreadx=VreadL。在一實施例中，VreadL為6 〇伏 特。因此，鄰接記憶體單元處於狀態A4C中之彼等記憶 :單：將接收與4·375伏特之過驅動電壓相關聯的較大補 ^右鎖存器L1設定為等於1，則將步驟13 16之多狀態讀 取過程的結果儲存於鎖存器L2中。 在^驟132〇中，對於連帛至汲極側鄰接字線机打+工之記 憶體單元執行讀取操作（參看圖1〇)，包括在汲極側鄰接字 線WLn+Ι上確立讀取比較值Vrb。在步驟Du中，若相應 己^體單70在步驟1320中未接通且鎖存器L1已被設定為等 127822.doc -45- 200849263 於1’則將鎖存器u重新設定為等於0。若記憶體單元在步 驟1320十未接通且鎖存器L1處於〇，則將鎖存器U設定= 等於1。若記憶體單元接通，則將L1設定為等於〇。

U 在步驟1322之末端’對於處於狀§B中的彼等記憶體單 几，鎖存器L1將等於1。在步驟1324中，對於選定字線 WLn執行多狀態讀取過程(圖13)，其中汲極側鄰接字線 WLn+1 接收 VreadS(VreadX=Vreads)。在一實施例中， VreadS等於5.0伏特。此對應於小量補償。在步驟1326 中，對於鎖存器L1等於丨之彼等記憶體單元，將得自步驟 1324之多狀悲讀取過程的結果儲存於鎖存器中。注咅， 在圖17中所描繪之過程中執行的所有讀取操作均為讀取儲 存於字線WLn上之記憶體單元中的上部頁面資料之共同嘗 試之部分。 返回參看圖7A至圖7C，浮動閘極與浮動閘極之麵合可 由於將鄰接者之上部頁面自狀態E程式化為狀態A或自中 間狀態550程式化為狀態C而發生。藉由使用VreadL來補償 此浮動閘極耦合。若鄰接記憶體單元處於狀態E中，則無 耦合需補彳員。被上部頁面程式化而自中間狀態55〇改變為 狀態B的記憶體單元僅使臨限電壓改變較小量，且因此僅 較小量的耦合需藉由使用Vreads而被補償。 圖18為係用於藉由使用補償而執行上部頁面讀取之另一 實施例的過程之流程圖。圖18之過程與圖17之過程之間的 一差異在於圖17之過程補償鄰接者處於狀態B中的記憶體 單元且圖18之過程不提供對於鄰接者處於狀態B中的記憶 127822.doc • 46 - 200849263 體早兀之補償。在步驟1420中，對於連接至汲極側鄰接字 線wLn+1之記憶體單元執行讀取操作（參看圖1〇)，其中向 汲極側鄰接字線WLn+1施加Vra。若記憶體單元接通，則 將相關聯之記憶體單元的相應鎖存器設定為等於丨。因 此，對於連接至WLn+1的所有處於狀態E中之記憶體單 元，彼等位元線之相應鎖存器將被設定為等於丨。在步驟 1424中，對於選定字線WLn執行多狀態讀取過程（圖13)。 p 纟彼多狀態讀取過程_，沒極側鄰接字線WLn+1接收

VreadN(無補償）。在步驟1426中，將步驟1424之多狀態讀 取過程的結果儲存於記憶體單元之每一鎖存器口中。注 意，步驟1424包括執行圖16之過程，其中 在步驟1428中’對於連接至汲極側鄰接字線WLn+丨之記 憶體單元執行讀取操作(圖1〇)，其中向汲極側鄰接字線 wLn+1施加Vr卜在步驟143〇中，若記憶體單元回應於步 驟1428而接通且鎖存器以處於〇，則將相應鎖存心設定 〇 為等於1。若記憶體單元接通且鎖存紅1已被設定為卜則 將相應鎖存m新設定為等於G。若㈣料元未接 . 通’則將鎖存器U保持為等於0。目此，在步驟刚之 彳4 ’對於處於狀態a中的彼等記憶體單元，鎖存心將等 於1。在步驟⑷2中，對於連接至沒極側鄰接字線肌州 之記憶體單元執行讀取操作(圖1〇)，其中向汲極側鄰接字 線WLn+m加Vrc。在步驟⑽中，若鎖存器u等於！，則 將鎖存器U保持為等於！。若鎖存器u等於〇且相應記憶體 單元未接通，則將鎖存器L1設定為等於！。若鎖存器㈣ 127822.doc -47- 200849263

於〇且相應記憶體單兀未接通，則將鎖存器Li保持為等於 1。在步驟1434之後，處於狀態八或c中之彼等記憶體單元 將使其鎖存器L1經設定為等於〇。在步驟1436中^對於選 定字線WLn執行多狀態讀取過程（圖13)，其巾&極側鄰= 字線WLn+Ι接收VreadL。步驟1436包括執行圖13之過程， 其中VreadX=VreadL。在步驟1438中，若鎖存器认經^定 為1，則將步驟1436之結果儲存於鎖存器^中。因此，對 於處於狀態A及C中之彼等記憶體單元覆寫已處於L2中的 資料。因此，圖18之過程將不提供對於鄰接記憶體單元具 有處於狀態E及B中之上部頁面資料之記憶體單元的補償:、 且執行對於鄰接者處於狀態八或〇中之記憶體單元的一些 補償。注意，纟圖18中所描繪之過程中執行的所有讀取操 作均為讀取儲存於字線WLn上之記憶體單元中的上部頁面 資料之共同嘗試之部分。 使用圖19之過程來在提供針對浮動雜與浮動閘極之輕 合之補償的同時自下部頁面讀取f料。在圖19之步驟i5i〇 中，對於汲極側鄰接字線WLn+1執行讀取操作（圖1〇)，其 中向汲極侧鄰接字線WLn+1施加Vra。若記憶體單元回應 於步驟151G之讀取操作接通，則在步驟1512中將鎖存器^ 設定為等於1。在步驟1514中，對於連接至選定字線· 之記憶體單元執行讀取操作（圖1G)。步驟i5i4之讀取操作 包括向選定字線WLn施加Vrb，在鄰接字線乳州上施 VreadN及向其他未選定字線施加。目&，wgr=vrb 且VreadX=VreadN。在步驟1516中，若已將鎖存紅丨設定 127822.doc -48- 200849263 為等於卜則將步驟1514之結果儲存於鎖存㈣中。 Γ

Cj =驟⑽巾，對於連接线極側鄰接字線wLn+i之記 :广執行讀取操作(圖10)，其中向沒極側鄰接字線 Γ+1施加Vrb。在步驟1520中，若記憶體單元回應於步 ::而接通且其相應鎖存器u已儲存資則，則將彼相 應鎖存器U設定為等於i。若記憶體單元回應於步驟⑽ 接通且鎖存紅，則將彼鎖存器u重新設U等於 〇。若記憶體單元不回應於步驟1518而接通，則將鎖存器 m呆持於〇。在步驟1520之末端’對於沒極側鄰接者處於 狀態A中的記憶體單元，鎖存心將等於i。在步驟助 中對於連接至;及極側鄰接字線WLn+ i之記憶體單元執行 頃取操作（圖1〇) ’包括向汲極側鄰接字線WLn+Ι施加Vrc。 在步驟1524中，若鎖存器L1已被設定為等於1，則將L1保 持為等於1若鎖存器L!儲存Q且相應記憶體單元未接通， 則將U設定為等於i。若u等於〇且相應記憶體單元接通， 則將L1保持為等於〇。在步驟1524之末端，對於處於狀態 A及C中的彼等記憶體單元，鎖存器“等於〇。在步驟Η% 中，對於選定字線WLn執行讀取操作（圖1〇)。步驟1526之 唄取操作包括向WLn施加Vrb(Vcgr=Vrb)及向wLn+l施加

VreadL(大補償）(vreadX=VreadL)。在步驟1528中’若鎖存 器L1已被設定為i，則將得自步驟1526之結果儲存於鎖存 盗L2中（若記憶體單元回應於Vrb而接通，資料i被儲存於 鎖存器L2中）。 在步驟1530中，對於連接至汲極側鄰接字線WLn+1之記 127822.doc -49· 200849263 憶體單元執行讀取操作（圖10)，其中向汲極側鄰接字線 WLn+Ι施加Vrb。在步驟1532中，若記憶體單元未回應於 步驟1530而接通且其相應L16被設定為等於1，則將以重 新設定為等於〇。若記憶體單元未接通且以已等於〇，則將 L1設定為等於}。若記憶體回應於步驟153〇接通，則將

ϋ 設定為等於0。在步驟1532之末端，對於汲極側記憶體單 几處於狀態B中之彼等記憶體單元，鎖存器u將等於i。在 γ驟1 534中，對於連接至選定字線WLn之記憶體單元執行 項取操作（圖1〇)。在步驟1534之讀取操作期間，向選定字 線WLn施加讀取比較Vrb(Vcgr=Vrb)且向汲極側鄰接字線 WLn+Ι 施加 Vreads(小補償）(Vreadx=Vreads)。在步驟 Μ% 中，若鎖存器Li當前經設定為等於i，則將得自步驟^% 之結果儲存於鎖存器L2t。圖19之過程在鄰接記憶體單元 ?於狀態“C中之情況下執行較大補償且在鄰接記憶體 單元處於狀態B中之情況下執行小補償。 在圖19之替代實施例中，可在鄰接記憶體單元處於狀態 A及C中之情況下執行補償且在鄰接記憶體單元處於狀能e 或B中之情況下將不執行補償。在此替代實施例中，步驟 _可儲存所有記憶體單元之資料，步驟⑽將 器L1在彼點儲存等於丨之資料的記憶體單元之資料且可 跳過步驟⑽至1536。注意，作為圖19中所描緣之過程之 部分而執行的所㈣取㈣均為讀取儲存於字線I上之 記憶體單元中的下部頁面資料之共同嘗試之部分。 已出於說明及描述之目的而提出對本發明之前述詳細描 127822.doc -50- 200849263 述。其不欲為詳盡的或將本發明限制為所揭示之精確形 式。根據以上教示，許多修改及變化為可能的。選擇所描 述之實施例以最佳地闡述本發明之原理及其實際應用來藉 此使得熟習此項技術者能夠在各種實施例中且以適於所預 期之特別用途的各種修改而最佳地利用本發明。意欲以所 附之申睛專利範圍來界定本發明之範轉。 【圖式簡單說明】 圖1為NAND串之俯視圖。 圖2為NAND串之等效電路圖。 圖3為非揮發性記憶體系統之方塊圖。 圖4為描繪感測區塊之一實施例的方塊圖。 圖5為描繪記憶體陣列之一實施例的方塊圖。 圖6描繪臨限電壓分布之實例集合且描述用於對非揮發 性記憶體進行程式化之過程。 又 圖7A至圖7C展示各種臨限電壓分布且描述用於對非揮 發性記憶體進行程式化之過程。 圖8為描繪對非揮發性記憶體進行程式化之次序的一實 例之表。 圖9描繚一描述用％ I用於對非揮發性記憶體進行程式化之過 程之一實施例的流程圖。 圖10描緣—描述對_發性記憶體之讀取操作之-實施 例的時序圖。 圖11描繪一描述用认& I用於碩取非揮發性記憶體之過程之一實 施例的流程圖。 127822.doc -51 - 200849263

圖12描繪一描述在讀取非揮發性記憶體時使用之 一實施例的流程圖。 王 圖13描繪一描述在讀取非揮發性記憶體時使用之過程 一實施例的流程圖。 圖14描繪-描述在讀取非揮發性記憶體時使用之過程 一實施例的流程圖。 圖1 5描繪一描述在讀跑#把a t, ^ . 仕項取非揮發性記憶體時使用之過程 一實施例的流程圖。 圖16描繪一描述在讀取非揮發性記憶體時使用之過程 一實施例的流程圖。 圖17描繪一描述在讀取非揮發性記憶體時使用之過程 一實施例的流程圖。 之 之 之 之 之 之 圖1 8描繪一描述在讀敢# # 之 項取非揮發性記憶體時使用之過程 一實施例的流程圖。 圖19描繪一描述在讀取^ @ 之 取非揮發性記憶體時使用之過程 Ο 一實施例的流程圖。 【主要元件符號說明】 100 電晶體/記憶體陣列 100CG 控制閘極 100FG 浮動閘極 102 電晶體 102CG 控制閘極 102FG 浮動閘極 104 電晶體 127822.doc -52- 200849263 104CG 控制閘極 104FG 浮動閘極 106 電晶體 106CG 控制閘極 106FG 浮動閘極 120 第一（或汲極）選擇閘極 122 第二（或源極）選擇閘極 126 位元線接觸點 f 128 源極線 200 記憶體單元之陣列 210 記憶體裝置 212 記憶體晶粒或晶片 220 控制電路 222 狀態機/狀態機電路 224 晶片上位址解碼器/解碼器電路 . 226 t / 功率控制模組/功率控制電路 230A 讀取/寫入電路 230B 讀取/寫入電路 232 線路 ' 234 線路 240A 列解碼器/解碼器電路 240B 列解碼器/解碼器電路 242A 行解碼器/解碼器電路 242B 行解碼器/解碼器電路 127822.doc -53 - 200849263

244 控制器 300 感測區塊 420 資料匯流排 470 感測電路 472 資料匯流排 480 感測模组 482 位元線鎖存器 490 共同部分 492 處理器 493 輸入線路 494 資料鎖存器/資料鎖存器堆疊 496 I/O介面 550 中間臨限電壓分布/狀態 A 臨限電壓分布/臨限電壓範圍/程式化狀態 B 臨限電壓分布/臨限電壓範圍/程式化狀態 B, 狀態 C 臨限電壓分布/臨限電壓範圍/程式化狀態 E 第一臨限電壓分布/臨限電壓範圍/擦除狀態 Selected BL信號 SGD 選擇線/信號 SGS 選擇線/信號 tl 時間 t3 時間 Vcgr 讀取比較點 127822.doc -54- 200849263 Γ:

Vra 讀取參考電壓 Vrb 讀取參考電壓 Vrc 讀取參考電壓 Vva 驗證參考電壓 Vvb 驗證參考電壓 Vvb丨 驗證點 Vvc 驗證參考電壓 WL_unsel 信號 WLn 信號 WLn+1 信號 WLO 字線 WL1 字線 WL2 字線 WL3 字線

G 127822.doc -55-

Claims (1)

1. 200849263 十、申請專利範圍： 1. -種用於自非揮發性儲存器讀取資料之方法，龙包八. 對-目標非揮發性储存元 3 ’ 取儲存於續 丁 、、且項取刼作作為讀 减仔於4目禚非揮發性儲存 一丘同告砷认加v r忽特疋貪料值之 ，試的B，該組讀取操作之至少一子集向—鄱 接非揮發性儲存元件施加不同電壓； ’、° ’ 對該鄰接非揮發性儲存元侔 件執仃一群組讀取择竹， 群組讀取操作被至少部分 /、 ^ 丁吧興5亥組讀取操作混雜· 基於該群組讀取操作而自乍-雜， 資訊；及 亥、、且-取刼作之-子集選擇 基於該所選資訊而報告儲存 件中的該特定資料值。 揮發性儲存元 2 ·如請求項1之方法，其中·· 該等不同電壓中之每一 ^者與該鄰接非揮發性儲存元件 之不同狀況相關聯。 响什7L仵 3 ·如請求項1之方法，其中·· 該組讀取操作包括讀取操 之一第二子集； 第一子集及讀取操作 讀取操作之該第一子 件施加-第-電㈣1 亥鄰接非揮發性儲存元 士 罘電壓的夕個言買取操作；且 讀取操作之該第二子 件施加一第一電壓^ σ以鄰接非揮發性儲存元 弟一電壓的多個讀取操作。 4·如請求項1之方法，其中·· 該目標非揮發性儲存元件 郇接於包括其他非揮發性儲 127822.doc 200849263 存7G件之一 NAND串上的該鄰垃 計 接非揮發性儲存元件； 疏組碩取操作之至少一讀取 存元件施A ^ ’、向Μ目標非揮發性儲 仔兀仵轭加一讀取比較電壓， 件施加-第—„且向 4接非揮發性儲存元 一其他電壓； 4其他非揮發性儲存元件施加 该組讀取操作之至少另一 綠六一 α σ 知作向該目標非揮發性 储存7〇件施加該讀取比較 元件施加-m日ί W鄰接非揮發性儲存 加該其他電壓；且 生錯存凡件施 該其他電壓不同於該第一電壓。 5·如請求項1之方法，其中·· 該選擇資訊包括對於該纟 性儲存Μ …取刼作中與該鄰接非揮發 性儲存7L件之一狀況相關 哭φ η… 有將貝科儲存於一鎖存 口中且對於該組讀取操作中 儲存於該鎖存器中； 一戈夕個其他者不將資料 (j α亥群組讀取操作識別該狀況； 且 。亥報σ貝料包括自該鎖存器傳輸該資料。 6·如請求項1之方法，其中·· 信=包括將„料提供至―與—記㈣統通 為元件及該_揮❹储存元件 7·如請求項1之方法，其中·· 127822.doc 200849263 鄰接非揮發性儲存元件之 該群組讀取操作包括對該 第一狀況進行測試，對 二狀況進行測試及對 狀況進行测試； _ .•…-1 對4^接非揮發性儲存元件之一第 該郴接非揮發性儲存元件之一第二 該組讀取操作包括讀取操作之 之一第二子隼、从 弟子集、m取操作 第四子集 #作之-第三子集及讀取操作之— 讀取操作之該第—+隹6 件施加-第-電㈣Γ: 鄰接非揮發性錯存元 矛逼座的多個讀取择作，兮结 ^ -狀況相關聯； λ㈣该弟-電屋與該第 項取刼作之该第二子集包括向該鄰接非 件施加一第—雷 知®保存7C …、弟-電壓的多個讀取操作，該第二電壓 -狀況而非該第-狀況相關聯； 件=㈣之該第三子集包括向該鄰接非揮發性儲存元 =Τ電壓的多個讀取操作，該第三電壓與該第 一狀況相關聯；且 讀取操作之該第四子集包括向該鄰接非揮發性儲存元 件施加一第四電壓的多個讀取操作。 8·如請求項7之方法，其中： /讀取操作之該第—子集在對於㈣—狀況之該測試之 後及對於該第二狀況之該測試之前執行； 言買取操作之該第二子集在對於該第二狀況之該測試之 後及對於該第三狀況之該測試之前執行；且 讀取操作之該第三子集在對於該第三狀況之該測試之 127822.doc 200849263 後執行 9·如請求項8之方*，其進_步包含： 將該群組讀取操作之姓 中 ； 果料於-第—位元鎖存器 將"亥組讀取操作之結果儲 -第二-位元鎖存器中；&…4--位元鎖存器及 使用-第二一位元鎖存器來指示該 及-第二-位元鎖存器是否 ：：广鎖存器 效資料。 Μ、、且靖取操作之有 10·如請求項1之方法，其中·· =取操作包括對該鄰接非揮發性館存元件之一 二狀況=試對::鄰接非揮發性儲存元件之-第 狀、兄谁/ ' 、χ鄯接非揮發性儲存元件之—第三 況進行::試及對該鄰接非揮發性㈣元件之-第时 該第-組讀取操作包括讀 操，—第二子集及讀取操作之一第三子弟集；子集、讀取 項取操作之該第一子集包括 件施加-第，的多個讀取操作==儲存元 -狀況相關聯； -弟-電壓與該第 吕買取操作之讀裳- 件施加-第_電厂；括向該鄰接非揮發性儲存元 弟一電S的多個讀取操作， 二:況及該第三狀況相關聯； 電麗與該第 -取細作之該第三子集包括向該鄰接非揮發性儲存元 127822.doc 200849263 件施力口 一盆：^ _ 二電莖的多個讀取操作，該第三電壓與該第 四狀況相關聯； 後：：知作，該第一子集在對於該第-狀況之該測試之 士、於该第二狀況之該測試之前執行； 對：：：作之該第二子集在對於該第二狀況之該測試及 在對二 況之該測試之後執行，該第二組讀取操作 、：忒第四狀況之該測試之前執行，·且 後^知作之4第三子集在對於該第四狀況之該測試之 11 ·如凊求項1之方法，其中： 2群組❹操作包括對該鄰接非揮發性儲存元件之〆 =狀況進行測試，對該鄰接非揮發性儲存元件之―第 -大’兄進行測試及對該鄰接非揮發性儲存元件之三 狀況進行測試； 一 該鄰接非揮發性儲存元件能夠處於一第四狀況中· Ο 之作包括讀取操作之—第—子集及讀取操作 :::::之該第一子集包括向該鄰接非揮發性儲存元 件施加一第一電壓的多個讀 一 &η 锑作，该弟一電壓與該第 一狀况及該第四狀況相關聯； 讀取操作之該第二子集包括 此^ 处 亥岫接非揮發性儲存元 件鉍加一第二電壓的多個讀取操作， 卜 二狀況及該第三狀況相關聯； / -、坠與該第 讀取操作之該第一子集在對於該第一狀況之該測試之 127822.doc 200849263 後及對於該第二狀況之該測試之前執行，·且 讀取操作之該第二子隼在對 斟料楚， 丨杲在對於该弟二狀況之該測試及 對於該弟二狀況之該測試之後執行。 12·如請求項1之方法，其中·· —該群組讀取操作包括對該鄰接非揮發性儲存元件之一 況進行測試，對該鄰接非揮發性儲存元件之一第 -狀况進行測試，對該鄰接非揮發性儲存元件 三 狀況進行測試及對該鄰-況進行測試； R件之-第四狀 該組讀取操作包括一第一 ^ 及一第三讀取操作，· ㈣一弟二言買取操作 - 取操作包括向該鄰接非揮發性儲存元件施加 塗，该第-電壓與該第-狀況相關聯； 第=取操作包括向該鄰接非揮發性儲存元件施加 -第二電壓，該第二電壓與該 Cj 關聯； 弟—狀况及该弟三狀況相 〇亥第二S賣取操作包括向該鄰 一篦—φ @ 郇接非揮發性儲存元件施加 第二電壓，該第三電壓 亥第四狀況相關聯， 该弟一讀取操作在對於該第一 於呤楚-此、 狀況之该測試之後及對 ;ο弟一狀況之該測試之前執行； 該第二讀取操作在對於 m-壯β ^ …弟—狀況之該測試及對於該 弟一狀況之该測試之後執行， ^ ® ^ ^°亥弟二讀取操作在對於該 弟四狀況之该測試之前執行；且 該第三讀取操作在對於 、Μ弟四狀況之該測試之後執 127822.doc -6- 200849263 行。 13. 如請求項1之方法，其中： 該群組讀取操作之至少一靖 作之前開始。 呆作在開始該組讀取操 14. 如請求項丨之方法，其中： 為^標非揮純儲存元件㈣鄰接轉發性儲存元件 i 5 _種2 ΝΑΝ〇串上的多狀態NAND快閃記憶體裝置。 種非揮發性儲存系統，其包含·· 一^组非揮發性儲存元件，其包括-目標非揮發性儲存 及-鄰接非揮發性儲存元件，該鄰 ： 4鄰接料目標非揮發性儲存元件；及 储存 —或多個管理電路，其與該組非揮發性 二：為自該目標非揮發性儲存元件讀取資料之一嘗： 件執Γ ’該個管理電路對該目標㈣發性儲存元 件_取操作且對該鄰接非揮純 2組讀取操作’該群組讀取操作中之-或多者被 J組讀取操作之至少一部分混雜，該組讀取操作勺 括：該鄰接非揮發性儲存元件施加不同電麼，該」匕 :管理電路基於該群組讀取操作而選擇該組讀取操作二 -子集’且基於該所選子集而識別健 性儲存元件巾的該資料。 ^非揮發 16·如請求項15之非揮發性儲存系統，其令： "亥等不同電壓巾之每—者與該鄰接非揮純錯存元 之一不同狀況相關聯。 干 127822.doc 200849263 17.如請求項15之非揮發性錯存系統，其中： 該組讀取操作包括讀取操作之 之一第二子集； 子集及讀取操作 讀取操作之該第一子隹 件施加一第一電壓的夕I °忒鄰接非揮發性儲存元 士 昂電壓的多個讀取操作，·且 填取操作之該第二子隼 件施加-第1〜夕亥鄰接非揮發性儲存元 弟一電壓的多個讀取操作。 18.如請求項15之非揮發性儲存系統，直中. 該組讀取操作之至少一讀 _的部分’· 存元件施加一读取比t φ P 、 °該目標非揮發性儲 件施加一第；且=向該鄰接非揮發性儲存元 -其他電L #其他非揮發性儲存元件施加 :組：取操作之至少另一讀取操作向該目標非揮發性 元=^“該讀取比較„’向該鄰接非揮發性儲存 …二一電屋且向該等其他非揮發性儲存元件施 刀口该其他電壓；且 Ί ^ 該其他電壓不同於該第一電壓。 19 .如凊求項15之非揮發性儲存系統，其進_步包含： 組鎖存器’其由該目標非揮發性儲存 非揮發性儲存元件共用， 午…亥㈣ , 双夕個&理電路藉由將資 =存:該等鎖存器中用於該子集之一者中而選擇該組 …作之該子集，因為該子集與該鄰接非揮發性儲存 127822.doc 200849263 特絲況相關聯，該群組讀取操作識別該特定 20·如凊求項15之非揮發性儲存系、统，其中·· ，-或多個管理電路藉由向一與該非揮發性儲存系统 通t之主機提供該資料而識別資料。 ’、、 2】.如請求項15之非揮發性儲存系統，直中. Γ 該=取操作包括對該鄰接非揮發性儲存— =二試，對該鄰接非揮發性儲存元件之-第 進㈣試及對該鄰接非揮發性儲存 狀況進行测試； 干 < 弟二 該組讀取操作包括讀取操作之 之-第二子集、讀取拔〜 弟子集、頃取操作 第四子集；、 ”之一第三子集及讀取操作之一 讀取操作之該第一子隹 件施加一第一電鄰接非揮發性儲存元 "屋的多個讀取操作，該 一狀況相關聯； ！ 4弟 # η #作之該第—子集包括向該鄰接非揮發性儲存元 件施加-第二《的多個 禪’广存- 二狀況而非嗲冑社… ’、乍5亥弟二電壓與該第 非w亥弟一狀況相關聯； 讀取操作之該第三子隼 件施加-第：電壓：：向該鄰接非揮發性儲存元 三狀況相關聯； ^ 乍該弟二電壓與該第 讀取操作之該第四子 件施加—第四Μ Ά括向該鄰接非揮發性儲存元 弟四電壓的多個讀取操作. 127822.doc 200849263 該一或多個管理電路在對於該第—狀況之該鲫試之後 及對於該第二狀況之該測試之前執行讀取操作之 子集，· 〜弟一 該一或多個管理電路在對於該第二狀況之該剛試之後 及對於該第三狀況之該測試之前執行讀取操作之該二 子集；且 ^ 一 該一或多個管理電路在對於該第三狀況之該測試之後 執行讀取操作之該第三子集。 22·如請求項15之非揮發性儲存系統，其進—步包含： 一組鎖存器，其包括-第--位元鎖存器、—第二一 位：鎖存器及-第三一位元鎖存器； 广一或多個管理電路將該群組讀取操作之結果儲 :二! 一—位元鎖存器中，該-或多個管理電路將該 一办一〜 仔於°亥弟一一位元鎖存器及一第二 ^ 或夕個管理電路使用該第三一位 疋鎖存态來指示兮筮 存m士 元鎖存器及-第二-位元鎖 存态疋否具有來自該組 23 ^ ^ 1 餘作之有效資料。 如:求項15之非揮發性儲存系統，其中： 該群組讀取操作肖乜 第一狀、M 對该郴接非揮發性儲存元件之一 狀况進订測試，對該鄰接非揮發性儲存元件之第 二狀況進行測試，料^ K _存7〇件之-弟 狀況進行洌★式及f+/ I非揮發性儲存元件之一第三 況進行㈣ 鄰接非揮發性儲存元件之一第四狀 該第一組讀取操作包括讀取操作之—第一子集、讀取 127822.doc -10- 200849263 操作之一箆-21 ^ ^ ^ 弟—子集及1買取操作之一第三子集； 磧取操作之該第一子隹白 ,、 件施加-第^ 向該鄰接非揮發性儲存元 -狀況相關聯； 取知作，该弟-電壓與該第 件：Γ呆::之該第二子集包括向該鄰接非揮發性儲存元 二:：電壓的多個讀取操作，該第二電壓與該第 况及違弟三狀況相關聯； C ij 讀取操作之嗜笛-工隹^ t 件施加-第1 鄰接非揮發性儲存元 四狀況相=電壓的多個讀取操作，該第三電壓與該第 後=:該=:對於該第-狀™之 > 弟一狀況之该測試之前執行； 對:Γ:作:該第二子集在對於該第二狀況之該測試及 在對二，：該測試之後執行，該第二組讀取操作 亥弟四狀況之該測試之前執行；且 彳操作之該第三子集在對於該第四狀況之該測試之 24·如請求項15之非揮發性儲存系統，其中： 組讀取操作包括對該鄰接非揮發性儲存元件之一 弟心、大况進行測試，對該鄰接非揮發性儲存元件之—第 一大況進行測試及對該鄰接非揮發性儲存元件之—第一 狀況進行測試； 弟一 3鄰接非揮發性儲存元件能夠處於—第四狀況中； 組讀取操作包括讀取操作之一第—子集及讀取操作 127822.doc -11 - 200849263 之一第二子集； 讀取操作之該第β +隹4 k 件施加一第一電壓的二向該鄰接非揮發性儲存元 弟電壓的夕個碩取操作，該莖一 φ η 一狀況及該第四狀況相關聯； D 4’塗/、該第 讀取操作之該第二子集包括 件施加-第二電壓的多個讀取操作'揮=生儲存-二狀況及㈣三狀況相4二電壓與該第 Γ Ο 讀取操作之該第一子集在對 後及對於兮哲 才於°亥弟—狀況之該測試之 >、、δ亥弟二狀況之該測試之前執行；且 碩取操作之該第二子集在 對於該第三狀況之該測試之後執狀况之該载及 25·如明求項15之非揮發性储存系統，其中： 第：：::取操作包括對該鄰接非揮發性儲存元件之一 二狀㈣試，對㈣接非揮發性儲存元件之一第 狀、兄進/n對㈣接非揮純料元件之一第： 狀况進行洌試及 币一 況進行測試； 發性儲存元件之一第四狀 該第—組讀取操作包括一读 操作及-第三讀取操作; 作、—第二讀取 -第亥取操作包括向該鄰接非揮發性儲存元件施加 二電堡，該第—電壓與該第一狀況相關聯; -第二=取=包括向該鄰接非揮發性錯存元件施加 關聯，·弟二電屢與該第二狀況及該第三狀況相 127822.doc • 12 - 200849263 =第三讀取操作包括向該鄰接非揮發性儲存元件施加 第-電壓’该第二電壓與該第四狀況相關聯； ㈣-讀取操作在對於該第_狀況之該測試之後及對 於該苐二狀況之該測試之前執行； 該第二讀取操作在對於該第二狀況之該測試及對於該 第三狀況之該測試之後執行，該第二讀取操作在對於該 第四狀況之該測試之前執行；且 5亥第二項取操作在對於該第四狀況之該測試之後執 行。 26. 如請求項15之非揮發性儲存系統，其中： 该組非揮發性儲存元件為多狀態快閃記憶體裝置。 27. 如請求項15之非揮發性儲存系統，其中： 該組非揮發性儲存元件為多狀態NAND快閃記憶體裝 置。 127822.doc -13·