KR20090117709A - 인접 메모리 셀의 저장 상태를 고려하여 비휘발성 메모리 셀을 판독하는 방법 - Google Patents

인접 메모리 셀의 저장 상태를 고려하여 비휘발성 메모리 셀을 판독하는 방법 Download PDF

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Abstract

비휘발성 메모리 셀의 플로팅 게이트(또는 다른 전하 저장 소자)에 저장된 겉보기 전하는, 인접한 플로팅 게이트들(또는 다른 전하 저장 소자)에 저장된 전하에 기초하는 전기장의 커플링 때문에 변경될 수 있다. 이러한 커플링 문제를 해결하기 위하여, 타겟 메모리 셀에 대한 판독 프로세스가 인접 메모리 셀(또는 다른 메모리 셀)에 보상을 제공하게 될 것인바, 이는 인접 메모리 셀이 타겟 메모리 셀에 미치는 커플링 효과를 감소시키기 위한 것이다. 인가되는 보상은 인접 메모리 셀의 상태에 기초한다. 올바른 보상을 인가하기 위하여, 판독 프로세스는, 인접 메모리 셀에 대한 판독 동작들과 타겟 메모리 셀에 대한 판독 동작들을 적어도 부분적으로 혼합할 것이다.
커플링 효과, 타겟 메모리 셀, 인접 메모리 셀, 플래시 메모리

Description

인접 메모리 셀의 저장 상태를 고려하여 비휘발성 메모리 셀을 판독하는 방법{READING OF A NONVOLATILE MEMORY CELL BY TAKING ACCOUNT OF THE STORED STATE OF A NEIGHBORING MEMORY CELL}
일반적으로, 본 발명은 비-휘발성 저장소자에 대한 기술에 관한 것이다.
반도체 메모리는 다양한 전자 디바이스들에서 점점 더 폭 넓게 사용되고 있다. 예를 들어, 비휘발성 반도체 메모리는 휴대폰, 디지털 카메라, 휴대용 개인단말기(Personal Digital Assistant : PDA), 이동형 컴퓨팅 장치, 고정형 컴퓨팅 장치 등등에 이용되고 있다. 전기적으로 소거 및 프로그래밍 가능한 판독전용 메모리(Electrical Erasable Programmable Read Only Memory : EEPROM)와 플래시 메모리는 가장 많이 사용되는 비휘발성 반도체 메모리들 중 하나이다.
EEPROM과 플래시 메모리 둘다는 플로팅 게이트를 이용하는바, 상기 플로팅 게이트는 반도체 기판의 채널 영역으로부터 절연되어 있으며 채널 영역 위에 자리잡고 있다. 플로팅 게이트는 소스 영역과 드레인 영역 사이에 위치한다. 제어 게이트는 플로팅 게이트 위에 제공되며 그리고 상기 플로팅 게이트로부터 절연된다. 트랜지스터의 임계전압은 플로팅 게이트 상에서 유지되고 있는 전하의 양에 의해 제어된다. 즉, 트랜지스터가 턴온되어 소스와 드레인 사이에서 도통을 허용하기 전 에, 제어 게이트에 인가되어야만 하는 전압의 최소량은, 플로팅 게이트 상의 전하의 레벨에 의해 제어된다.
낸드 플래시 메모리 디바이스와 같은 EEPROM 또는 플래시 메모리 디바이스를 프로그래밍하는 경우, 프로그램 전압이 제어 게이트에 인가되고 비트라인은 접지되는 것이 전형적이다. 채널로부터의 전자들이 플로팅 게이트로 주입된다. 플로팅 게이트에 전자들이 축적되면, 상기 플로팅 게이트는 음으로(negatively) 충전되며 그리고 메모리 소자의 임계전압은 상승하게 되는바, 따라서 이러한 메모리 소자는 프로그래밍된 상태에 있다. 이러한 프로그래밍에 관한 좀더 상세한 내용은, "Source Side Self Boosting Technique For N0n-Volatile Memory" 라는 명칭의 미국등록특허 US 6,859,397 와 "Detecting Over Programmed Memory" 라는 명칭의 미국등록특허 US 6,917,542에서 찾아볼 수 있으며, 이들 2개의 미국등록특허들은 본 발명에 대한 참조로서 그 전체 내용이 본 명세서에 통합된다.
몇몇 EEPROM과 플래시 메모리 디바이스는 전하들의 2개 범위를 저장할 수 있는 플로팅 게이트를 갖는다. 따라서 이러한 메모리 셀은 2개의 상태들(소거 상태 및 프로그래밍된 상태) 사이에서 프로그래밍/소거될 수 있다. 이러한 플래시 메모리 디바이스는 때때로 이진 플래시 메모리 디바이스라고 지칭되기도 한다.
금지 범위에 의해 분리되는 다수개의 구별되는 허용된/유효한 프로그래밍된 임계전압 범위들을 식별함으로써, 다중-상태(multi-state) 플래시가 구현된다. 구별되는 각각의 임계전압 범위는, 메모리 디바이스 내에 인코딩되는 데이터 비트들의 세트에 대한 소정 값에 대응한다. 따라서, 임계전압 범위는 데이터 상태로 지칭 될 수 있다.
인접한 플로팅 게이트들에 저장된 전하에 기초한 전기장의 커플링때문에, 플로팅 게이트 상에 저장된 겉보기 전하(apparent charge)에서 쉬프트가 일어날 수 있다. 이러한 플로팅 게이트간 커플링(floating gate to floating gate coupling coupling) 현상은, 미국등록특허 US 5,867,429에 기술되어 있으며, 상기 미국등록특허는 본 발명에 대한 참조로서 그 전체 내용이 본 명세서에 통합된다. 타겟 플로팅 게이트에 대한 인접 플로팅 게이트는, 동일한 비트라인 상에 있는 인접 플로팅 게이트들, 동일한 워드라인 상에 있는 인접 플로팅 게이트들을 포함할 수도 있으며 또는 타겟 플로팅 게이트로부터 대각선에 있는 플로팅 게이트들을 포함할 수도 있는데, 이는 이들 대각선 플로팅 게이트들은 인접 비트라인 및 인접 워드라인 모두 상에 있기 때문이다.
플로팅 게이트간 커플링 현상은, 서로 다른 시간들에서 프로그래밍 되었던 인접 메모리 셀들의 세트들 사이에서 가장 현저하게 발생한다. 예를 들어, 제 1 메모리 셀이 프로그래밍되어, 제 1 데이터 세트에 해당하는 전하 레벨이 그 플로팅 게이트에 더해진다. 후속하여, 하나 이상의 인접 메모리 셀들이 프로그래밍되어, 제 2 데이터 세트에 해당하는 전하 레벨이 그 플로팅 게이트들에 더해진다. 하나 이상의 인접 메모리 셀들이 프로그래밍된 이후, 상기 제 1 메모리 셀로부터 판독된 전하 레벨은, 프로그래밍된 것과 상이해 보일 것인바, 이는 제 1 메모리 셀에 커플링된 인접 메모리 셀들의 전하의 영향때문이다. 인접 메모리 셀들로부터의 커플링은, 판독되는 겉보기 전하 레벨을 상당한 양만큼 쉬프트시킬 수 있어, 저장된 데이 터에 대한 오류 판독을 야기할 수 있다.
다중-상태 디바이스들에 있어서, 플로팅 게이트간 커플링의 효과는 매우 큰 관심사인데, 이는 다중-상태 디바이스들에서 허용된 임계전압 범위들 및 금지된 범위들이 이진 디바이스들 보다 좁기 때문이다. 따라서, 플로팅 게이트간 커플링은 메모리 셀로 하여금, 허용된 임계전압 범위에서 금지된 임계전압 범위로 쉬프트되게 하거나 또는 또 다른 허용된 임계전압 범위로 쉬프트되게 할 수 있다.
메모리 셀의 사이즈가 점점 더 작아짐에 따라, 임계전압들의 자연적인 프로그래밍 및 소거 분포들은 증가할 것으로 예상되는바, 이는 단채널 효과, 더 두꺼워진 산화물 두께/커플링 비율 변화 및 추가적인 채널 도판트 변동(fluctuation) 때문이다. 임계전압 분포들의 증가는 인접한 데이터 상태들 사이에서 이용가능한 간격(separation)을 감소시킬 수도 있다. 따라서, 임계전압 분포들의 증가는 인접 플로팅 게이트간의 커플링 문제를 더욱 악화시킬 것이다.
더 나아가, 워드라인들 사이의 공간 및 비트라인들 사이의 공간의 감소는 또한, 인접 플로팅 게이트간의 커플링을 증가시킬 것이다.
따라서, 플로팅 게이트들 간의 커플링 효과를 감소시킬 필요가 있다.
인접한 플로팅 게이트들(또는 다른 전하 저장 소자들)에 저장된 전하에 기초하여 커플링을 해결하기 위하여, 타겟 메모리 셀에 대한 판독 프로세스(read process)가 인접 메모리 셀에 대한 보상을 제공하게 될 것인바, 이는 인접 메모리 셀이 타겟 메모리 셀에 미치는 커플링 효과를 감소시키기 위한 것이다. 적용되는 보상은 인접 메모리 셀의 상태(conditions)에 기초한다. 올바른 보상을 적용하기 위해서, 상기 판독 프로세스는, 인접 메모리 셀에 대한 판독 동작(read operation)과 타겟 메모리 셀에 대한 판독 동작을 적어도 부분적으로 혼합(intermix)할 것이다.
본 발명의 일실시예는, 타겟 비휘발성 저장소자에 저장된 특정 데이터 값을 판독하기 위한 공통적인 시도의 일부로서, 상기 타겟 비휘발성 저장소자에 대해 일 세트의 판독 동작들을 수행하는 단계, 상기 인접 비휘발성 저장소자에 대해서 일 그룹의 판독 동작들을 수행하는 단계, 판독 동작들의 상기 그룹에 기초하여, 판독 동작들의 상기 세트의 서브세트로부터 정보를 선택하는 단계, 그리고 선택된 상기 정보에 기초하여, 상기 타겟 비휘발성 저장소자에 저장된 상기 데이터 값을 보고하는 단계를 포함한다. 판독 동작들의 상기 그룹과 판독 동작들의 상기 세트는 적어도 부분적으로 일시적으로 혼합된다(at least partially temporally intermixed). 상기 판독 동작들의 세트의 적어도 서브세트는 인접 비휘발성 저장소자에 상이한 전압들을 인가한다.
본 발명의 일실시예는, 특정 비휘발성 저장소자에 대한 판독 동작들의 그룹에 기초하여 상기 특정 비휘발성 저장소자의 인지된 상태(perceived condition)를 판별하는 단계 그리고 타겟 비휘발성 저장소자에 대해서 일 세트의 판독 동작들을 수행하는 단계를 포함한다. 상기 특정 비휘발성 저장소자는 상기 타겟 비휘발성 저장소자의 옆에 있다. 판독 동작들의 상기 세트의 적어도 하나의 서브세트가 일 그룹의 판독 동작들 사이에서 수행된다. 판독 동작들의 상기 세트의 상이한 서브세트들은 상기 특정 비휘발성 저장소자에게 상이한 전압들을 인가한다. 상인한 전압들은 상기 특정 비휘발성 저장소자의 상이한 전위(potential) 상태들에 관련된다. 판독 동작들의 상기 세트의 서브세트들 중 하나는 인지된 상태에 상관된다. 또한, 프로세스는, 상기 인지된 조건과 상관하는, 판독 동작들의 상기 세트의 상기 서브세트들 중 하나에 기초하여, 타겟 비휘발성 저장소자의 데이터를 식별하는 단계를 포함한다.
본 발명의 일실시예는, 제 1 상태에 대해서 특정 비휘발성 저장소자를 테스트하는 단계, 타겟 비휘발성 저장소자에 대해서 제 1 판독 프로세스를 수행하는 단계, 상기 특정 비휘발성 저장소자가 상기 제 1 상태를 만족시킨다면, 상기 제 1 판독 프로세스에 기초하여 타겟 비휘발성 저장소자로부터 데이터를 식별하는 단계, 상기 제 1 판독 프로세스를 수행한 이후에 제 2 상태에 대해서 상기 특정 비휘발성 저장소자를 테스트하는 단계, 타겟 비휘발성 저장소자에 대해서 제 2 판독 프로세스를 수행하는 단계, 그리고 상기 특정 비휘발성 저장소자가 상기 제 2 상태를 만족시킨다면, 상기 제 2 판독 프로세스에 기초하여 타겟 비휘발성 저장소자로부터 데이터를 식별하는 단계를 포함한다. 상기 제 1 판독 프로세스는 상기 특정 비휘발성 저장소자에 제 1 전압을 인가하는 것을 포함한다. 상기 특정 비휘발성 저장소자는 타겟 비휘발성 저장소자의 옆에 있다. 상기 제 2 판독 프로세스는 상기 특정 비휘발성 저장소자에 제 2 전압을 인가하는 것을 포함한다. 예시적인 일 구현예에서, 제 1 상태에 대해서 테스트하는 것은 제 1 판독 프로세스 이전에 수행되며 그리고 제 2 상태에 대해서 테스트하는 것은, 제 1 판독 프로세스에 기초하여 타겟 비휘발성 저장소자로부터 데이터를 식별하는 단계 이후에 그리고 상기 제 2 판독 프로세스 이전에 수행된다. 제 1 전압은 제 1 상태에 관계되며 그리고 제 2 전압은 제 2 상태에 관계된다.
본 발명의 예시적인 구현예는 다수의 비휘발성 저장소자들 및 본 명세서에서 언급된 프로세스들을 수행하기 위해서 상기 다수의 비휘발성 저장소자들과 통신하는 하나 이상의 관리회로를 포함한다.
도1은 낸드 스트링의 평면도이다.
도2는 낸드 스트링의 등가 회로도이다.
도3은 비휘발성 메모리 시스템의 블록도이다.
도4는 감지 블록에 대한 일실시예를 도시한 블록도이다.
도5는 메모리 어레이에 대한 일실시예를 도시한 블록도이다.
도6은 임계전압 분포들의 예시적인 세트를 도시하고 있으며 그리고 비휘발성 메모리를 프로그래밍하기 위한 프로세스를 서술한다.
도7A 내지 도7C는 다양한 임계전압 분포들을 보여주며 그리고 비휘발성 메모리를 프로그래밍하기 위한 프로세스를 서술한다.
도8은 비휘발성 메모리를 프로그래밍하는 순서에 관한 예시적인 일례를 도시한 표이다.
도9는 비휘발성 메모리를 프로그래밍하기 위한 프로세스의 일례를 서술하는 순서도이다.
도10은 비휘발성 메모리에 대한 판독 동작의 예시적인 일례를 도시한 타이밍도이다.
도11은 비휘발성 메모리를 판독하는 프로세스의 예시적인 일실시예를 서술한 순서도이다.
도12는 비휘발성 메모리를 판독하는 때에 이용되는 본 발명의 프로세스에 관한 순서도이다.
도13은 비휘발성 메모리를 판독하는 때에 이용되는 본 발명의 프로세스에 관한 순서도이다.
도14는 비휘발성 메모리를 판독하는 때에 이용되는 본 발명의 프로세스에 관한 순서도이다.
도15는 비휘발성 메모리를 판독하는 때에 이용되는 본 발명의 프로세스에 관한 순서도이다.
도16은 비휘발성 메모리를 판독하는 때에 이용되는 본 발명의 프로세스에 관한 순서도이다.
도17은 비휘발성 메모리를 판독하는 때에 이용되는 본 발명의 프로세스에 관한 순서도이다.
도18은 비휘발성 메모리를 판독하는 때에 이용되는 본 발명의 프로세스에 관한 순서도이다.
도19는 비휘발성 메모리를 판독하는 때에 이용되는 본 발명의 프로세스에 관한 순서도이다.
플래시 메모리 시스템의 일례는 낸드 구조를 이용하는바, 낸드 구조는 2개의 선택 게이트들 사이에서 샌드위치되어 직렬로 정렬된 다수의 트랜지스터들을 포함한다. 직렬로 있는 상기 트랜지스터들과 선택 게이트들은 낸드 스트링이라고 호칭되기도 한다. 도1은 하나의 낸드 스트링에 대한 평면도이다. 도2는 그 등가회로도이다. 도1 및 도2에 도시된 낸드 스트링은 제 1 선택 게이트(또는 드레인 선택 게이트)(120)와 제 2 선택 게이트(또는 소스 선택 게이트)(122) 사이에 샌드위치되어 직렬로 배치된 4개의 트랜지스터들(100, 102, 104, 106)을 포함한다. 선택 게이트(120)는 비트라인 콘택(126)을 통하여 낸드 스트링을 비트라인에 연결한다. 선택 게이트(122)는 낸드 스트링을 소스라인(128)에 연결한다. 선택 게이트(120)는 선택 라인 SGD에 적절한 전압을 인가함으로써 제어된다. 선택 게이트(122)는 선택 라인 SGS에 적절한 전압을 인가함으로써 제어된다. 각각의 트랜지스터들(100, 102, 104, 106)은 제어 게이트와 플로팅 게이트를 갖는다. 예를 들어, 트랜지스터(100)는 제어 게이트(100CG)와 플로팅 게이트(100FG)를 갖는다. 트랜지스터(102)는 제어 게이트(102CG)와 플로팅 게이트(102FG)를 갖는다. 트랜지스터(104)는 제어 게이트(104CG)와 플로팅 게이트(104FG)를 갖는다. 트랜지스터(106)는 제어 게이트(106CG)와 플로팅 게이트(106FG)를 갖는다. 제어 게이트(100CG)는 워드라인(WL3)에 연결되며, 제어 게이트(102CG)는 워드라인(WL2)에 연결되며, 제어 게이트(104CG)는 워드라인(WL1)에 연결되며, 제어 게이트(106CG)는 워드라인(WL0)에 연결된다.
비록, 도1 및 도2에는 4개의 메모리 셀들이 낸드 스트링에 있는 것으로 도시되어 있지만, 4개의 트랜지스터들을 사용하는 것은 단지 일례일 뿐이다. 낸드 스트링은 4개 보다 적은 메모리 셀들을 가질 수도 있으며 또는 4개 보다 더 많은 메모리 셀들을 가질 수도 있다. 예를 들어, 몇몇 낸드 스트링은 8개의 메모리 셀, 16개의 메모리 셀, 32개의 메모리 셀, 64개의 메모리 셀, 128 메모리 셀 등등을 포함할 것이다. 본 명세서에서 논의되는 바는, 낸드 스트링에 있는 임의의 특정 갯수의 메모리 셀들에 제한되지 않는다.
낸드 구조를 이용하는 플래시 메모리 시스템의 전형적인 아키텍처는 다수개의 낸드 스트링들을 포함할 것이다. 각각의 낸드 스트링은, 선택 라인 SGS에 의해 제어되는 소스 선택 게이트에 의해서 소스 라인에 연결되며 그리고 선택 라인 SGD에 의해 제어되는 드레인 선택 게이트에 의해서 비트 라인에 연결된다. 각각의 비트라인 및 비트라인 콘택을 통해 그 비트라인에 연결된 각각의 낸드 스트링(들)은, 메모리 셀 어레이의 컬럼(column)을 구성한다. 비트라인들은 다수의 낸드 스트링들과 공유된다. 일반적으로, 비트라인은 낸드 스트링의 꼭대기에서 워드라인들과 직교하는 방향으로 진행하며, 하나 이상의 감지 증폭기들에 연결된다.
각각의 메모리 셀은 데이터(아날로그 또는 디지털)를 저장할 수 있다. 1 비트의 디지털 데이터를 저장하는 경우(이진 메모리 셀로 지칭됨), 메모리 셀의 가능한 임계전압 범위들은, 논리 데이터 "1" 과 "0" 에 할당되는 2개의 범위로 나뉘어진다. 낸드형 플래시 메모리의 일례에서, 메모리 셀이 소거된 후의 임계전압은 음(negative)이며, 이는 논리 "1" 로 정의된다. 프로그램 동작 이후의 임계전압은 양(positive)이며, 이는 논리 "0" 으로 정의된다. 임계전압이 음인 경우, 0 볼트를 제어 게이트에 인가함으로써 판독 동작이 시도되는바, 상기 메모리 셀은 논리 "1"이 저장되어 있음을 나타내기 위하여 턴온 될 것이다. 임계전압이 양인 경우, 0 볼트를 제어 게이트에 인가함으로써 판독 동작이 시도되는데, 메모리 셀은 턴온되지 않을 것이며, 이는 논리 "0"이 저장되어 있음을 나타낸다.
메모리 셀은 또한 복수 레벨의 정보를 저장할 수 있다(다중-상태 메모리 셀로 호칭됨). 다중 레벨의 데이터를 저장하는 경우, 가능한 임계전압들의 범위는 데이터 레벨의 갯수만큼 나뉘어진다. 예를 들어, 4개 레벨의 정보가 저장된다면(2 비트의 데이터), 데이터 값 "11", "10", "01", "00" 에 할당되는 네 개의 임계전압 범위들이 존재할 것이다. 낸드 타입 메모리에 관한 일 실시예에서, 소거 동작 이후의 임계전압은 음이며 "11"로 정의된다. 양의 임계전압들은 "10", "01", "00" 의 데이터 상태들을 위해 사용된다. 만일, 8개 레벨의 데이터가 저장된다면(3 비트의 데이터), 데이터 값 "000", "001", "010", "011" , "100", "101" , "110" 및 "111" 에 할당되는 8개의 임계전압 범위들이 존재할 것이다. 메모리 셀 안으로 프로그래밍되는 데이터와 그 셀의 임계전압 레벨들 사이의 특별한 관계는, 상기 셀들에 적용된 데이터 인코딩 체계에 의존한다. 예를 들어, 미국등록특허 US 6,222,762 및 미국공개특허(공개번호 2004/0255090)에는 다중-상태 플래시 메모리 셀을 위한 다양한 데이터 인코딩 체계가 개시되어 있는데, 이들 미국등록특허 및 미국공개특허는 본 발명에 대한 참조로서 그 전체내용이 본 명세서에 통합된다. 본 발명의 일실시예에서는, 그레이 코드 할당(Gray code assignment)을 이용하여 데이터 값들이 임계전압 범위들에 할당되는바, 따라서 플로팅 게이트의 임계전압이 오류로 인해 그 인접한 물리적 상태로 쉬프트되더라도, 오직 단 하나의 비트만이 영향을 받을 것이다.
낸드형 플래시 메모리들에 대한 관련 일례들 및 이들의 동작은 다음의 미국등록특허들/공개특허들에 설명되어 있으며, 이들 모두는 본 발명에 대한 참조로서 그 전체내용이 본 명세서에 통합된다. 미국등록특허 US 5,570,315, US 5,774,397, US 6,046,935, US 6,456,528, US 6,522,580, 그리고 미국공개특허 US2003/0002348. 또한, 본 명세서에서 논의된 바는 다른 유형의 비휘발성 메모리 뿐만 아니라 낸드 이외의 다른 유형의 플래시 메모리에도 적용될 수 있다.
낸드 플래시 메모리 이외에도 다른 유형의 비휘발성 저장 디바이스들도 이용될 수 있다. 예를 들어, 기본적으로는 질화층(플로팅 게이트 대신에) 내에 트랩핑된 전하를 이용하는 메모리 셀인, 소위 TANOS 구조(실리콘 기판 상의 TaN-Al2O3-SiN-SiO2 적층 레이어로 구성되는) 역시도 본 발명에서 이용될 수 있다. 플래시 EEPROM 시스템에 유용한 다른 유형의 메모리 셀은, 비휘발성 방식으로 전하를 저장하기 위해, 전도성 플로팅 게이트 대신에 비전도성 유전물질을 이용한다. 이러한 메모리 셀은 Chan 등의 논문인 "A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device," IEEE Electron Device Letters, Vol. EDL-8, No. 3, March 1987, pp. 93-95 에 개시되어 있다. 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물로 구성된 3중 유전층(ONO)이, 메모리 셀 채널 위의 반-전도성 기판의 표면과 전도성 제어 게이트 사이에 샌드위치된다. 상기 셀은 셀 채널로부터 질화물 안으로 전자들을 주입함으로써 프로그래밍되며, 질화물에서는 전자들이 제한된 영역에 트래핑되고 그리고 저장된다. 이와같이 저장된 전하는 셀 채널의 일부분의 임계전압을 검출가능한 방식으로 변경시킨다. 상기 셀은 질화물 내에 핫 홀(hot hole)을 주입함으로써 소거된다. 이와 관련해서는 또한 노자키 등의 논문인 "A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application," IEEE Journal of Solid-State Circuits, Vol. 26, No. 4, April 1991, pp. 497-501 을 참조하라. 상기 논문에는 스플릿(split) 게이트 구조를 갖는 유사한 셀이 서술되어 있는바, 여기에서는 도핑된 폴리실리콘 게이트가 메모리 셀 채널의 일부 위로 연장되어 별도의 선택 트랜지스터를 형성한다. 전술한 2개의 논문들은 본 발명에 대한 참조로서 그 전체내용이 본 명세서에 통합된다. 본 발명에 대한 참조로서 그 전체내용이 본 명세서에 통합되는 "Nonvolatile Semiconductor Memory Technology," edited by William D. Brown and Joe E. Brewer, IEEE Press, 1998 의 섹션 1.2에 언급된 프로그래밍 기법의 경우, 상기 섹션에서 언급된 바와같이 유전체 전하-트랩핑 디바이스에도 적용가능하다. 다른 유형의 메모리 디바이스들 역시도 이용가능하다.
도3은, 일 페이지의 메모리 셀들(예컨대, 낸드 다중-상태 플래시 메모리)을 병렬로 판독 및 프로그래밍하기 위한 판독/기입 회로들을 구비한 메모리 디바이스(210)를 예시한 도면이다. 메모리 디바이스(210)는 하나 이상의 메모리 다이 또는 칩들(212)을 포함할 수 있다. 메모리 다이(212)는 메모리 셀들의 어레이(100)(2차원 또는 3차원 어레이), 제어 회로(220), 및 판독/기입 회로(230A, 230B)를 포함 한다. 본 발명의 일실시예에서, 다양한 주변회로들에 의한 메모리 어레이(100)로의 액세스는, 어레이의 대향 측면들 상에서 대칭적인 방식으로 구현되며, 따라서 액세스 라인들의 밀도와 각 측면 상의 회로의 밀도가 절반으로 감소될 수 있다. 상기 판독/기입 회로(230A, 230B)는 다수의 감지 블록들(300)을 포함하는바, 이는 메모리 셀들의 페이지가 병렬로 판독 또는 프로그래밍될 수 있게 한다. 메모리 어레이(100)는, 로우 디코더(240A, 240B)를 통한 워드라인들과 컬럼 디코더(242A, 242B)를 통한 비트라인들에 의해서 어드레스될 수 있다. 전형적인 실시예에서는, 제어기(244)가 하나 이상의 메모리 다이(212)처럼, 동일한 메모리 디바이스(210) 내에 포함된다(예컨대, 착탈가능한 저장 카드 또는 패키지). 커맨드 및 데이터가 라인들(232)을 통해서 호스트와 제어기(244) 사이에서 전달되며, 그리고 라인들(234)을 통해서 제어기와 하나 이상의 메모리 다이(212) 사이에서 전달된다.
제어 회로(220)는 판독/기입 회로(230A, 230B)와 협동하여 메모리 어레이(100) 상에 메모리 동작을 수행한다. 상기 제어 회로(220)는 상태머신(222), 온-칩 어드레스 디코더(224) 및 전력 제어 모듈(226)을 포함한다. 상태머신(22)은 메모리 동작에 대한 칩 레벨 제어를 제공한다. 온-칩 어드레스 디코더(224)는, 호스트 혹은 메모리 제어기에 의해 이용되는 어드레스와 디코더들(240A, 240B, 242A, 242B)에 의해 이용되는 하드웨어 어드레스 사이에서 어드레스 인터페이스를 제공한다. 전력 제어 모듈(226)은, 메모리 동작 동안에 워드라인들 및 비트라인들에 공급되는 전력 및 전압들을 제어한다. 일실시예에서, 전력 제어 모듈(226)은 하나 이상의 전하 펌프를 포함하며, 상기 전하 펌프는 공급 전압보다 큰 전압을 생성할 수 있다.
본 발명의 일실시예에서, 제어 회로(221), 전력 제어 회로(226), 디코더 회로(224), 상태머신 회로(222), 디코더 회로(242A), 디코더 회로(242B), 디코더 회로(240A), 디코더 회로(240B), 판독/기입 회로(230A), 판독/기입 회로(230B), 및/또는 제어기(244) 중 어느 하나 또는 이들의 임의의 조합은, 하나 이상의 관리회로로 지칭될 수도 있다.
도4는 감지 모듈(480)로 지칭되는 코어부와 그리고 공통부(490)로 나뉘어지는 개별 감지 블록(300)에 대한 블록도이다. 본 발명의 일실시예에서는, 각각의 비트라인에 대해서 별도의 감지 모듈(480)이 존재할 것이며 그리고 다수의 감지 모듈들(480)의 세트에 대해서 하나의 공통부(490)가 존재할 것이다. 일례로서, 하나의 감지 블록은 하나의 공통부(490)와 8개의 감지 모듈(480)을 포함한다. 그룹내의 각각의 감지 모듈들은 데이터 버스(472)를 통해 해당 공통부와 통신할 것이다. 이에 관한 좀더 상세한 내용은 미국공개특허 US2006/0140007을 참조하라. 상기 미국공개특허는 본 발명에 대한 참조로서 그 전체내용이 본 명세서에 통합된다.
감지 모듈(480)은 감지회로(470)를 포함하는바, 이는 연결된 비트라인에서의 도통 전류가 소정의 임계레벨보다 위인지 아래인지를 판별한다. 몇몇 실시예에서, 감지 모듈(480)은 감지 증폭기라 불리우는 회로를 포함한다. 또한, 감지 모듈(480)은, 연결된 비트라인의 전압 조건을 설정하는데 이용되는 비트라인 래치(482)를 포함한다. 예를 들어, 비트라인 래치(482)에 래치된 소정 상태는, 연결된 비트라인을 프로그램 금지를 나타내는 소정 상태(예컨대, Vdd)로 끌어올리게 할 수 있다.
공통부(490)는 프로세서(492), 데이터 래치(494)의 세트, 그리고 데이터 래치(494)들의 세트와 데이터 버스(420) 사이에 커플된 I/O 인터페이스(496)를 포함한다. 프로세서(492)는 계산(computation)을 수행한다. 예를 들어, 그 기능들 중 하나는, 감지된 메모리 셀에 저장된 데이터를 판별하는 것이며 그리고 판별된 데이터를 데이터 래치의 세트에 저장하는 것이다. 데이터 래치들(494)의 세트는 판독 동작 동안에 프로세서(492)에 의해 판별된 데이터 비트를 저장하는데 이용된다. 또한, 이것은 프로그램 동작 동안에 데이터 버스(420)로부터 입수된 데이터 비트를 저장하는데 이용될 수도 있다. 입수된 상기 데이터 비트는 메모리 내로 프로그래밍될 예정인 기입 데이터를 나타낸다. I/O 인터페이스(496)는 데이터 래치(494)와 데이터 버스(420) 사이의 인터페이스를 제공한다.
판독 또는 감지하는 동안에, 시스템의 동작은 상태머신(222)의 제어하에 있는바, 상태머신은 어드레스된 셀에 상이한 제어 게이트 전압들을 공급하는 것을 콘트롤한다. 기정의된 다양한 제어 게이트 전압들이 메모리에 의해 지원되는 다양한 메모리 상태들에 대응됨에 따라, 상기 감지 모듈()은 이들 전압들 중 하나를 트립(trip)할 수 있으며 그리고 감지 모듈(480)로부터 프로세서(492)에게로 버스(472)를 통해 출력이 제공될 것이다. 이 시점에서 프로세서(492)는, 감지 모듈의 트립핑 이벤트(들)과 입력라인(493)을 통해 상태머신으로부터 수신한, 인가된 제어 게이트 전압에 관한 정보를 고려함으로써, 결과적인 메모리 상태를 결정한다. 이후, 프로세서는 메모리 상태에 대한 이진 인코딩을 계산하며 그리고 결과 데이터 비트를 데이터 래치(494)에 저장한다. 코어부에 관한 다른 실시예에서는, 비트라인 래치(482)가 이중 임무를 수행하는바, 감지 모듈(480)의 출력을 래치하는 래치로서의 임무와 전술한 바와같은 비트라인 래치로서의 임무를 또한 수행한다.
몇몇 실시예들에서는 다수의 프로세서(492)들을 포함할 것으로 예상된다. 일실시예에서, 각각의 프로세서(492)는 출력 라인(도4에는 미도시)을 포함할 것인바, 이들 출력 라인들 각각은 함께 와이어-논리합(wired-OR'd)된다. 몇몇 실시예들에서, 상기 출력 라인들은 상기 와이어-논리합 라인에 연결되기 전에 반전(inverting) 된다. 이러한 구성은, 프로그래밍 프로세스가 언제 완료되었는지에 대한 프로그래밍 검증 프로세스(verify process) 동안에 빠른 판별을 가능케 하는바, 이는 상기 와이어-논리합(wired-OR)을 수신하는 상태 머신이, 프로그래밍되는 모든 비트들이 원하는 레벨에 언제 도달했는지를 판별할 수 있기 때문이다. 예를 들어, 각각의 비트가 원하는 레벨에 도달하면, 그 비트에 대해서 논리 0이 와이어-논리합 라인으로 보내질 것이다(또는, 데이터 1 이 반전된다). 모든 비트들이 데이터 0을 출력하면(또는, 반전된 데이터 1), 상태머신은 프로그래밍 프로세스를 종료해야함을 알게된다. 각각의 프로세서가 8개의 감지 모듈과 통신하는 일실시예에서, 상기 상태 머신은 와이어-논리합 라인을 8번 판독해야만 할 수도 있으며, 또는 상기 상태머신이 와이어-논리합 라인을 한번만 판독하면 되도록 관련 비트라인들의 결과들을 축적하는 논리회로(logic)가 프로세서에 부가될 수도 있다.
프로그램 또는 검증 동안에, 프로그래밍될 데이터는 데이터 버스(420)로부터 데이터 래치들(494)의 세트 내에 저장된다. 상태 머신의 제어하에 있는 프로그래밍 동작은, 어드레스된 메모리 셀들의 제어 게이트들에 인가되는 일련의 프로그래밍 전압 펄스들을 포함한다. 각각의 프로그래밍 펄스에 뒤이어서, 메모리 셀이 원하는 상태로 프로그래밍되었는지를 판별하는 검증 동작이 수반된다. 프로세서(492)는, 원하는 메모리 상태와 관련하여, 검증된 메모리 상태를 모니터링한다. 두개의 상태(원하는 메모리 상태와 검증된 메모리 상태)가 서로 일치하면, 상기 프로세서(492)는 비트라인 래치(482)을 세팅하는바, 이는 프로그램 금지를 나타내는 소정 상태로 그 비트라인을 끌어올리기(pull) 위함이다. 이러한 것은, 상기 비트라인에 접속된 셀에 대한 후속 프로그래밍을 금지하는데, 심지어 프로그래밍 펄스들이 그 제어 게이트에 인가되더라도, 프로그래밍이 금지된다. 다른 실시예에서, 상기 프로세서는 초기에 비트라인 래치(482)를 로드(load)하며 그리고 감지 회로는 검증 프로세스 동안에 그것을 초기값으로 세팅한다.
데이터 래치 스택(494)은 감지 모듈에 대응하는 데이터 래치들의 스택을 포함한다. 일실시예에서는, 감지 모듈(480) 하나당 3개(또는 4개 또는 다른 갯수)의 데이터 래치들이 존재한다. 하나의 감지 모듈은 하나의 비트라인(따라서, 특정 블록내의 하나의 낸드 스트링)에 관련되므로, 낸드 스트링 하나당 3개의 데이터 래치들(예컨대, L1, L2, L3)이 존재한다. 따라서, 동일 낸드 스트링 상의 특정 메모리 셀과 그 이웃들은 3개 데이터 래치들의 공통 세트를 공유한다. 일실시예에서 상기 래치들은 각각 1 비트이다.
몇몇 실시예들에서(하지만, 필수적인 것은 아님), 상기 데이터 래치들은 쉬프트 레지스터로 구현되며 따라서 여기에 저장된 병렬 데이터는 데이터 버스(320)에 대해서 직렬 데이터로 변환되며, 그 반대의 경우도 가능하다. 바람직한 실시예 에서, m 개의 메모리 셀들의 판독/기입 블록에 대응하는 모든 데이터 래치들은 함께 링크되어 블록 쉬프트 레지스터를 형성할 수 있으며, 따라서 데이터의 블록이 직렬 전송에 의하여 입력 또는 출력될 수 있다. 특히, 판독/기입 모듈들의 뱅크(bank)가 개조될 수 있는바, 그것의 데이터 래치들의 세트 각각은, 마치 이들이 전체 판독/기입 블록에 대한 쉬프트 레지스터의 일부인 것처럼, 데이터 버스로 또는 데이터 버스로부터 데이터를 차례차례로(in sequence) 쉬프트할 것이다.
비-휘발성 저장 디바이스들의 다양한 실시예들의 구조 및/또는 동작에 대한 좀더 상세한 내용은, 다음의 특허문헌들에서 찾아볼 수 있다. (1) 2004년 3월 25일자로 공개된 "Non-Volatile Memory And Method With Reduced Source Line Bias Errors" 라는 명칭의 미국출원공개(공개번호 2004/0057287). (2) 2004년 6월 10일자로 공개된 "Non-Volatile Memory And Method with Improved Sensing" 라는 명칭의 미국출원공개(공개번호 2004/0109357). (3) 미국출원공개 US 2005/0169082. (4) 발명자는 Jian Chen 이며 2005년 4월 5일자로 미국에 출원된 "Compensating for Coupling During Read Operations of Non- Volatile Memory" 라는 명칭의 미국특허출원(출원번호 11/099,133). (5) 발명자는 Siu Lung Chan과 Raul-Adrian Cernea 이며 2005년 12월 28일자로 미국에 출원된 "Reference Sense Amplifier For Non-Volatile Memory" 라는 명칭의 미국특허출원(출원번호 11/321,953). 이들 5개의 특허문헌들은 본 발명에 대한 참조로서 그 전체내용이 본 명세서에 통합된다.
도5는 메모리 셀 어레이(200)의 예시적인 구조를 도시한 것이다. 일실시예에서, 메모리 셀들의 어레이는 매우 큰 수의 메모리 셀들의 블록으로 나뉘어진다. 플 래시 EEPROM 시스템에 공통된 바와 같이, 상기 블록은 소거의 단위이다. 즉, 각각의 블록은 함께 소거되는 최소 갯수의 메모리 셀들을 포함한다. 일반적으로 각각의 블록은 다수의 페이지들로 나뉘어진다. 하나의 페이지는 프로그래밍의 단위이다. 일반적으로, 하나 이상의 데이터 페이지들이 메모리 셀들의 한 로우(row)에 저장된다. 하나의 페이지는 하나 이상의 섹터들을 저장할 수 있다. 하나의 섹터는 사용자 데이터 및 오버헤드 데이터를 포함한다. 일반적으로, 오버헤드 데이터는 그 섹터의 사용자 데이터로부터 계산된 에러 보정 코드(Error Correction Code)를 포함한다. 제어기(후술될 것임)의 일부는, 데이터가 상기 어레이 내로 프로그래밍되는 때에 상기 ECC를 계산하며, 또한 데이터가 상기 어레이로부터 판독되는 때에 상기 ECC를 체크한다. 대안적으로는, ECC 및/또는 다른 오버헤드 데이터는, 이들이 속한 사용자 데이터와는 다른 페이지들에 저장될 수도 있으며, 심지어는 상이한 블록들에 저장될 수도 있다. 일반적으로, 사용자 데이터의 섹터는 512 바이트(byte)이며, 이는 자기 디스크 드라이브의 한 섹터의 사이즈에 대응한다. 많은 수의 페이지들이 블록을 형성하는바, 예를 들면 8 페이지가 하나의 블록을 형성하거나 또는 32, 65, 128 또는 그 이상의 페이지들이 블록을 형성할 수도 있다.
본 발명의 다른 실시예에서, 비트라인들은 짝수 비트라인들과 홀수 비트라인들로 나뉘어진다. 홀수/짝수 비트라인 구조에서, 공통 워드라인을 따라 있으며 홀수 비트라인들에 연결된 메모리 셀들은 한번에 프로그래밍되며, 공통 워드라인을 따라 있으며 짝수 비트라인들에 연결된 메모리 셀들은 다른 한번으로 프로그래밍된다.
도5는 직렬로 연결되어 낸드 스트링을 형성하는 4개의 메모리 셀들을 도시한다. 비록, 4개의 메모리 셀들이 각각의 낸드 스트링에 포함되는 것으로 도시되어 있지만, 4개보다 더 많거나 또는 더 적은 메모리 셀들이 이용될 수도 있다. 예컨대, 16, 32, 64 , 128 또는 또 다른 수의 메모리 셀들이 하나의 낸드 스트링에 있을 수 있다. 낸드 스트링의 한쪽 단자는 드레인 선택 게이트(선택 게이트 드레인 라인 SGD에 연결됨)를 통해서 해당 비트라인에 연결되며, 그리고 다른 한쪽 단자는 소스 선택 게이트(선택 게이트 소스 라인 SGS에 연결됨)를 통해서 소스라인에 연결된다.
성공적인 프로그래밍 프로세스의 종료시에(검증도 함께), 메모리 셀들의 임계전압들은 프로그래밍된 메모리 셀들에 대한 하나 이상의 임계전압 분포내에 있어야만 하거나 또는 소거된 메모리 셀들에 대한 임계전압 분포내에 있어야 한다. 도6은 각각의 메모리 셀이 2 비트의 데이터를 저장하는 경우에, 메모리 셀 어레이에 대한 예시적인 임계전압 분포들을 도시한 것이다. 하지만, 다른 실시예에서는, 메모리 셀당 2 비트보다 크거나 혹은 작은 데이터가 이용될 수도 있다(예컨대, 메모리 셀당 3 비트의 데이터). 도6에는 소거된 메모리 셀들에 대한 제 1 임계전압 분포 E 가 도시되어 있다. 프로그래밍된 메모리 셀들에 대한 3개의 임계전압 분포들 A, B, C 역시도 도시되어 있다. 일실시예에서, E 분포내의 임계전압들은 음이며(negative), A, B, 및 C 분포 내의 임계전압들은 양이다(positive).
도6에 도시된 구별되는 각각의 임계전압 범위들은, 데이터 비트들의 세트에 대한 기결정된 값들에 대응한다. 메모리 셀 내로 프로그래밍된 데이터와 그 셀의 임계전압 레벨 사이의 특정한 관계는, 상기 셀들에 적용된 데이터 인코딩 체계에 의존한다. 일실시예에서는, 그레이 코드 할당을 이용하여 데이터 값들이 임계전압 범위들에 할당되는바, 따라서 플로팅 게이트의 임계전압이 오류로 인해 이웃한 물리적 상태로 쉬프트되더라도, 오직 하나의 비트만이 영향을 받을 것이다. 하나의 일례에서는 "11" 이 임계전압 범위 E(상태 E)에 할당되며, "10" 이 임계전압 범위 A(상태 A)에 할당되며, "00" 이 임계전압 범위 B(상태 B)에 할당되며, "01" 이 임계전압 범위 C(상태 C)에 할당된다. 하지만, 다른 실시예들에서는 그레이 코드가 사용되지 않는다.
일실시예에서, 각각의 상태에 대한 2 비트의 데이터는 상이한 페이지에 있다. 도6의 프로세스에 대해서 상태 E를 참조하면, 2개의 페이지들이 비트 0을 저장한다. 상태 A를 참조하면, 상위(upper) 페이지가 비트 1을 저장하고 그리고 하위(lower) 페이지가 비트 0을 저장한다. 상태 B를 참조하면, 두개의 페이지들 모두가 "0"을 저장한다. 상태 C에 대해서는, 상위 페이지가 비트 0을 저장하고 하위 페이지가 비트 1을 저장한다.
본 발명의 다른 실시예에서는, 각각의 상태에 대한 2 비트의 데이터가 동일한 페이지에 존재한다. 비록, 도11에는 4개의 상태들이 도시되어 있지만, 4개보다 많거나 혹은 적은 상태를 포함하는 상이한 다중-상태 구조들에서 본 발명이 이용될 수도 있다.
또한, 도6에는 메모리 셀로부터 데이터를 판독하기 위한 3개의 판독 기준 전압들인 Vra, Vrb, 및 Vrc가 도시되어 있다. 주어진 메모리 셀의 임계전압이 Vra, Vrb, 및 Vrc 보다 위인지 아래인지를 테스트함으로써, 상기 시스템은 메모리 셀이 어떤 상태에 있는지를 판별할 수 있다. Vra, Vrb, 및 Vrc에 관한 예시적인 값들은, Vra = 0V, Vrb = 1.35V, 및 Vrc = 2.6V 이다. Vra, Vrb, 및 Vrc에 대한 또 다른 예시적인 값들은 각각 0.0V , 1.25V, 및 2.5V 이다. 또 다른 값들도 이용가능하다.
또한, 도6에는 3개의 검증 기준 전압들인 Vva, Vvb, 및 Vvc 가 도시되어 있다. 메모리 셀들을 상태 A로 프로그래밍하는 경우, 시스템은 이들 메모리 셀들이 Vva 보다 크거나 혹은 Vva와 같은 임계전압을 갖고 있는지를 테스트할 것이다. 메모리 셀들을 상태 B로 프로그래밍하는 경우, 시스템은 이들 메모리 셀들이 Vvb 보다 크거나 혹은 Vvb와 같은 임계전압을 갖고 있는지를 테스트할 것이다. 메모리 셀들을 상태 C로 프로그래밍하는 경우, 시스템은 이들 메모리 셀들이 Vvc 보다 크거나 혹은 Vvc와 같은 임계전압을 갖고 있는지를 테스트할 것이다. Vva, Vvb, 및 Vvc에 관한 예시적인 값들은, Vva = 0.40V, Vvb = 1.80V, 및 Vvc = 3.35V 을 포함한다. 다른 예시적인 세트는 Vva = 0.5V, Vvb = 1.9V, 및 Vvc = 3.3V 을 포함한다. Vvr, Vvb, 및 Vvc에 대한 또 다른 예시적인 값들은 각각 0.5V , 1.8V, 및 3.2V 이다. 또 다른 값들도 이용가능하다.
풀 시퀀스(full sequence) 프로그래밍으로 알려진 일실시예에서, 메모리 셀들은, 소거 상태 E로부터 프로그래밍된 상태들인 상태 A, B, 및 C 중 어느 하나로 직접 프로그래밍될 수 있다. 예를 들어, 프로그래밍될 메모리 셀들의 집단(population)은 먼저 소거될 수도 있으며, 따라서 상기 집단 내의 모든 메모리 셀들은 소거 상태 E에 있게 된다. 몇몇 메모리 셀들은 상태 E로부터 상태 A로 프로 그래밍될 예정이나, 다른 메모리 셀들은 상태 E로부터 상태 B로 프로그래밍될 것이며 및/또는 상태 E로부터 상태 C로 프로그래밍될 것이다. 도6의 3개의 커브 화살표들에 의해서 풀 시퀀스 프로그래밍이 도시된다.
도7A 내지 도7C는 비휘발성 메모리를 프로그래밍하기 위한 또 다른 프로세스를 도시한 것으로, 상기 또 다른 프로세스에서는 앞선 페이지들에 대해서 인접 메모리 소자들을 기입한 이후에, 특정 페이지에 관하여 특정 메모리 소자를 기입함으로써, 상기 특정 메모리 소자에 대한 플로팅 게이트간 커플링(floating gate-to-floating gate coupling)을 감소시킨다. 도7A 내지 도7C에 개시된 프로세스의 예시적인 일 구현예에서는, 비휘발성 메모리 셀들은 4개의 데이터 상태들을 이용하여 메모리 셀 하나당 2 비트의 데이터를 저장한다. 예를 들어, 상태 E는 소거 상태이며, 상태 A, B, 및 C는 프로그래밍된 상태라고 가정하자. 상태 E는 데이터 11을 저장하며, 상태 A는 데이터 01을 저장하며, 상태 B는 데이터 10을 저장하며, 상태 C는 데이터 00을 저장한다. 이러한 것은 논-그레이(non-Gray) 코딩의 일례인바, 왜나하면 2개의 비트들이 인접한 상태인 상태 A와 상태 B 사이에서 변경되기 때문이다. 물리적인 데이터 상태들로 데이터를 다르게 인코딩하는 또 다른 인코딩 기법들이 이용될 수도 있다. 각각의 메모리 셀은 2개의 페이지들에 데이터를 저장한다. 참조를 위한 목적으로, 이들 데이터 페이지들은 상위 페이지와 하위 페이지로 호칭될 것이다. 하지만, 다른 명칭(label)들이 이용될 수도 있다. 도7A 내지 도7C의 상태 A에 대해서, 상위 페이지는 비트 0을 저장하고 하위 페이지는 비트 1을 저장한다. 상태 B에 대해서, 상위 페이지는 비트 1을 저장하고 하위 페이지는 비트 0을 저장한다. 상태 C에 대해서, 2개의 페이지들 모두는 데이터 비트 0을 저장한다.
도7A 내지 도7C의 프로그래밍 프로세스는 2-단계(two-step) 프로세스이다. 첫번째 단계에서, 하위 페이지가 프로그래밍된다. 만일 하위 페이지가 데이터 1을 유지한다면, 상기 메모리 셀의 상태는 상태 E로 남아있는다. 만일, 상기 데이터가 0으로 프로그래밍될 예정이라면, 메모리 셀의 임계전압은 상승되며 따라서 상기 메모리 셀은 상태 B'로 프로그래밍된다. 따라서, 도7A에는 상태 E에서 상태 B'로 메모리 셀을 프로그래밍하는 것이 도시되어 있다. 도7A에 도시된 상태 B'는 중간(interim) 상태 B이다. 따라서, 검증 포인트는 Vvb'으로 도시되며, 이는 Vvb 보다 낮다.
본 발명의 일실시예에서는, 소정 메모리 셀이 상태 E에서 상태 B'으로 프로그래밍된 다음에, 같은 낸드 스트링에 있는 그것의 이웃 메모리 셀(WLn+1에 연결된)이 그 하위 페이지에 대해서 프로그래밍될 것이다. 예를 들면, WL0에 연결된 메모리 셀에 대한 하위 페이지가 프로그래밍된 다음에, 동일한 낸드 스트링에 있지만 WL1에 연결된 메모리 셀(인접 메모리 셀)에 대한 하위 페이지가 프로그래밍될 것이다. 인접 메모리 셀을 프로그래밍한 이후, 앞선 메모리 셀의 임계전압이 상태 E에서 상태 B'으로 상승되었다면, 플로팅 게이트간 커플링 효과는, 프로그래밍될 예정인 상기 앞선 메모리 셀의 겉보기 임계전압을 상승시킬 것이다. 이러한 것은 도7B에 도시된 바와 같이, 상태 B'에 대해서 임계전압 분포를 넓히는 효과를 갖게 될 것이다. 임계전압 분포의 이러한 명백한 확장은, 상위 페이지를 프로그래밍할 때에 치유될 것이다.
도7C는 상위 페이지를 프로그래밍하는 프로세스를 도시한 것이다. 만일, 메모리 셀이 소거 상태 E에 있고 그리고 상위 페이지가 1로 남아있을 예정이라면, 상기 메모리 셀은 상태 E로 남아있을 것이다. 만일, 메모리 셀이 상태 E에 있고 그리고 그 상위 페이지가 0으로 프로그래밍될 예정이라면, 상기 메모리 셀이 상태 A에 있도록 그 메모리 셀의 임계전압은 상승할 것이다. 만일, 메모리 셀이 중간 임계전압 분포(550)에 있었고 그리고 상위 페이지가 1로 남아있을 예정이라면, 상기 메모리 셀은 최종 상태 B로 프로그래밍될 것이다. 만일, 메모리 셀이 중간 임계전압 분포(550)에 있고 그리고 그 상위 페이지가 데이터 0이 될 예정이라면, 상기 메모리 셀이 상태 C에 있도록 그 메모리 셀의 임계전압은 상승할 것이다. 도7A 내지 도7C에 도시된 프로세스는 플로팅 게이트간 커플링 효과를 감소시키는바, 이는 오직 인접 메모리 셀들의 상위 페이지 프로그래밍만이, 주어진 메모리 셀의 겉보기 임계전압에 영향을 미칠 것이기 때문이다.
비록, 도7A 내지 도7C는 4개의 데이터 상태들 및 2 페이지의 데이터에 관한 일례를 제공하고 있지만, 도7A 내지 도7C에 도시된 내용은 4개 보다 많거나 적은 상태들, 2 페이지 이외의 페이지들, 및/또는 다른 데이터 인코딩을 갖는 다른 구현예에도 적용될 수 있다.
도8은, 도7A 내지 도7C의 프로그래밍 방법을 이용하여 메모리 셀들을 프로그래밍하는 순서의 일례를 나타낸 테이블이다. 워드라인 WL0에 연결된 메모리 셀들에 대해서, 하위 페이지는 페이지 0을 구성하고 그리고 상위 페이지는 페이지 2를 구성한다. 워드라인 WL1에 연결된 메모리 셀들에 대해서, 하위 페이지는 페이지 1을 구성하고 그리고 상위 페이지는 페이지 4를 구성한다. 워드라인 WL2에 연결된 메모리 셀들에 대해서, 하위 페이지는 페이지 3을 구성하고 그리고 상위 페이지는 페이지 6을 구성한다. 워드라인 WL3에 연결된 메모리 셀들에 대해서, 하위 페이지는 페이지 5를 구성하고 그리고 상위 페이지는 페이지 7을 구성한다. 메모리 셀들은 페이지 0에서부터 페이지 7까지의 페이지 번호에 따라 프로그래밍된다. 다른 실시예에서는 다른 프로그래밍 순서 역시도 이용가능하다.
본 발명의 일실시예에서, 워드라인을 채우기에(fill up) 충분한 데이터가 기입된다면, 풀 시퀀스 기입을 수행하도록 시스템이 설정될 수도 있다. 만일, 충분치 못한 데이터가 기입된다면, 프로그래밍 프로세스는, 수신된 데이터로 하위 페이지를 프로그램할 수 있다. 후속 데이터가 수신되는 경우, 이후 시스템은 상위 페이지를 프로그램할 것이다. 본 발명의 또 다른 실시예에서, 상기 시스템은 하위 페이지를 프로그램하는 모드에서 기입을 개시할 수 있으며, 그리고 워드라인의 전체 메모리 셀들(또는 대부분의 메모리 셀들)을 채우기에 충분한 데이터가 후속하여 수신된다면, 풀 시퀀스 프로그래밍 모드로 전환할 수 있다. 이러한 실시예에 대한 좀더 상세한 내용은, 발명자는 Sergy Anatolievich Gorobets 와 Yan Li 이며, 2004년 12월 13일자로 미국에 출원된 "Pipelined Programming of Non-Volatile Memories Using Early Data" 라는 명칭의 미국특허출원(출원번호는 11/013,125 이며, 공개번호는 US 2006/0126390)에 개시되어 있는바, 상기 미국출원은 본 발명에 대한 참조로서 그 전체내용이 본 명세서에 통합된다.
비록, 도6 내지 도8에는 메모리 셀 하나당 2 비트의 데이터를 저장하기 위해 서 4개의 데이터 상태들을 이용하는 것이 도시되어 있지만, 본 발명의 다른 실시예들에서는, 메모리 셀 하나당 상이한(또는 동일한) 수의 데이터 비트들을 저장하기서 상이한 갯수의 데이터 상태들을 이용할 수도 있다. 일례로서, 8개의 데이터 상태들이 이용되어 3 비트의 데이터를 저장할 수 있으며, 그리고 본 명세서에서 논의된 방법들은 메모리 셀 하나당 8개의 데이터 상태들 및 3 비트의 데이터가 이용되는 경우에도 적용될 수 있다.
도9는 선택된 워드라인에 연결된 메모리 셀들을 프로그래밍하기 위한 프로그래밍 프로세스에 관한 순서도이다. 따라서, 도9의 프로세스는 도6의 풀 시퀀스 프로그래밍을 구현하는데 이용되거나 또는 도7A 내지 도7C의 투 패스(two pass) 프로그래밍 기법 중 어느 하나의 패스(첫번째 패스 또는 두번째 패스)를 구현하는데 이용된다. 본 발명의 일실시예에서, 도9의 프로세스는 제어회로(220)에 의해서 및/또는 제어회로(220)의 관리하에서 수행된다(상태머신 222 가 콘트롤을 제공하며 그리고 전력 제어 226이 적절한 신호를 제공함). 하나의 프로그래밍 프로세스는 다수의 페이지들을 프로그래밍하는 것을 포함할 수도 있으므로, 상기 프로그래밍 프로세스는 도9의 프로세스를 여러번 수행하는 것을 포함할 수도 있다.
몇몇 실시예들에서, 메모리 셀들은 소스측으로부터 드레인측으로 프로그래밍된다는 점을 유의해야 한다. 예컨대, 도5를 참조하면, 워드라인 WL0이 먼저 프로그래밍되며, 이어서 WL1이 프로그래밍되고, 이어서 WL2 등등이 프로그래밍된다.
도9의 프로세스에 대한 일 구현예에서, 메모리 셀들은 프로그래밍되기 전에 소거된다(블록 단위로 또는 다른 단위로)(단계 620). 일실시예에서는, 충분한 시간 동안 p-웰을 소거 전압(예컨대, 20V)으로 상승시키고 그리고 선택된 블록의 워드라인들을 접지시키며, 반면에 소스 및 비트라인들은 플로팅시킴으로써, 메모리 셀들이 소거된다. 용량성 커플링(capacitive coupling) 때문에, 비선택 워드라인들, 비트라인들, 선택 라인들, 및 소스도 또한, 소거 전압의 상당한 부분까지 상승한다. 따라서, 강한 전기장이 선택된 메모리 셀들의 터널 산화막들에 인가되며, 그리고 플로팅 게이트의 전자들이 전형적으로는 파울러-노드하임 터널링 매커니즘에 의해 기판 측으로 방출됨에 따라, 선택된 메모리 셀들의 데이터가 소거된다. 플로팅 게이트로부터 p-웰 영역으로 전자들이 이송됨에 따라, 선택된 셀의 임계전압이 낮아진다. 소거 동작은, 전체 메모리 어레이, 개별 블록들, 또는 셀들의 다른 단위에 대해서 수행될 수 있다. 메모리 셀들의 블록이 소거된 다음, 많은 메모리 셀들이 전술한 것처럼 프로그래밍 또는 부분적으로 프로그래밍될 수 있다. 블록의 각각의 워드라인이 프로그래밍되기 전에는, 단계 620에서 수행된 소거동작이 수행될 필요가 없을 수도 있다는 점을 유의하라. 이와달리, 상기 블록은 소거될 수 있으며 그리고 각각의 워드라인은 후속 소거동작이 없이도 프로그래밍될 수 있다.
단계 622에서는, 소거된 메모리 셀들에 대한 소거 임계전압 분포를 좁히기 위한 소프트 프로그래밍이 수행된다. 소거 프로세스의 결과, 몇몇 메모리 셀들은 필요한 것보다 더 깊은 소거 상태에 있을 수도 있다. 소프트 프로그래밍은 작은 프로그래밍 펄스들을 인가하여, 소거된 메모리 셀들의 임계전압 분포를 좀더 조밀한 분포로 이동시킬 수 있다. 각각의 페이지가 프로그래밍되기 전에, 블록에 대해서 상기 소거 및 소프트 프로그래밍이 한번씩 수행될 수도 있음을 유의해야 한다.
단계 624에서, "데이터 로드(load)" 명령이 제어기(244)에 의해 발행되며, 상태머신(222)으로 입력된다. 단계 626에서, 페이지 어드레스를 나타내는 어드레스 데이터가 디코더 회로에 제공된다. 단계 628에서, 어드레스된 페이지에 대한 일 페이지의 프로그램 데이터가 프로그래밍을 위해서 입력된다. 예컨대, 528 바이트의 데이터가 일례로서 입력될 수 있다. 상기 데이터는 선택된 비트라인들에 대한 적절한 레지스터들/래치들 내에 래치된다. 몇몇 실시예에서, 상기 데이터는 또한, 선택된 비트라인들에 대한 제 2 레지스터에 래치되는바, 이는 검증 동작에서 이용될 것이다. 단계 630에서, "프로그램" 커맨드가 제어기(244)로부터 수신되며 그리고 상태머신(222)에 제공된다.
"프로그램(program)" 커맨드에 의해 트리거링되어, 단계 628에서 래치된 데이터는 선택된 메모리 셀들 안으로 프로그래밍될 것인바, 이는 적절한 워드라인에 인가되는 펄스들의 세트를 이용하여 상태머신(22)에 의해 제어된다. 단계 632에서, 프로그래밍 전압 신호인 Vpgm(예컨대, 펄스들의 세트)이 시작 크기(예컨대, ~12V 또는 다른 적절한 레벨)로 초기화되며 그리고 상태머신(222)에 의해 유지되는 프로그램 카운터(PC)가 0으로 초기화된다. 단계 634에서, 선택된 워드라인에 프로그램 신호 Vpgm의 펄스가 인가된다.
단계 636에서, 타겟 레벨들(예컨대, Vva, Vvb, Vvc)의 적절한 세트를 이용하여, 선택된 메모리 셀들의 데이터 상태들이 검증된다. 선택된 메모리 셀의 임계전압이 적절한 타겟 레벨에 도달했다는 것이 검출되면, 상기 메모리 셀은 그 비트라인 전압을 상승시킴으로써 도9의 나머지 검증작업들(proves)에 대해서 향후 프로그 래밍이 록 아웃된다. 만일, 프로그래밍되는 모든 메모리 셀들이 타겟 데이터 상태들에 도달했다면(단계 638), 프로그래밍 프로세스는 성공적으로 완료되는바, 이는 선택된 모든 메모리 셀들이 타겟 상태로 프로그래밍 및 검증되었기 때문이다. "통과(PASS)" 라는 상태가 단계 640에서 보고된다. 단계 638에 대한 몇몇 구현예에서는, 적어도 소정 갯수의 메모리 셀들이 그 타겟 상태에 도달했다고 검증되었는지가 체크됨을 유의해야 한다. 상기 소정 갯수는 전체 메모리 셀들의 갯수보다 작을 수 있는바, 따라서 이는 모든 메모리 셀들이 적절한 검증 레벨에 도달하기 이전에, 프로그래밍 프로세스가 중단되는 것을 허용한다. 성공적으로 프로그래밍되지 못한 메모리 셀들은, 판독 프로세스 동안에 에러 보정을 이용하여 교정될 수 있다.
만일, 단계 638에서, 모든 메모리 셀들이 그 타겟 상태에 도달한 것은 아니다라고 판별된다면, 프로그래밍 프로세스가 계속된다. 단계 650에서, 프로그램 제한값에 대해서 프로그램 카운터(PC)가 체크된다. 프로그램 제한값에 대한 일례는 20 이다. 하지만, 다른 값들이 다양한 구현예에서 이용될 수 있다. 만일, 프로그램 카운터(PC)가 상기 프로그램 제한값보다 작다면, 성공적으로 프로그래밍되지 못한 메모리 셀들의 갯수가 소정 숫자보다 작은지 또는 같은지가 판별된다(단계 656). 만일, 성공적으로 프로그래밍되지 못한 메모리 셀들의 갯수가 소정 숫자와 같거나 또는 이보다 작으면, 프로그래밍 프로세스는 통과한 것으로 플래그되며 그리고 통과(PASS)라는 상태가 단계 658에서 보고된다. 많은 경우에 있어서, 성공적으로 프로그래밍되지 못한 상기 메모리 셀들은, 판독 프로세스 동안에 에러 보정을 이용하여 교정될 수 있다. 하지만, 성공적으로 프로그래밍되지 못한 메모리 셀들의 갯수 가 소정 숫자보다 크다면, 프로그래밍 프로세스는 실패한 것으로 플래그되며 그리고 실패(FAIL)라는 상태가 단계 660에서 보고된다. 프로그램 카운터가 프로그램 제한값보다 작다면, Vpgm 펄스는 스텝 사이즈(예컨대, 0.2V ~ 0.4V의 스텝 사이즈)에 의해 증가되며, 그리고 프로그램 카운터(PC)는 증분된다. 단계 652 이후, 다음 Vpgm 펄스를 인가하기 위해서, 프로세스는 단계 634로 되돌아 간다.
일반적으로, 검증 동작(도9의 단계 636 동안에 수행되는 검증 동작) 및 판독 동작 동안에, 상기 선택된 워드라인은 소정 전압 즉, 판독(예컨대, Vra, Vrb, Vrc) 및 검증(예컨대, Vva, Vb, Vc) 동작 각각에 특화된 소정 레벨에 연결되는데, 이는 관심있는 메모리 셀의 임계전압이 그러한 레벨에 도달했는지를 판별하기 위한 것이다. 워드라인 전압이 인가된 이후, 메모리 셀의 도통 전류가 측정되어, 메모리 셀이 워드라인에 인가된 전압에 응답하여 턴온되는지가 판별된다. 만일, 상기 도통 전류가 소정값보다 크게 측정된다면, 상기 메모리 셀은 턴온되었다고 가정되며 그리고 워드라인에 인가된 전압은 메모리 셀의 임계전압보다 크다. 만일, 상기 도통 전류가 소정값보다 크다고 측정되지 않는다면, 상기 메모리 셀은 턴온되지 않았다고 가정되며 그리고 워드라인에 인가된 전압은 메모리 셀의 임계전압보다 크지 않다.
판독 또는 검증 동작 동안에, 메모리 셀의 도통 전류를 측정할 수 있는 방법이 많이 존재한다. 그 한 일례로서, 메모리 셀의 도통 전류는, 감지 증폭기 내의 전용 캐패시터를 방전 또는 충전하는 속도에 의해서 측정될 수 있다. 다른 일례에서, 선택된 메모리 셀의 도통 전류는, 그 메모리 셀이 포함되어 있는 낸드 스트링 이 해당 비트라인을 방전시키는 것을 허용할 것이다(또는 허용하지 않을 것이다). 비트라인(또는 캐패시터) 상의 전압이 소정 시간주기 이후에 측정되어, 그것이 방전되었는지 또는 아닌지를 알아볼 수 있다.
도10은 판독 또는 검증 프로세스의 하나의 반복(iteration) 동안에, 다양한 신호들의 행동을 도시한 타이밍도이다. 예를 들어, 메모리 셀들이 이진 메모리 셀들이라면, 도10의 프로세스는 단계 636의 반복 동안에 각각의 메모리 셀에 대하여 한번 수행될 수도 있다. 만일, 상기 메모리 셀들이 4개의 상태들(예를 들면, E, A, B, 및 C)을 갖는 다중-상태 메모리 셀들이라면, 도10의 프로세스는 단계 636의 반복 동안에 각각의 메모리 셀에 대하여 3번(Vva에서 한번, Vvb에서 한번, Vvc에서 한번) 수행될 수도 있다.
도10은 신호 SGD, WL_unsel, WLn+1, WLn, SGS, Selected BL 및 판독 또는 검증 동작에 대한 Source를 도시하며, 여기서 메모리 셀의 도통 전류는 감지 증폭기 내의 전용 캐패시터를 방전시키는 속도에 의해서 측정된다. SGD는 드레인측 선택 게이트(drain side select gate)의 게이트에 제공되는 신호를 나타낸다. SGS는 소스측 선택 게이트의 게이트에 제공되는 신호이다. WLn은 판독/검증 동작을 위해서 선택된/타겟팅된 워드라인에 제공되는 신호이다. WLn+1은 비선택 워드라인에 제공되는 신호로서, 상기 비선택 워드라인은 WLn의 드레인측 인접 워드라인이다(예컨대, 도5에서 WL1의 드레인측 인접 워드라인은 WL2 이다). WL_unsel는, 상기 드레인측 인접 워드라인 이외의 다른 비선택 워드라인들에 제공되는 신호를 나타낸다. 워드라인들은 적절한 메모리 셀들의 제어 게이트에 연결된다. Selected BL은 판독/검 증 동작을 위해서 선택된 비트라인이다. Source는 메모리 셀들에 대한 소스 라인에 제공되는 신호이다(도5 참조).
모든 신호들은 Vss(대략 0V)에서 시작한다. 도10의 시간 t1에서 SGD는 Vdd로 상승하며(이는 DAC 구동 파라미터화된 변수이다), 비선택 워드라인들(WL_unsel)은 Vread로 상승하며(이것은 대략 5.5 볼트인 오버드라이브(overdrive) 전압이며, 이는 모든 비선택 메모리 셀들을 턴온시킨다), 드레인측 인접 워드라인(WLn+1)은 VreadX로 상승하며(이는 또 다른 오버드라이브 전압이며 이에 대해서는 후술한다), 선택 워드라인 WLn 은 판독 동작을 위해서 Vcgr로 상승하거나(예컨대, 도11의 Vra, Vrb, Vrc) 또는 검증 동작을 위해서 Vcgv로 상승한다(예컨대, 도11의 Vva, Vvb, Vvc). 일실시예에서, 감지 증폭기는 낸드 스트링이 무얼 하고 있던지 간에 비트라인 전압을 일정하게 유지하는바, 따라서 감지 증폭기는 그 전압에 구속된(clamped) 비트라인을 따라 흐르는 전류를 측정한다. 시간 t1과 시간 t3 사이의 소정 지점에서(이는 특정한 구현예에 의해 결정됨), 감지 증폭기는 감지 증폭기 내의 캐패시터가 충분히 방전되었는지를 판별할 것이다. 시간 t3에서, 도시된 상기 신호들은 Vss(스탠바이 또는 리커버리를 위한 또 다른 값이 될 수도 있음)로 감소될 것이다. 본 발명의 다른 실시예들에서는, 상기 신호들 중 몇몇에 대한 타이밍이 변경될 수도 있음을 유의해야 한다.
판독 동작 및 감지 증폭기에 대한 추가적인 정보는 다음의 특허문헌들에서 찾아볼 수 있다. (1) "Non- Volatile Memory And Method With Reduced Source Line Bias Errors" 라는 명칭의 미국공개특허(공개번호: US2004/0057287, 공개일: 2004 년 3월 25일). (2) "Non-Volatile Memory And Method with Improved Sensing" 라는 명칭의 미국공개특허(공개번호: US2004/0109357, 공개일: 2004년 6월 10일). (3) 미국공개특허(공개번호 US2005/0169082). (4) 발명자는 Jian Chen이며 2005년 4월 5일자로 출원된 "Compensating for Coupling During Read Operations of Non-Volatile Memory" 라는 명칭의 미국특허출원(출원번호 11/099,133). (5) 발명자는 Siu Lung Chan 과 Raul-Adrian Cernea 이며 2005년 12월 28일자로 출원된 "Reference Sense Amplifier For Non-Volatile Memory" 라는 명칭의 미국특허출원(출원번호 11/321,953). 이들 5개의 특허문헌들은 본 발명에 대한 참조로서 그 전체 내용이 본 명세서에 통합된다.
데이터 세트(예컨대, 파일, 디지털 사진, 데이터 페이지, 데이터 블록 또는 다른 데이터 단위)를 판독하는 것은, 통상적으로 도10의 판독 동작을 복수회 수행하는 것을 포함한다. 도11은, 데이터를 판독하라는 요청에 응답하여 수행되는 판독 프로세스를 서술하는 높은 레벨의 순서도를 제공한다. 단계 750에서, 제어기에 의해서 판독 커맨드(read command)가 발행되며 그리고 상태머신(222)으로 입력된다. 단계 752에서, 페이지 어드레스를 나타내는 어드레스 데이터가 디코더 회로에 제공된다. 단계 754에서, 하나 이상의 판독 동작들(예컨대, 도10의 판독 동작 또는 다른 적절한 대안예들)이 아래에 논의되는 바와같이 수행된다. 판독 동작의 결과는 적절한 래치(494)에 저장된다. 그 데이터는 단계 756에서 보고된다. 데이터를 보고하는 다양한 실시예들은, 래치로부터 상태머신으로 데이터를 전송하는 것, 데이터를 제어기에 전송하는 것, 데이터를 호스트에 전송하는 것, 데이터를 출력 파일에 저장하는 것, 데이터를 요청 엔티티(requesting entity)에 제공하는 것 등등을 포함한다.
전술한 바와 같이, 인접 플로팅 게이트들(또는 다른 인접 전하 저장 소자들)에 저장된 전하에 기초한 전기장의 커플링으로 인하여, 비휘발성 메모리 셀의 플로팅 게이트(또는 다른 전하 저장 소자들)의 겉보기 임계전압이 쉬프트될 수 있다. 상이한 시간에 프로그래밍되었던 인접 메모리 셀들의 세트들 사이에서 이러한 문제가 가장 현저하게 발생한다. 이러한 커플링 문제를 해결하기 위해서, 타겟 메모리 셀에 대한 판독 프로세스는 인접 메모리 셀에 대해 보상을 제공할 것인바, 이는 인접 메모리 셀이 특정 메모리 셀에 미치는 커플링 효과를 감소시키기 위한 것이다. 또한, 본 발명의 일실시예는, 검증 동작 동안에, 인접 메모리 셀에 보상을 후속 인가하는 것에 관한 요구 조건들을 셋업하는 것을 포함한다. 이러한 실시예에서, 워드라인 WLn+1에 인가되는 상기 오버드라이브 전압(도10에서 VreadX로 도시됨)은, 특정 값으로부터 감소한다(예컨대, 5.5 볼트에서 3볼트로 감소함). 따라서, 검증 동작 동안에, VreadX는 3 볼트이다(또는, 구현예에 따라 적절한 다른 값이 될 수도 있음). 후속 판독에서 제공되는 보상은, 검증 동작동안에 인가되었던 전압에 비하여 더 높은 전압을 WLn에 대한 판독 동작이 수행되는 동안에 WLn+1에 인가하는 것을 포함하여 구성될 것이다. 종래기술에 따른 많은 디바이스들에서는, 모든 비선택 워드라인들에게 Vread가 인가되어 왔다. 도10의 실시예에서는, 드레인측 인접 워드라인을 제외한 모든 비선택 워드라인들은 Vread를 인가받지만, 반면에 상기 드레인측 인접 워드라인은 VreadX를 인가받는다. VreadX의 일례는 5.5 볼트이지만, 다른 값들이 이용될 수도 있다.
타겟 메모리 셀을 판독하는 때에 인접 메모리 셀에 얼마나 많은 보상이 제공되어야만 하는지를 결정하기 위해서, 본 명세서에 기술된 상기 시스템은, 미리 계획된 가능한 상태들(potential condition)의 세트로부터 메모리 셀의 인지된 상태(perceived condition)를 판별한다. 예를 들어, 도6 및 도7을 참조하면, 상기 시스템은 인접 메모리 셀이 상태 E, A, B, C 중 어떤 상태에 있는지를 판별할 것이다. 보상을 사용할지와 보상의 크기는, 인접 메모리 셀이 현재 어떤 상태에 있는지에 기초할 것이다.
타겟 메모리 셀을 판독하는 때에 인접 메모리 셀의 상태를 테스트하는 방법 중 하나는, 인접 메모리 셀의 상태를 테스트하는 판독 동작과 타겟 메모리 셀의 데이터 상태를 감지하는 판독 동작을, 적어도 부분적으로 그리고 일시적으로 혼합(intermix)하는 것이다. 즉, WLn+1에 대한 판독 동작과 WLn에 대한 판독 동작을 적어도 부분적으로 그리고 일시적으로 혼합(intermix)하는 것이다.
도12는 도6에 도시된 프로세스에 따라 프로그래밍되었던 데이터 페이지를 판독하기 위한 소정 프로세스의 순서도이다. 도12의 프로세스는 도11의 단계 754를구현하는데 이용될 수 있다. 도12의 프로세스는, 타겟 메모리 셀을 판독하는 때에 인접 메모리 셀에 보상을 제공하는 일례(인접 메모리 셀의 인지된 상태에 기초하여)를 예시한 것인바, 여기에서는 인접 메모리 셀의 상태를 테스트하는 판독 동작과 타겟 메모리 셀의 데이터 상태를 감지하는 판독 동작을 적어도 부분적으로 그리고 일시적으로 혼합하는 방식으로, 인접 메모리 셀의 상태를 테스트하는 체계가 이용 된다. 상기 판독 동작들은 적어도 부분적으로 혼합되는바, 왜나하면 몇몇 실시예들에서는 상기 판독 동작들이 완벽하게 교번(alternating)될 수 있는 반면에 다른 실시예들에서는 판독 동작들의 그룹들 사이에서 또는 하나의 판독 동작과 그룹들 사이에서 교번이 일어날 수 있기 때문이다. 도17, 도18 및 도19는 판독 동작들을 적어도 부분적으로 그리로 일시적으로 혼합하는 것에 대한 일례를 제공하는바, 이에 대해서는 후술한다.
도12의 프로세스는 ECC를 사용하는 것과는 별도로 및/또는 ECC를 사용하는 것과 함께, 특정한 하나 이상의 데이터 페이지들(또는 다른 그룹핑)에 대한 판독 요청에 응답하여 수행되는, 데이터 판독을 위한 전체 프로세스로서 구현될 수 있다. 다른 실시예들에서, 도12의 프로세스는 데이터 복원(recovery) 단계의 일부로서 수행될 수도 있다.
도12의 단계 802에서, 워드라인 WLn+1에 대한 판독 동작이 수행된다. 즉, 워드라인 WLn+1에 연결된 모든 메모리 셀들에 대해서 도10에 도시된 프로세스가 수행된다(즉, WLn+1은 선택된 워드라인 WLn의 이웃이며, 도12의 판독 프로세스의 타겟은 WLn 이다). 예를 들어, 도12의 프로세스에서 판독을 위해서 워드라인 WL2가 선택되었다면, 단계 802에서 워드라인 WL3에 연결된 메모리 셀들에 대한 판독 동작이 수행될 것이다. 단계 802의 프로세스를 수행하는 때에, WLn+1에 인가되는 판독 비교 전압은 Vra 이다. 따라서, 단계 802는, WLn+1에 연결된 메모리 셀들이 상태 E(도6 참조)에서 데이터를 저장하고 있는지를 판별하는 판독 동작(도10)이다. Vra가 WLn+1에 인가되며, 반면에 다른 워드라인들은 Vread를 수신한다. 단계 802의 판 독 동작의 결과는 각각의 비트라인에 대해서 하나의 래치(래치들 494)에 저장된다(단계 804). 본 발명의 일실시예에서, 각각의 비트라인은 3개의 래치들을 가지고 있으며, 이들은 각각 L1, L2, 및 L3로 호칭된다. 단계 802의 결과는 L1에 저장된다. 본 발명의 다른 실시예에서, 상기 결과는 다른 래치에 저장될 수도 있다. 따라서, 본 발명의 일실시예에서, 단계 802의 판독 동작에 응답하여 메모리 셀이 턴온된다면, 래치 L1에 "1" 이 저장된다. 단계 806에서, 선택된 워드라인 WLn에 대해서 다중-상태 판독 프로세스가 수행된다. 가능한 데이터 상태들이 4개 존재한다면, 상기 다중-상태 판독 프로세스는 3개의 판독 동작들을 수행하는 것을 포함한다(도10 참조). 제 1 판독 동작에서, 판독 비교 포인트(read compare point) Vcgr은 Vra 이다. 제 2 판독 동작에서, 판독 비교 포인트 Vcgr은 Vrb 이다. 제 3 판독 동작에서, 판독 비교 포인트 Vcgr은 Vrc 이다. 단계 806의 다중-상태 판독 프로세스의 각각의 판독 동작들 동안에, 드레인측 인접 워드라인인 WLn+1은 VreadE를 수신하며, 다른 비선택 워드라인들은 Vread(예컨대, 5.5V)를 수신한다. 일실시예에서, VreadE는 3볼트이다. 검증 프로세스 동안에 이용되는 오버드라이브 전압과 상기 VreadE가 동일하기 때문에, 그 어떤 보상도 수행되지 않는다. 이것은 상태 E(소거 상태)에 있는 인접 메모리 셀의 데이터에 관련된다. VreadE는 플로팅 게이트간 커플링에 대해서 보상을 제공하지 않는다. 단계 808에서, 단계 806의 다중-상태 판독 프로세스의 결과는, L1이 단계 804에서 세트(set)되었다면, 래치 L1 및 래치 L2에 저장된다. 따라서, 단계 808에서, 상태 E에 있는 이웃을 갖는 이들 메모리 셀들은, 다중-상태 판독 프로세스의 결과들을 래치 L1 및 L2에 저장할 것이다. 각각의 메모리 셀이 2 비트의 데이터를 저장하기 때문에, 상기 데이터를 저장하기 위해서는 2개의 단일-비트 래치들이 필요하다. 인접 메모리 셀이 상태 E에 있다면 단계 806의 결과는 11이 될 것이며, 인접 메모리 셀이 상태 A에 있다면 단계 806의 결과는 11이 될 것이며, 인접 메모리 셀이 상태 B에 있다면 단계 806의 결과는 00이 될 것이며, 인접 메모리 셀이 상태 C에 있다면 단계 806의 결과는 01이 될 것이다. 래치 L1 및 L2가 유효 데이터로 단계 808에서 로드된다면, 래치 L3는 단계 810에서 논리 레벨 "1"로 설정되는바, 이는 래치 L1 및 L2가 유효한 데이터를 갖는다는 것을 나타낸다. 그렇지 않다면, L3는 논리 레벨 0을 저장한다.
단계 812에서, 드레인측 인접 워드라인 WLn+1에 연결된 메모리 셀들에 대해서 판독 동작이 수행되는바, 이는 드레인측 인접 워드라인 WLn+1에 Vrb를 (비교 포인트로서)를 인가하는 것을 포함한다. 단계 814에서, 메모리 셀이 턴온된다면, 이들 메모리 셀들은 상태 E 또는 A에 있다. 만일, 단계 812에서 메모리 셀이 턴온되고 그리고 그것의 대응 래치 L3 = 0 이라면, 래치 L1은 1로 세트된다. 단계 816에서는, 선택된 워드라인 WLn에 대해 다중 상태 판독 프로세스가 수행되는바, 여기서 드레인측 인접 워드라인 WLn+1은 VreadA를 인가받는다. 단계 816에서는 드레인측 인접 워드라인 WLn+1이 VreadA를 인가받는 반면에 단계 806에서는 VreadE를 인가받는다는 점을 제외하면, 단계 816은 단계 806과 유사하다. 본 발명의 일실시예에서, VreadA는 4.25V 이다. VreadA는 플로팅 게이트간 커플링에 대해서 작은 크기의 보상을 제공한다. 만일, 래치 L1이 단계 814에서 1로 세트되었고 그리고 래치 L3가 현재 0이라면, 단계 816의 결과는 래치 L1 및 L2에 저장될 것이다. 만일, 단계 818 에서 L1 및 L2에 유효 데이터가 로딩되었다면, 래치 L3는 단계 820에서 1로 세트된다.
단계 822에서, 드레인측 인접 워드라인 WLn+1에 연결된 메모리 셀들에 대한 판독 동작(도10)이 수행되는바, 이는 WLn+1에 Vrc를 인가하는 것을 포함한다. WLn+1에 대해서 Vra 대신에 Vrc가 이용된다는 점을 제외하면, 단계 822는 단계 802와 유사하다. 단계 824에서는, 단계 822에서 턴온된 메모리 셀들에 대해서 래치 L1은 1로 세트되며, 그리고 래치 L3는 0이 된다. 단계 826에서, 워드라인 WLn에 대한 다중-상태 판독 프로세스가 수행되는바, 드레인측 인접 워드라인 WLn+1은 VreadB를 인가받는다. VreadE 대신에 VreadB가 드레인측 인접 워드라인 WLn+1에 이용된다는 점을 제외하면, 단계 826은 단계 806과 유사하다. 일실시예에서, VreadB는 4.75V 이다. VreadB는 커플링에 대해서 중간 크기의 보상을 제공한다. 단계 828에서는, 이전에 L1이 단계 824에서 1로 세트되었고 그리고 래치 L3가 현재 0을 저장하고 있다면, 단계 826의 결과가 래치 L1 및 L2에 저장된다. 단계 830에서는, 래치 L1 및 L2에 유효 데이터가 단계 828에서 로딩되었다면, 래치 L3는 1로 세트된다.
단계 832에서는, 선택된 워드라인 WLn에 연결된 메모리 셀들에 대해서 다중-상태 판독 프로세스가 수행되는바, 드레인측 인접 워드라인 WLn+1은 VreadC를 인가받는다. VreadE 대신에 VreadC가 단계 832에서 이용된다는 점을 제외하면, 단계 832는 단계 806과 유사하다. 일실시예에서, VreadC는 5.5V 이다. VreadE, VreadA 및 VreadB에 비하여 VreadC 가 가장 큰 보상을 제공한다. VreadC는 그 인접 메모리 셀이 상태 C에 있는 타겟 메모리 셀들에 대해서 적절한 보상을 제공한다. 단계 834 에서는, 래치 L3이 0 이라면, 단계 832의 결과가 래치 L1 및 L2에 저장된다. 도12에 도시된 프로세스 동안에 수행되는 모든 판독 동작들은, 워드라인 WLn에 연결된 메모리 셀들에 저장된 데이터를 판독하고자 하는 공통적인 시도들의 일부라는 점을 유의해야 한다.
도13은 선택된 워드라인에 대해 데이터를 판독하기 위한 다중-상태 판독 프로세스를 도시한 순서도이다. 상기 다중-상태 판독 프로세스는, 선택된 워드라인에 연결된 메모리 셀들에 대해서, 데이터 상태(가능한 데이터 상태들의 데이터 상태)를 결정한다. 도13의 프로세스는 도12의 단계 806, 816, 826 및 832에 대한 예시적인 구현예의 하나이다. 하지만, 인접 워드라인(WLn+1)에 인가된 오버드라이브 전압은, 각각의 단계 806, 816, 826, 832에서 상이하다.
도13의 단계 940에서, 판독 기준 전압 Vra이 선택 워드라인 WLn에 인가된다. 단계 942에서, 페이지에 관련된 비트라인들이 센싱되는바(예를 들면, 감지 증폭기내의 캐패시터를 센싱함), 메모리 셀의 제어 게이트에 Vra를 인가하는 것에 기초하여, 어드레스된 메모리 셀들이 턴온되었는지 또는 턴온되지 않았는지를 판별한다. 도통된 비트라인들은 메모리 셀들이 턴온되었음을 나타내는바, 따라서 이들 메모리 셀들의 임계전압은 Vra(예컨대, 상태 E) 보다 낮다. 단계 944에서는, 비트라인을 센싱한 결과가, 이들 비트라인들에 대한 적절한 래치들에 저장된다. 단계 940-944는 도10에 도시된 프로세스를 수행한다.
단계 946에서는, 판독 기준 전압인 Vrb가 선택 워드라인 WLn에 인가된다. 단계 948에서는, 전술한 바와같이 비트라인들이 센싱된다. 단계 950에서는, 그 결과 들이 비트라인들의 적절한 래치에 저장된다. 단계 946-950은 도10에 도시된 프로세스를 수행한다.
단계 952에서는, 판독 기준 전압인 Vrc가 선택 워드라인 WLn에 인가된다. 단계 954에서는, 어떤 메모리 셀들이 턴온되었는지를 판별하기 위해서 비트라인들이 센싱되는바, 이는 전술한 바와 같다. 단계 956에서는, 센싱 단계의 결과들이 비트라인들의 적절한 래치들에 저장된다. 단계 940-944는 도10에 도시된 프로세스를 수행한다.
단계 958에서는, 각각의 비트라인에 대해서 데이터 값들이 판별된다. 예를 들면, 메모리 셀이 Vra에서 도통된다면, 그 메모리 셀은 상태 E에 있는 것이다. 만일, 메모리 셀이 Vrb 와 Vrc에서는 도통되지만 Vra에서는 도통되지 않는다면, 그 메모리 셀은 상태 A에 있는 것이다. 만일, 메모리 셀이 Vrc에서는 도통되지만 Vra 및 Vrb에서는 도통되지 않는다면, 그 메모리 셀은 상태 B에 있는 것이다. 만일, 메모리 셀이 Vra, Vrb, 또는 Vrc에서 도통되지 않는다면, 그 메모리 셀은 상태 C에 있는 것이다. 본 발명의 일실시예에서, 상기 데이터 값들은 프로세스의 말미에서 프로세서(492)에 의해 판별된다. 본 발명의 다른 실시예에서는, 데이터 분석이 업데이트될 때에 각각의 센싱 동작이 수행되도록, 작동중인(on the fly) 데이터 값들을 프로세서(492)가 판별한다. 단계 960에서, 프로세스(492)는 판별된 데이터 값들을 각각의 비트라인에 대한 적절한 래치들에 저장할 것이다. 다른 실시예에서는, 다양한 레벨들(Vra, Vrb, Vrc)이 상이한 순서로 센싱될 수도 있다.
도13의 프로세스는 3개의 판독 동작들(도10 참조)을 수행한다. 제 1 판독 동 작(단계 940-944)에서는, Vra가 WLn에 인가되고, VreadX가 WLn+1에 인가되며, 그리고 Vread가 다른 비선택 워드라인들에 인가된다. 제 2 판독 동작(단계 946-950)에서는, Vrb가 WLn에 인가되고, VreadX가 WLn+1에 인가되며, 그리고 Vread가 다른 비선택 워드라인들에 인가된다. 제 3 판독 동작(단계 952-956)에서는, Vrc가 WLn에 인가되고, VreadX가 WLn+1에 인가되며, 그리고 Vread가 다른 비선택 워드라인들에 인가된다. 도13에 도시된 프로세스의 상이한 반복(iteration)에 대해서 VreadX의 값이 변경될 수 있다. 예를 들어, 도12의 단계 806 동안에 도13의 프로세스가 수행되는 경우에는, VreadX 는 VreadE 이다(VreadX = VreadE). 도12의 단계 816 동안에 도13의 프로세스가 수행되는 경우에는, VreadX 는 VreadA 이다. 도12의 단계 826 동안에 도13의 프로세스가 수행되는 경우에는, VreadX 는 VreadB 이다. 도12의 단계 832 동안에 도13의 프로세스가 수행되는 경우에는, VreadX 는 VreadC 이다.
도14 내지 도20은 도7A-7C에 연관된 방법에 따라 프로그래밍된 데이터를 판독하는데 사용되는 프로세스들을 도시한 것이다.
도14의 프로세스는 데이터를 판독하는 전체 프로세스로서 구현될 수 있는데, 이는 ECC를 사용하기 전에, ECC의 사용과는 별도로 및/또는 ECC의 사용과 함께 하나 이상의 특정 데이터 페이지들(또는 다른 그룹)에 대한 판독 요청에 응답하여 수행되는 것이다. 본 발명의 다른 실시예에서, 도14의 프로세스는 데이터 복원(recovery) 단계의 일부로서 수행될 수도 있다.
도7A~7C의 프로세스를 따라 프로그래밍된 데이터를 판독하는 경우, 인접 메모리 셀들의 하위 페이지(lower page)를 프로그래밍하기 때문에 발생하는 플로팅 게이트간 커플링으로 인한 교란(perturbation)은, 관심있는 메모리 셀의 상위 페이지를 프로그래밍할 때에 보정되어야만 한다. 따라서, 인접 셀들로부터의 플로팅 게이트간 커플링 효과를 보상하고자 하는 경우, 본 발명의 일실시예에 따른 프로세는, 인접 메모리 셀들의 상위 페이지를 프로그래밍하는 것으로 인한 커플링 효과만을 고려할 필요가 있다. 따라서, 도14의 단계 1060에서, 상기 프로세스는, 인접 워드라인이 상위 데이터 페이지로 프로그래밍되었는지를 판별한다. 만일, 인접 워드라인의 상위 페이지가 프로그래밍되지 않았다면(단계 1062), 플로팅 게이트간 커플링 효과를 보상하지 않고도, 관심있는 페이지가 판독될 수 있다(단계 1064). 만일, 인접 워드라인의 상위 페이지가 프로그래밍되었다면(단계 1062), 관심있는 페이지는, 플로팅 게이트간 커플링 효과에 대한 몇몇 보상법들을 가급적 이용하여 판독되어야만 한다(단계 1066).
일실시예에서, 도7A-7C의 프로그래밍 프로세스를 구현하는 메모리 어레이는 하나 이상의 플래그들을 저장하는 일 세트의 메모리 셀들을 보유할 것이다. 예를 들어, 메모리 셀들의 각각의 로우들(rows)에 대한 상위 페이지가 프로그래밍되었는지를 나타내는 플래그들을 저장하는데, 메모리 셀들의 하나의 컬럼이 이용될 수 있다. 몇몇 실시예에서는, 플래그의 복사본(copies)을 저장하는데 여분의(redundant) 셀들이 이용될 수도 있다. 적절한 플래그를 체크함으로써, 인접 워드라인에 대한 상위 페이지가 프로그래밍되었는지 아닌지가 판별될 수 있다.
일실시예에서, 플래그를 저장하고 있는 메모리 셀은, 만일 상기 플래그가 세트되지 않았다면 상태 E에 있는 데이터를 저장할 것이며, 만일 상기 플래그가 세트 되었다면 상태 C에 있는 데이터를 저장할 것이다. 따라서, 특정 메모리 셀이 감지되는 때에, 그 제어 게이트에 인가되는 Vrc에 응답하여 상기 메모리 셀이 도통(턴 온)된다면, 상기 메모리 셀은 상태 C에 있는 데이터를 저장하고 있는 것이 아니며 그리고 플래그는 세트되지 않는다. 만일, Vrc에 응답하여 상기 메모리 셀이 도통되지 않는다면, 상위 페이지가 프로그래밍되었음을 상기 메모리 셀이 나타내고 있다고 추정된다. 따라서, 일실시예에서 단계 1060은, WLn+1에 대해서 Vrc를 판독 비교 포인트로서 이용하는 판독 동작(도10 참조)을 수행함에 의해서 상기 플래그가 세트되는지를 알아보기 위한 체킹 단계를 포함할 것이다.
본 발명의 다른 실시예에서, 상기 플래그는 1 바이트(byte)에 저장될 수 있다. 상태 C에 있는 모든 비트들을 저장하는 대신에, 상기 바이트는 플래그를 나타내며 그리고 상태머신(222)에게 알려져 있는 고유 8-비트 코드를 포함할 것인바, 따라서 상기 8-비트 코드는 상태 E에 있는 적어도 하나의 비트, 상태 A에 있는 적어도 하나의 비트, 상태 B에 있는 적어도 하나의 비트 및 상태 C에 있는 적어도 하나의 비트를 갖는다. 만일, 상위 페이지가 프로그래밍되지 않았다면, 메모리 셀들의 바이트는 모두 상태 E에 있게 될 것이다. 만일, 상기 상위 페이지가 프로그래밍되었다면, 메모리 셀들의 바이트는 상기 코드를 저장할 것이다. 본 발명의 일실시예에서는, 상기 코드를 저장하고 있는 바이트의 메모리 셀들 중 임의의 것이 Vrc에 응답하여 턴온되지 않는다는 것을 판별함으로써 플래그가 체킹될 수 있다. 다른 실시예에서는, 플래그를 저장하고 있는 메모리 셀들의 바이트가 센싱되며 그리고 상태머신으로 전송되는바, 이는 그 메모리 셀들에 저장된 코드와 상태머신에 의해 예 측된 코드가 서로 매칭되는지를 검증할 것이다. 만일, 그렇다면, 상기 상태머신은 상위 페이지가 프로그래밍되었다고 결론을 내린다.
이러한 플래그 및 프로그래밍 프로세스에 대한 좀더 상세한 내용은, 발명자는 Shibata 등이며, "Semiconductor Memory Device For Storing Multi-Valued Data" 라는 명칭의 미국등록특허 US 6,657,891에서 찾아볼 수 있는바, 상기 미국등록특허는 본 발명에 대한 참조로서 그 전체 내용이 본 명세서에 통합된다.
도15는 상기 시스템이 인접 워드라인으로부터의 플로팅 게이트간 커플링 효과를 보상할 필요가 없는 경우에(도14의 단계 1064 참조), 관심있는 워드라인의 데이터를 판독하기 위한 프로세스의 일례를 도시한 순서도이다. 단계 1150에서, 판독 동작이, 관심있는 워드라인(WLn)에 관련된 상위 페이지에 관한 것인가 또는 하위 페이지에 관한 것인가가 판별된다. 만일, 상기 판독 동작이 하위 페이지에 대한 것이라면, 판독되는 페이지에 관련된 선택 워드라인(WLn)에 Vrb 전압이 인가된다(단계 1152). 단계 1154에서 비트라인들이 센싱된다(전술한 바와 같이). 단계 1156에서, 센싱 단계 1154의 결과들이 적절한 래치에 저장된다. 단계 1152-1156은 도10의 판독 동작을 구현한다.
단계 1158에서, 상기 페이지가 상위 페이지 데이터를 포함하고 있는지를 판별하기 위해서, 플래그가 체크된다. 플래그가 없다면, 임의의 데이터는 중간 상태(intermediate state)(예컨대, 상태 550)에 있을 것이며, Vrb는 사용하기에 적합한 비교 전압이 아니다. 프로세스는 단계 1160으로 진행한다. 단계 1160에서, Vra가 워드라인에 인가되며, 단계 1162에서 비트라인들이 재-센싱(re-sensing)된다. 그리고 단계 1164에서 결과들이 저장된다. 단계 1160-1164는 도10의 판독 동작을 구현한다.
단계 1166에서(단계 1164 이후 또는 플래그가 세트되는 경우의 단계 1158 이후), 프로세서는 저장될 데이터 값을 결정한다. 일실시예에서, 하위 페이지를 판독하는 경우, 워드라인에 인가되는 Vrb(또는 Vra, 이는 단계 1158에 따라 다름)에 응답하여 메모리 셀이 턴온된다면, 하위 페이지는 데이터는 "1" 이다. 그렇지 않은 경우, 하위 페이지 데이터는 "0" 이다. 만일, 페이지 어드레스가 상위 페이지에 대응한다고 결정된다면(도15의 단계 1150), 상위 페이지 판독 프로세스가 단계 1170에서 수행된다. 일실시예에서, 도15의 프로세스는, 판독 동작 동안에 드레인측 인접 워드라인에 VreadE를 인가하는 것을 포함한다(도10을 참조, VreadX = VreadE).
도16은 보상을 사용하지 않고(도15의 단계 1170) 상위 페이지 판독 프로세스를 수행하는 일실시예에 대한 순서도이다. 단계 1200에서, 판독 기준 전압 Vrc가 선택 워드라인에 인가된다. 상기 선택 워드라인은 판독되고 있는 페이지에 관련된다. 단계 1202에서, 전술한 바와같이 비트라인들이 센싱된다. 단계 1204에서, 단계 1202의 결과들이 적절한 래치들에 저장된다. 단계 1200-1204는 도10의 판독 동작을 구현한다. 단계 1206에서, 시스템은, 판독되고 있는 페이지에 관련된 상위 페이지 프로그래밍을 나타내는 플래그를 체크한다. 전술한 바와 같이, 코드를 저장하는 바이트의 메모리 셀들 중 임의의 것이 Vrc에 응답하여 턴온되지 않는지를 체킹함으로써, 단계 1206의 일례가 수행된다. 만일, 상기 플래그가 세트되지 않았다면(단계 1208), 도16의 프로세스는 상위 페이지가 프로그래밍되지 않았었다는 결론과 함께 종료한다.
만일, 플래그가 세트되었다면(단계 1208), 상위 페이지가 프로그래밍되었다고 추정되며 그리고 판독되고 있는 중인 페이지에 관련된 선택 워드라인에 전압 Vrb가 인가된다(단계 1220). 단계 1222에서, 전술한 바와같이 비트라인들이 센싱된다. 단계 1224에서, 단계 1222의 결과들이 적절한 래치들에 저장된다. 단계 1220-1224는 도10의 판독 동작을 구현한다.
단계 1226에서, 판독되고 있는 중인 페이지에 관련된 워드라인에 전압 Vra가 인가된다. 단계 1228에서, 비트라인들이 센싱된다. 단계 1230에서, 단계 1228의 결과들이 적절한 래치들에 저장된다. 단계 1226-1230는 도10의 판독 동작을 구현한다.
단계 1232에서, 프로세서(222)는 3개의 센싱 단계들, 1202, 1222 및 1228의 결과에 기초하여, 판독중인 메모리 각각의 셀들에 의해 저장되는 데이터 값을 결정한다. 단계 1234에서, 단계 1232에서 결정된 데이터 값들이, 호스트/사용자와의 결과적인(eventual) 통신을 위해서, 적절한 데이터 래치에 저장된다. 일실시예에서, 도16의 프로세스는, 판독 동작 동안에 VreadE를 드레인측 인접 워드라인에 인가하는 것을 포함한다.
다시 도14로 되돌아가서, 만일, 드레인측 인접 워드라인의 상위 페이지가 프로그래밍되었다면(단계 1062 참조), 현재 선택된 워드라인은 단계 1066의 보상과 함께 판독된다. 만일, 상위 페이지 데이터가 단계 1066의 일부로서 판독되고 있는 중이라면, 도17의 프로세스가 수행된다. 만일, 하위 페이지 데이터가 판독되고 있 는 중이라면, 도19의 프로세스가 수행된다.
도17의 단계 1300에서, 드레인측 인접 워드라인 WLn+1에 Vra를 인가함으로써, 드레인측 인접 워드라인 WLn+1에 연결된 메모리 셀들에 대한 판독 동작(도10)이 수행된다. 만일, 메모리 셀들이 턴온된다면, 대응 래치들 L1은 1로 세트된다. 즉, 워드라인 WLn+1에 연결된 모든 메모리 셀들(또는 메모리 셀들의 서브 세트)에 대해서, 도10의 프로세스가 수행된다. 이들 메모리 셀들 각각은 래치들(L1, L2, 및 L3)의 대응 세트를 갖는다. 단계 1300에서 판독 동작이 수행되는 각각의 메모리 셀들의 경우, 그 메모리 셀이 상태 E에 있다면, 대응 래치 L1은 1로 세트된다(단계 1302). 단계 1304에서, 다중-상태 판독 프로세스(도13 참조)가 수행된다. 다중-상태 판독 프로세스 동안에, 드레인측 인접 워드라인 WLn+1 은 각각의 판독 동작들에서 VreadN을 인가받을 것이다(VreadX = VreadN). 일실시예에서, VreadN은 4.5V 이다. 본 발명의 일실시예에서, 도7A-7C의 프로세스를 따라 프로그래밍하는 경우, VreadX = 4.5볼트를 이용하여 검증동작이 수행된다. 상태 E에 있는 이웃을 갖는 메모리 셀들은 보상될 필요가 없다. 따라서, 검증 동안에 이용되는 오버드라이브 전압처럼, VreadN을 이용하는 것에 의해서는 그 어떤 보상도 제공되지 않는다. 단계 1306에서는, 래치 L1이 1로 세트되었다면, 단계 1304의 다중-상태 판독 프로세스의 결과들이 래치 L2에 저장된다.
단계 1308에서, 드레인측 인접 워드라인 WLn+1에 Vrb를 인가함으로써, 드레인측 인접 워드라인 WLn+1에 연결된 메모리 셀들에 대해서 판독 동작(도10 참조)이 수행된다. 단계 1310에서, 만일, 단계 1308의 프로세스 동안에 대응 메모리 셀이 턴온된다면 각각의 래치 L1은 1로 세트되며 그리고 L1은 현재 0 이다. 만일, 메모리 셀이 턴온되고 그리고 L1이 단계 1310 이전에 이미 1 이라면, L1은 0으로 리셋된다. 만일, 메모리 셀이 턴온되지 않는다면, L1은 0으로 유지된다. 따라서, 단계 1310의 말미에서, 그 이웃이 상태 A로 세트되어 있는 메모리 셀들에 대해서 L1은 1이 될 것이다. 동일한 비트라인 상에 있는 하나의 메모리 셀과 그 이웃은, 동일한 래치들 L1, L2, 및 L3를 공유할 것이다.
단계 1312에서, 드레인측 인접 워드라인 WLn+1에 판독 비교 전압 Vrc를 인가함으로써, 드레인측 인접 워드라인 WLn+1 에 대한 판독 동작(도10)이 수행된다. 단계 1314에서, 래치 L1이 이미 1로 세트되었다면, 상기 래치를 데이터 1로 유지한다. 만일, 래치 L1이 현재 0 이고 대응 메모리 셀이 턴온되지 않는다면, 래치 L1을 1로 세트한다. 만일, 래치 L1이 0 이고 대응 메모리 셀이 턴온된다면, 래치 L1을 0으로 유지한다. 드레인측 인접 메모리 셀이 상태 A 또는 상태 C에 있다면, 단계 1314의 말미에서 래치 L1은 1이 될 것이다. 단계 1316에서, 선택 워드라인 WLn에 대해서 다중-상태 판독 프로세스(도13)가 수행된다. 상기 다중-상태 판독 프로세스 동안에, 드레인측 인접 워드라인 WLn+1은 각각의 판독 동작들에 대해서 VreadX = VreadL을 인가받는다. 일실시예에서, VreadL은 6.0V 이다. 따라서, 그 이웃 메모리 셀들이 상태 A 또는 상태 C에 있는 이들 메모리 셀들은, 4.375V의 오버드라이브 전압에 관련된 더 큰 보상을 받게될 것이다. 단계 1316의 다중-상태 판독 프로세스의 결과들은, 래치 L1이 1로 세트되었다면, 래치 L2에 저장된다.
단계 1320에서, 드레인측 인접 워드라인 WLn+1에 연결된 메모리 셀들에 대해 서 판독 동작(도10)이 수행되는바, 이는 드레인측 인접 워드라인 WLn+1에 판독 비교 전압 Vrb를 인가하는 것을 포함한다. 단계 1320에서 대응 메모리 셀이 턴온되지 않았고 그리고 래치 L1이 이미 1로 세트되었다면, 단계 1322에서 래치 L1이 0으로 리셋된다. 만일, 단계 1320에서 메모리 셀이 턴온되지 않았고 그리고 래치 L1이 0이었다면, L1은 1로 세트된다. 만일, 메모리 셀이 턴온되었다면, 래치 L1은 0으로 세트된다. 따라서, 상태 B에 있는 이들 메모리 셀들에 대해서 래치 L1은 단계 1322의 말미에서 1이 될 것이다. 단계 1324에서, 선택 워드라인 WLn에 대해서 다중-상태 판독 프로세스(도13)가 수행되는바, 여기에서는 드레인측 인접 워드라인 WLn+1은 VreadS(VreadX = VreadS)를 인가받는다. 일실시예에서, VreadS는 5.0V 이다. 이것은 작은 크기의 보상에 상응한다. 래치 L1이 1인 이들 메모리 셀들에 대해서 단계 1324의 다중-상태 판독 프로세스의 결과들이, 래치 L2에 저장된다(단계 1326). 도17에 도시된 프로세스에서 수행되는 모든 판독 동작들은, 워드라인 WLn 상의 메모리 셀들에 저장된 상위 페이지 데이터를 판독하고자 하는 공통적인 시도의 일부라는 점을 유의해야 한다.
도7A-7C를 다시 참조하면, 이웃의 상위 페이지를 상태 E에서부터 상태 A로 프로그래밍하거나 또는 중간 상태 550에서부터 상태 C로 프로그래밍하는 것으로부터, 플로팅 게이트간 커플링이 발생할 수도 있다. 이러한 플로팅 게이트간 커플링은 VreadL을 이용하여 보상된다. 만일, 인접 메모리 셀이 상태 E에 있다면, 보상되어야만 하는 커플링은 존재하지 않는다. 그것의 상위 페이지 프로그래밍이 셀을 중간 상태 550으로부터 상태 B로 변경시켰던 메모리 셀은 작은 크기의 임계전압만을 변경시켰으며, 따라서 VreadS를 이용하여 작은 크기의 커플링만을 보상해주면 된다.
도18은 보상을 이용하여 상위 페이지 판독을 수행하는 본 발명의 또 다른 실시예에 대한 프로세스 순서도이다. 도18의 프로세스와 도17의 프로세스의 차이점들 중 하나는, 도17의 프로세스는 그 이웃이 상태 B에 있었던 메모리 셀들을 보상하는 반면에, 도18의 프로세스는 그 이웃이 상태 B인 메모리 셀들에 대해서 보상을 제공하지 않는다는 점이다. Vra를 드레인측 인접 워드라인 WLn+1에 인가함으로써, 단계 1420에서 드레인측 인접 워드라인 WLn+1에 연결된 메모리 셀들에 대한 판독 동작(도10)이 수행된다. 메모리 셀이 턴온된다면, 관련된 메모리 셀에 대한 대응 래치는 1로 세트된다. 따라서, WLn+1에 연결된 모든 메모리 셀들에 대해서(상태 E에 있는), 이들 비트라인들의 대응 래치들은 1로 세트될 것이다. 단계 1424에서, 선택 워드라인 WLn에 대해서 다중-상태 판독 프로세스(도13)가 수행된다. 상기 다중-상태 판독 프로세스 동안에, 드레인측 인접 워드라인 WLn+1은 VreadN(보상 없음)을 인가받는다. 단계 1426에서, 단계 1424의 다중-상태 판독 프로세스의 결과들이 메모리 셀들에 대한 각각의 래치 L2에 저장된다. 단계 1424는 도16의 프로세스를 수행하는 단계를 포함한다는 점을 유의해야 하며, 여기서 VreadX = VreadN 이다.
단계 1428에서, 드레인측 인접 워드라인 WLn+1에 Vrb를 인가함으로써, 드레인측 인접 워드라인 WLn+1에 연결된 메모리 셀들에 대해서 판독 동작(도10)이 수행된다. 만일, 단계 1428에 응답하여 메모리 셀들이 턴온되고 그리고 래치 L1이 0 이라면, 단계 1430에서, 해당 래치 L1을 1로 세트한다. 만일, 메모리 셀들이 턴온되 고 그리고 래치 L1이 이미 1로 세트되었다면, 해당 래치 L1을 0으로 리셋한다. 만일, 메모리 셀들이 턴온되지 않는다면, 래치 L1을 0으로 유지한다. 따라서, 단계 1430 이후, 상태 A에 있었던 이들 메모리 셀들에 대해서 래치 L1은 1이 될 것이다. 단계 1432에서, 드레인측 인접 워드라인 WLn+1에 Vrc를 인가함으로써, 드레인측 인접 워드라인 WLn+1에 연결된 메모리 셀들에 대해서 판독 동작(도10)이 수행된다. 단계 1434에서, 만일 래치 L1이 1이라면, 래치 L1을 1이 되게 유지한다. 만일, 래치 L1이 0이고 그리고 해당 메모리 셀이 턴온되지 않았다면, 래치 L1을 1로 세트한다. 만일, 래치 L1이 0이고 그리고 해당 메모리 셀이 턴온되지 않았다면, 래치 L1을 1로 유지한다. 단계 1434 이후, 상태 A 또는 상태 C에 있는 이들 메모리 셀들은, 그들의 래치 L1이 0으로 세트되게 할 것이다. 단계 1436에서, 선택 워드라인 WLn에 대해서 다중-상태 판독 프로세스(도13)이 수행되는바, 드레인측 인접 워드라인 WLn+1은 VreadL을 인가받는다. 단계 1436은, 도13의 프로세스를 수행하는 것을 포함하는바, 여기서 VreadX = VreadL 이다. 만일, 래치 L1이 1로 세트되었다면, 단계 1438에서 단계 1436의 결과들이 래치 L2에 저장된다. 따라서, 상태 A 및 상태 C에 있는 메모리 셀들에 대해서, L2에 이미 존재하고 있었던 데이터는 덮어쓰기된다. 따라서, 도18의 프로세스는, 그 이웃 메모리 셀이 상태 E와 상태 B에서 상위 페이지 데이터를 갖는 메모리 셀들에 대해서는 보상을 제공하지 않을 것이며, 그리고 그 이웃이 상태 A 또는 C에 있는 메모리 셀들에 대해서는 어느정도의 보상을 수행할 것이다. 도18에 도시된 프로세스에서 수행되는 모든 판독 동작들은, 워드라인 WLn 상의 메모리 셀들에 저장된 상위 페이지 데이터를 판독하기 위한 공통적인 시 도의 일부라는 점을 유의해야 한다.
도19의 프로세스는, 플로팅 게이트간 커플링을 보상하면서 하위 페이지로부터 데이터를 판독하는데 사용된다. 도19의 단계 1510에서, 드레인측 인접 워드라인 WLn+1에 Vra를 인가함으로써, 드레인측 인접 워드라인 WLn+1에 연결된 메모리 셀들에 대해서 판독 동작(도10)이 수행된다. 만일, 단계 1510의 판독 동작에 응답하여 메모리 셀이 턴온된다면, 래치 L1은 단계 1512에서 1로 세트된다. 단계 1514에서, 선택 워드라인 WLn에 연결된 메모리 셀들에 대해서 판독 동작(도10)이 수행된다. 단계 1514의 판독 동작은, 선택 워드라인 WLn에 Vrb를 인가하는 것, 인접 워드라인 WLn+1에 VreadN을 인가하는 것, 그리고 다른 비선택 워드라인들에게 Vread를 인가하는 것을 포함한다. 따라서, Vcgr = =Vrb 이며 그리고 VreadX = VreadN 이다. 만일, 래치 L1이 1로 세트되었다면, 단계 1514의 결과들이 단계 1516에서 래치 L2에 저장된다.
단계 1518에서, 드레인측 인접 워드라인 WLn+1에 Vrb를 인가함으로써, 드레인측 인접 워드라인 WLn+1에 연결된 메모리 셀들에 대해서 판독 동작(도10)이 수행된다. 만일, 단계 1518에 응답하여 메모리 셀들이 턴온되고 그리고 그것의 대응 래치 L1이 데이터 0을 저장하고 있었다면, 상기 대응 래치 L1을 1로 세트한다. 만일, 단계 1518에 응답하여 메모리 셀들이 턴온되고 그리고 래치 L1이 1이었다면, 래치 L1을 0으로 리셋한다. 만일, 단계 1518에 응답하여 메모리 셀들이 턴온되지 않는다면, 래치 L1을 0으로 유지한다. 단계 1520의 말미에서, 그 드레인측 이웃이 상태 A에 있는 메모리 셀들에 대해서 래치 L1은 1이 될 것이다. 단계 1522에서, 드레인측 인접 워드라인 WLn+1에 연결된 메모리 셀들에 대해서 판독 동작(도10)이 수행되는바, 이는 드레인측 인접 워드라인 WLn+1에 Vrc를 인가하는 것을 포함한다. 단계 1524에서, 만일 래치 L1이 이미 1로 세트되어 있다면, 래치 L1을 1로 유지한다. 만일, 래치 L1이 0을 저장하고 있고 그리고 대응 메모리 셀이 턴온되지 않는다면, 래치 L1을 1로 세트한다. 만일, L1은 0이고 그리고 대응 메모리 셀이 턴온된다면, L1을 0으로 유지한다. 단계 1524의 말미에서, 상태 A와 C에 있는 메모리 셀들에 대해서 래치 L1은 0 이다. 단계 1526에서, 선택 워드라인 WLn에 대해서 판독 동작(도10)이 수행된다. 단계 1526의 판독 동작은, WLn에 Vrb를 인가하는 것(Vcgr = Vrb)과 WLn+1에 VreadL(큰 보상)을 인가하는 것(VreadX = VreadL)을 포함한다. 만일, 래치 L1이 1로 세트되었다면, 단계 1526의 결과들이 단계 1528에서 래치 L2에 저장된다(Vrb에 응답하여 메모리 셀이 턴온되었다면, 데이터 1이 래치 L2에 저장된다).
단계 1530에서, 드레인측 인접 워드라인 WLn+1에 Vrb를 인가함으로써, 드레인측 인접 워드라인 WLn+1에 연결된 메모리 셀들에 대해서 판독 동작(도10)이 수행된다. 만일, 단계 1530에 응답하여 메모리 셀들이 턴온되지 않으며 그리고 그 대응 래치 L1이 이미 1로 세트되어 있다면, 래치 L1을 0으로 리셋한다. 만일, 메모리 셀이 턴온되지 않으며 그리고 래치 L1이 0이었다면, 래치 L1을 1으로 세트한다. 만일, 단계 1530에 응답하여 메모리 셀들이 턴온된다면, 래치 L1을 0으로 세트한다. 단계 1532의 말미에서, 그 드레인측 메모리 셀이 상태 B에 있는 메모리 셀들에 대해서 래치 L1은 1이 될 것이다. 단계 1534에서, 선택 워드라인 WLn에 연결된 메모리 셀들에 대해서 판독 동작(도10)이 수행된다. 단계 1534의 판독 동작 동안에, 판 독 비교 전압 Vrb가 선택 워드라인 WLn에 인가되며(Vcgr = Vrb) 그리고 VreadS(작은 보상)가 드레인측 인접 워드라인 WLn+1에 인가된다(VreadX = VreadS). 만일, 래치 L1이 현재 1로 세트되어 있다면, 단계 1534의 결과들이 단계 1536에서 래치 L2에 저장된다. 도19의 프로세스는, 인접 메모리 셀이 상태 A 또는 상태 C에 있다면 큰 보상을 수행하며, 그리고 인접 메모리 셀이 상태 B에 있다면 작은 보상을 수행한다.
도19의 대안적인 실시예에서, 인접 메모리 셀이 상태 A와 상태 C에 있다면 보상이 이루어질 수 있으며 그리고 인접 메모리 셀이 상태 E 또는 상태 B에 있다면 보상이 이루어지지 않을 것이다. 이러한 대안적인 실시예에서, 단계 1516은 모든 메모리 셀들에 대해서 데이터를 저장할 수 있으며, 그리고 바로 그 시점에서 그 래치 L1이 데이터 1을 저장하고 있는 메모리 셀들에 대해서 단계 1528은 데이터를 덮어쓰기할 것이다. 그리고 단계 1530-1536은 생략될 수도 있다. 도18에 도시된 프로세스의 일부로서 수행되는 모든 판독 동작들은, 워드라인 WLn 상의 메모리 셀들에 저장된 하위 페이지 데이터를 판독하기 위한 공통적인 시도의 일부라는 점을 유의해야 한다.
전술한 바와같은 본 발명의 상세한 설명은 예시 및 설명을 위한 목적으로 제공된 것이다. 이는, 실시예에 대한 모든 것을 속속들이 규명한다던가 또는 개시된 실시예들만으로 본 발명을 제한하고자 의도된 것이 아님을 유의해야 한다. 전술한 가르침에 비추어 볼때, 다양한 변형예와 수정예들이 가능할 것이다. 본 발명의 기술적 사상과 그의 실제적인 응용을 최적으로 설명하기 위해, 본 발명의 실시예들이 선택되었다. 따라서, 해당 기술분야의 당업자들은 다양한 실시예들을 통해서 본 발명을 가장 잘 활용할 수 있을 것이며, 고려중인 특정한 용도에 적합한 다양한 변형예들을 가장 잘 활용할 수 있을 것이다. 본 발명의 범위는 첨부된 청구항들에 의해서 정의되어야 한다.

Claims (27)

  1. 비휘발성 저장소자로부터 데이터를 판독하는 방법으로서,
    타겟 비휘발성 저장소자에 저장된 특정 데이터 값을 판독하기 위한 공통적인 시도의 일부로서, 상기 타겟 비휘발성 저장소자에 대해 일 세트의 판독 동작들을 수행하는 단계, 상기 판독 동작들의 세트의 적어도 서브세트는 인접 비휘발성 저장소자에 상이한 전압들을 인가하며;
    상기 인접 비휘발성 저장소자에 대해서 일 그룹의 판독 동작들을 수행하는 단계, 판독 동작들의 상기 그룹과 판독 동작들의 상기 세트는 적어도 부분적으로 일시적으로 혼합되며(at least partially temporally intermixed);
    판독 동작들의 상기 그룹에 기초하여, 판독 동작들의 상기 세트의 서브세트로부터 정보를 선택하는 단계; 및
    선택된 상기 정보에 기초하여, 상기 타겟 비휘발성 저장소자에 저장된 상기 특정 데이터 값을 보고하는 단계
    를 포함하는 비휘발성 저장소자로부터 데이터를 판독하는 방법.
  2. 제1항에 있어서,
    상기 상이한 전압들 각각은,
    상기 인접 비휘발성 저장소자의 상이한 상태들에 관련되는 것을 특징으로 하는 비휘발성 저장소자로부터 데이터를 판독하는 방법.
  3. 제1항에 있어서,
    판독 동작들의 상기 세트는 판독 동작들의 제 1 서브세트와 판독 동작들의 제 2 서브세트를 포함하며;
    판독 동작들의 상기 제 1 서브세트는 상기 인접 비휘발성 저장소자에 제 1 전압을 인가하는 다수의 판독 동작들을 포함하며; 그리고
    판독 동작들의 상기 제 2 서브세트는 상기 인접 비휘발성 저장소자에 제 2 전압을 인가하는 다수의 판독 동작들을 포함하는 것을 특징으로 하는 비휘발성 저장소자로부터 데이터를 판독하는 방법.
  4. 제1항에 있어서,
    상기 타겟 비휘발성 저장소자는 낸드 스트링 상에서 상기 인접 비휘발성 저장소자의 옆에 있으며, 상기 낸드 스트링은 그 밖의(other) 비휘발성 저장소자들을 포함하며;
    판독 동작들의 상기 세트 중에서 적어도 하나의 판독 동작은 상기 타겟 비휘발성 저장소자에 판독 비교 전압을 인가하고, 상기 인접 비휘발성 저장소자에 제 1 전압을 인가하고, 그리고 상기 그 밖의 비휘발성 저장소자들에게는 그 밖의 전압을 인가하며;
    판독 동작들의 상기 세트 중에서 적어도 하나의 또 다른 판독 동작은 상기 타겟 비휘발성 저장소자에 판독 비교 전압을 인가하고, 상기 인접 비휘발성 저장소 자에 제 2 전압을 인가하고, 그리고 상기 그 밖의 비휘발성 저장소자들에게는 상기 그 밖의 전압을 인가하며; 그리고
    상기 그 밖의 전압은 상기 제 1 전압과는 상이한 것을 특징으로 하는 비휘발성 저장소자로부터 데이터를 판독하는 방법.
  5. 제1항에 있어서,
    정보를 선택하는 상기 단계는, 판독 동작들의 상기 세트 중 하나에 대해서 상기 인접 비휘발성 저장소자의 상태와 관련한 데이터를 래치에 저장하고 그리고 판독 동작들의 상기 세트의 하나 이상의 그 밖의 것들에 대해서는 상기 래치에 데이터를 저장하지 않는 것을 포함하며;
    판독 동작들의 상기 그룹이 상기 상태를 식별하며;
    데이터 값을 보고하는 상기 단계는, 상기 래치로부터 데이터를 전송하는 단계를 포함하는 것을 특징으로 하는 비휘발성 저장소자로부터 데이터를 판독하는 방법.
  6. 제1항에 있어서,
    데이터 값을 보고하는 상기 단계는,
    메모리 시스템과 통신하는 호스트에게 상기 데이터를 제공하는 단계를 포함하며; 그리고
    상기 타겟 비휘발성 저장소자 및 인접 비휘발성 저장소자는 상기 메모리 시 스템의 일부인 것을 특징으로 하는 비휘발성 저장소자로부터 데이터를 판독하는 방법.
  7. 제1항에 있어서,
    판독 동작들의 상기 그룹은, 상기 인접 비휘발성 저장소자의 제 1 상태를 테스트하는 것, 상기 인접 비휘발성 저장소자의 제 2 상태를 테스트하는 것, 그리고 상기 인접 비휘발성 저장소자의 제 3 상태를 테스트하는 것을 포함하며;
    판독 동작들의 상기 세트는, 판독 동작들의 제 1 서브세트, 판독 동작들의 제 2 서브세트, 판독 동작들의 제 3 서브세트, 그리고 판독 동작들의 제 4 서브세트를 포함하며;
    판독 동작들의 상기 제 1 서브세트는, 상기 인접 비휘발성 저장소자에게 제 1 전압을 인가하는 다수의 판독 동작들을 포함하고, 상기 제 1 전압은 상기 제 1 상태에 관련되며;
    판독 동작들의 상기 제 2 서브세트는, 상기 인접 비휘발성 저장소자에게 제 2 전압을 인가하는 다수의 판독 동작들을 포함하고, 상기 제 2 전압은 상기 제 2 상태에 관련되지만 상기 제 1 상태에는 관련되지 않으며;
    판독 동작들의 상기 제 3 서브세트는, 상기 인접 비휘발성 저장소자에게 제 3 전압을 인가하는 다수의 판독 동작들을 포함하고, 상기 제 3 전압은 상기 제 3 상태에 관련되며; 그리고
    판독 동작들의 상기 제 4 서브세트는, 상기 인접 비휘발성 저장소자에게 제 4 전압을 인가하는 다수의 판독 동작들을 포함하는 것을 특징으로 하는 비휘발성 저장소자로부터 데이터를 판독하는 방법.
  8. 제7항에 있어서,
    상기 제 1 상태를 테스트한 후 그리고 상기 제 2 상태를 테스트하기 전에, 판독 동작들의 상기 제 1 서브세트가 수행되며;
    상기 제 2 상태를 테스트한 후 그리고 상기 제 3 상태를 테스트하기 전에, 판독 동작들의 상기 제 2 서브세트가 수행되며; 그리고
    상기 제 3 상태를 테스트한 후에, 판독 동작들의 상기 제 3 서브세트가 수행되는 것을 특징으로 하는 비휘발성 저장소자로부터 데이터를 판독하는 방법.
  9. 제8항에 있어서,
    판독 동작들의 상기 그룹의 결과들을 제 1의 1비트(one bit) 래치에 저장하는 단계;
    판독 동작들의 상기 세트의 결과들을 상기 제 1의 1비트 래치와 제 2의 1비트 래치에 저장하는 단계; 그리고
    제 3의 1비트 래치를 이용하여 상기 제 1의 1비트 래치와 상기 제 2의 1비트 래치가 판독 동작들의 상기 세트로부터의 유효 데이터(valid data)를 가졌는지를 나타내는 단계
    를 더 포함하는 것을 특징으로 하는 비휘발성 저장소자로부터 데이터를 판독 하는 방법.
  10. 제1항에 있어서,
    판독 동작들의 상기 그룹은, 상기 인접 비휘발성 저장소자의 제 1 상태를 테스트하는 것, 상기 인접 비휘발성 저장소자의 제 2 상태를 테스트하는 것, 상기 인접 비휘발성 저장소자의 제 3 상태를 테스트하는 것, 그리고 상기 인접 비휘발성 저장소자의 제 4 상태를 테스트하는 것을 포함하며;
    판독 동작들의 상기 세트는, 판독 동작들의 제 1 서브세트, 판독 동작들의 제 2 서브세트, 그리고 판독 동작들의 제 3 서브세트를 포함하며;
    판독 동작들의 상기 제 1 서브세트는, 상기 인접 비휘발성 저장소자에게 제 1 전압을 인가하는 다수의 판독 동작들을 포함하고, 상기 제 1 전압은 상기 제 1 상태에 관련되며;
    판독 동작들의 상기 제 2 서브세트는, 상기 인접 비휘발성 저장소자에게 제 2 전압을 인가하는 다수의 판독 동작들을 포함하고, 상기 제 2 전압은 상기 제 2 상태 및 상기 제 3 상태에 관련되며;
    판독 동작들의 상기 제 3 서브세트는, 상기 인접 비휘발성 저장소자에게 제 3 전압을 인가하는 다수의 판독 동작들을 포함하고, 상기 제 3 전압은 상기 제 4 상태에 관련되며;
    상기 제 1 상태를 테스트한 후 그리고 상기 제 2 상태를 테스트하기 전에, 판독 동작들의 상기 제 1 서브세트가 수행되며;
    상기 제 2 상태와 상기 제 3 상태를 테스트한 후에, 판독 동작들의 상기 제 2 서브세트가 수행되며, 판독 동작들의 상기 제 2 서브세트는 상기 제 4 상태를 테스트하기 전에 수행되며; 그리고
    상기 제 4 상태를 테스트한 후에, 판독 동작들의 상기 제 3 서브세트가 수행되는 것을 특징으로 하는 비휘발성 저장소자로부터 데이터를 판독하는 방법.
  11. 제1항에 있어서,
    판독 동작들의 상기 그룹은, 상기 인접 비휘발성 저장소자의 제 1 상태를 테스트하는 것, 상기 인접 비휘발성 저장소자의 제 2 상태를 테스트하는 것, 그리고 상기 인접 비휘발성 저장소자의 제 3 상태를 테스트하는 것을 포함하며;
    상기 인접 비휘발성 저장소자는 제 4 상태에 있을 수 있으며;
    판독 동작들의 상기 세트는, 판독 동작들의 제 1 서브세트와 판독 동작들의 제 2 서브세트를 포함하며;
    판독 동작들의 상기 제 1 서브세트는, 상기 인접 비휘발성 저장소자에게 제 1 전압을 인가하는 다수의 판독 동작들을 포함하고, 상기 제 1 전압은 상기 제 1 상태 및 상기 제 4 상태에 관련되며;
    판독 동작들의 상기 제 2 서브세트는, 상기 인접 비휘발성 저장소자에게 제 2 전압을 인가하는 다수의 판독 동작들을 포함하고, 상기 제 2 전압은 상기 제 2 상태 및 상기 제 3 상태에 관련되며;
    상기 제 1 상태를 테스트한 후 그리고 상기 제 2 상태를 테스트하기 전에, 판독 동작들의 상기 제 1 서브세트가 수행되며; 그리고
    상기 제 2 상태와 상기 제 3 상태를 테스트한 후에, 판독 동작들의 상기 제 2 서브세트가 수행되는 것을 특징으로 하는 비휘발성 저장소자로부터 데이터를 판독하는 방법.
  12. 제1항에 있어서,
    판독 동작들의 상기 그룹은, 상기 인접 비휘발성 저장소자의 제 1 상태를 테스트하는 것, 상기 인접 비휘발성 저장소자의 제 2 상태를 테스트하는 것, 상기 인접 비휘발성 저장소자의 제 3 상태를 테스트하는 것, 그리고 상기 인접 비휘발성 저장소자의 제 4 상태를 테스트하는 것을 포함하며;
    판독 동작들의 상기 세트는, 제 1 판독 동작, 제 2 판독 동작, 그리고 제 3 판독 동작을 포함하며;
    상기 제 1 판독 동작은, 상기 인접 비휘발성 저장소자에게 제 1 전압을 인가하는 것을 포함하고, 상기 제 1 전압은 상기 제 1 상태에 관련되며;
    상기 제 2 판독 동작은, 상기 인접 비휘발성 저장소자에게 제 2 전압을 인가하는 것을 포함하고, 상기 제 2 전압은 상기 제 2 상태 및 상기 제 3 상태에 관련되며;
    상기 제 3 판독 동작은, 상기 인접 비휘발성 저장소자에게 제 3 전압을 인가하는 것을 포함하고, 상기 제 3 전압은 상기 제 4 상태에 관련되며;
    상기 제 1 상태를 테스트한 후 그리고 상기 제 2 상태를 테스트하기 전에, 상기 제 1 판독 동작이 수행되며;
    상기 제 2 상태와 상기 제 3 상태를 테스트한 후에, 상기 제 2 판독 동작이 수행되며, 상기 제 2 판독 동작은 상기 제 4 상태를 테스트하기 전에 수행되며; 그리고
    상기 제 4 상태를 테스트한 후에, 상기 제 3 판독 동작이 수행되는 것을 특징으로 하는 비휘발성 저장소자로부터 데이터를 판독하는 방법.
  13. 제1항에 있어서,
    판독 동작들의 상기 세트를 개시하기 이전에, 판독 동작들의 상기 그룹의 적어도 하나의 판독 동작을 개시하는 것을 특징으로 하는 비휘발성 저장소자로부터 데이터를 판독하는 방법.
  14. 제1항에 있어서,
    상기 타겟 비휘발성 저장소자와 상기 인접 비휘발성 저장소자는, 공통 낸드 스트링 상의 다중-상태 낸드 플래시 메모리 디바이스인 것을 특징으로 하는 비휘발성 저장소자로부터 데이터를 판독하는 방법.
  15. 비휘발성 저장 시스템으로서,
    타겟 비휘발성 저장소자와 인접 비휘발성 저장소자를 포함하는 일 세트의 비휘발성 저장소자들, 상기 인접 비휘발성 저장소자는 상기 타겟 비휘발성 저장소자 의 옆에 있으며; 그리고
    비휘발성 저장소자들의 상기 세트와 통신하는 하나 이상의 관리회로들, 상기 하나 이상의 관리회로들은 상기 타겟 비휘발성 저장소자로부터 데이터를 판독하는 시도의 일부로서, 상기 타겟 비휘발성 저장소자에 대해 일 세트의 판독 동작들을 수행하고 그리고 상기 인접 비휘발성 저장소자에 대해 일 그룹의 판독 동작들을 수행하며, 판독 동작들의 상기 그룹의 하나 이상과 판독 동작들의 상기 세트의 적어도 일부는 일시적으로 혼합되며, 판독 동작들의 상기 세트는 상기 인접 비휘발성 저장소자에게 상이한 전압들을 인가하는 것을 포함하며, 상기 하나 이상의 관리회로들은 판독 동작들의 상기 그룹에 기초하여 판독 동작들의 상기 세트 중에서 서브세트를 선택하며 그리고 선택된 서브세트에 기초하여 상기 타겟 비휘발성 저장소자에 저장된 상기 데이터를 식별하는 것을 특징으로 하는 비휘발성 저장 시스템.
  16. 제15항에 있어서,
    상기 상이한 전압들 각각은, 상기 인접 비휘발성 저장소자의 상이한 상태들에 관련되는 것을 특징으로 하는 비휘발성 저장 시스템.
  17. 제15항에 있어서,
    판독 동작들의 상기 세트는 판독 동작들의 제 1 서브세트와 판독 동작들의 제 2 서브세트를 포함하며;
    판독 동작들의 상기 제 1 서브세트는 상기 인접 비휘발성 저장소자에 제 1 전압을 인가하는 다수의 판독 동작들을 포함하며; 그리고
    판독 동작들의 상기 제 2 서브세트는 상기 인접 비휘발성 저장소자에 제 2 전압을 인가하는 다수의 판독 동작들을 포함하는 것을 특징으로 하는 비휘발성 저장 시스템.
  18. 제15항에 있어서,
    상기 타겟 비휘발성 저장소자와 상기 인접 비휘발성 저장소자는 낸드 스트링의 일부이며, 상기 낸드 스트링은 그 밖의 비휘발성 저장소자들을 포함하며;
    판독 동작들의 상기 세트 중에서 적어도 하나의 판독 동작은 상기 타겟 비휘발성 저장소자에 판독 비교 전압을 인가하고, 상기 인접 비휘발성 저장소자에 제 1 전압을 인가하고, 그리고 상기 그 밖의 비휘발성 저장소자들에게는 그 밖의 전압을 인가하며;
    판독 동작들의 상기 세트 중에서 적어도 하나의 또 다른 판독 동작은 상기 타겟 비휘발성 저장소자에 판독 비교 전압을 인가하고, 상기 인접 비휘발성 저장소자에 제 2 전압을 인가하고, 그리고 상기 그 밖의 비휘발성 저장소자들에게는 상기 그 밖의 전압을 인가하며; 그리고
    상기 그 밖의 전압은 상기 제 1 전압과는 상이한 것을 특징으로 하는 비휘발성 저장 시스템.
  19. 제15항에 있어서,
    상기 타겟 비휘발성 저장소자와 상기 인접 비휘발성 저장소자에 의해 공유되는 일 세트의 래치들을 더 포함하며,
    상기 하나 이상의 관리회로들은, 상기 서브세트가 상기 인접 비휘발성 저장소자의 특정 상태에 관련되기 때문에 상기 서브세트에 대해서 상기 래치들 중 하나에 데이터를 저장함으로써, 판독 동작들의 상기 세트 중에서 상기 서브세트를 선택하며, 판독 동작들의 상기 그룹이 상기 특정 상태를 식별하는 것을 특징으로 하는 비휘발성 저장 시스템.
  20. 제15항에 있어서,
    상기 하나 이상의 관리회로들은 호스트에 데이터를 제공함으로써 상기 데이터를 식별하며, 상기 호스트는 상기 비휘발성 저장 시스템과 통신하는 것을 특징으로 하는 비휘발성 저장 시스템.
  21. 제15항에 있어서,
    판독 동작들의 상기 그룹은, 상기 인접 비휘발성 저장소자의 제 1 상태를 테스트하는 것, 상기 인접 비휘발성 저장소자의 제 2 상태를 테스트하는 것, 그리고 상기 인접 비휘발성 저장소자의 제 3 상태를 테스트하는 것을 포함하며;
    판독 동작들의 상기 세트는, 판독 동작들의 제 1 서브세트, 판독 동작들의 제 2 서브세트, 판독 동작들의 제 3 서브세트, 그리고 판독 동작들의 제 4 서브세트를 포함하며;
    판독 동작들의 상기 제 1 서브세트는, 상기 인접 비휘발성 저장소자에게 제 1 전압을 인가하는 다수의 판독 동작들을 포함하고, 상기 제 1 전압은 상기 제 1 상태에 관련되며;
    판독 동작들의 상기 제 2 서브세트는, 상기 인접 비휘발성 저장소자에게 제 2 전압을 인가하는 다수의 판독 동작들을 포함하고, 상기 제 2 전압은 상기 제 2 상태에 관련되지만 상기 제 1 상태에는 관련되지 않으며;
    판독 동작들의 상기 제 3 서브세트는, 상기 인접 비휘발성 저장소자에게 제 3 전압을 인가하는 다수의 판독 동작들을 포함하고, 상기 제 3 전압은 상기 제 3 상태에 관련되며;
    판독 동작들의 상기 제 4 서브세트는, 상기 인접 비휘발성 저장소자에게 제 4 전압을 인가하는 다수의 판독 동작들을 포함하며;
    상기 하나 이상의 관리회로들은, 상기 제 1 상태를 테스트한 후 그리고 상기 제 2 상태를 테스트하기 전에, 판독 동작들의 상기 제 1 서브세트를 수행하며;
    상기 하나 이상의 관리회로들은, 상기 제 2 상태를 테스트한 후 그리고 상기 제 3 상태를 테스트하기 전에, 판독 동작들의 상기 제 2 서브세트를 수행하며; 그리고
    상기 하나 이상의 관리회로들은, 상기 제 3 상태를 테스트한 후에, 판독 동작들의 상기 제 3 서브세트를 수행하는 것을 특징으로 하는 비휘발성 저장 시스템.
  22. 제15항에 있어서,
    제 1의 1비트(one bit) 래치, 제 2의 1비트 래치, 그리고 제 3의 1비트 래치를 포함하는 래치들의 세트를 더 포함하며,
    상기 하나 이상의 관리회로들은 판독 동작들의 상기 그룹의 결과들을 상기 제 1의 1비트 래치에 저장하고,
    상기 하나 이상의 관리회로들은 판독 동작들의 상기 세트의 결과들을 상기 제 1의 1비트 래치와 상기 제 2의 1비트 래치에 저장하며,
    상기 하나 이상의 관리회로들은 상기 제 3의 1비트 래치를 이용하여 상기 제 1의 1비트 래치와 상기 제 2의 1비트 래치가 판독 동작들의 상기 세트로부터의 유효 데이터(valid data)를 가졌는지를 나타내는 것을 특징으로 하는 비휘발성 저장 시스템.
  23. 제15항에 있어서,
    판독 동작들의 상기 그룹은, 상기 인접 비휘발성 저장소자의 제 1 상태를 테스트하는 것, 상기 인접 비휘발성 저장소자의 제 2 상태를 테스트하는 것, 상기 인접 비휘발성 저장소자의 제 3 상태를 테스트하는 것, 그리고 상기 인접 비휘발성 저장소자의 제 4 상태를 테스트하는 것을 포함하며;
    판독 동작들의 상기 세트는, 판독 동작들의 제 1 서브세트, 판독 동작들의 제 2 서브세트, 그리고 판독 동작들의 제 3 서브세트를 포함하며;
    판독 동작들의 상기 제 1 서브세트는, 상기 인접 비휘발성 저장소자에게 제 1 전압을 인가하는 다수의 판독 동작들을 포함하고, 상기 제 1 전압은 상기 제 1 상태에 관련되며;
    판독 동작들의 상기 제 2 서브세트는, 상기 인접 비휘발성 저장소자에게 제 2 전압을 인가하는 다수의 판독 동작들을 포함하고, 상기 제 2 전압은 상기 제 2 상태 및 상기 제 3 상태에 관련되며;
    판독 동작들의 상기 제 3 서브세트는, 상기 인접 비휘발성 저장소자에게 제 3 전압을 인가하는 다수의 판독 동작들을 포함하고, 상기 제 3 전압은 상기 제 4 상태에 관련되며;
    상기 제 1 상태를 테스트한 후 그리고 상기 제 2 상태를 테스트하기 전에, 판독 동작들의 상기 제 1 서브세트가 수행되며;
    상기 제 2 상태와 상기 제 3 상태를 테스트한 후에, 판독 동작들의 상기 제 2 서브세트가 수행되며, 판독 동작들의 상기 제 2 서브세트는 상기 제 4 상태를 테스트하기 전에 수행되며; 그리고
    상기 제 4 상태를 테스트한 후에, 판독 동작들의 상기 제 3 서브세트가 수행되는 것을 특징으로 하는 비휘발성 저장 시스템.
  24. 제15항에 있어서,
    판독 동작들의 상기 그룹은, 상기 인접 비휘발성 저장소자의 제 1 상태를 테스트하는 것, 상기 인접 비휘발성 저장소자의 제 2 상태를 테스트하는 것, 그리고 상기 인접 비휘발성 저장소자의 제 3 상태를 테스트하는 것을 포함하며;
    상기 인접 비휘발성 저장소자는 제 4 상태에 있을 수 있으며;
    판독 동작들의 상기 세트는, 판독 동작들의 제 1 서브세트와 판독 동작들의 제 2 서브세트를 포함하며;
    판독 동작들의 상기 제 1 서브세트는, 상기 인접 비휘발성 저장소자에게 제 1 전압을 인가하는 다수의 판독 동작들을 포함하고, 상기 제 1 전압은 상기 제 1 상태 및 상기 제 4 상태에 관련되며;
    판독 동작들의 상기 제 2 서브세트는, 상기 인접 비휘발성 저장소자에게 제 2 전압을 인가하는 다수의 판독 동작들을 포함하고, 상기 제 2 전압은 상기 제 2 상태 및 상기 제 3 상태에 관련되며;
    상기 제 1 상태를 테스트한 후 그리고 상기 제 2 상태를 테스트하기 전에, 판독 동작들의 상기 제 1 서브세트가 수행되며; 그리고
    상기 제 2 상태와 상기 제 3 상태를 테스트한 후에, 판독 동작들의 상기 제 2 서브세트가 수행되는 것을 특징으로 하는 비휘발성 저장 시스템.
  25. 제15항에 있어서,
    판독 동작들의 상기 그룹은, 상기 인접 비휘발성 저장소자의 제 1 상태를 테스트하는 것, 상기 인접 비휘발성 저장소자의 제 2 상태를 테스트하는 것, 상기 인접 비휘발성 저장소자의 제 3 상태를 테스트하는 것, 그리고 상기 인접 비휘발성 저장소자의 제 4 상태를 테스트하는 것을 포함하며;
    판독 동작들의 상기 세트는, 제 1 판독 동작, 제 2 판독 동작, 그리고 제 3 판독 동작을 포함하며;
    상기 제 1 판독 동작은, 상기 인접 비휘발성 저장소자에게 제 1 전압을 인가하는 것을 포함하고, 상기 제 1 전압은 상기 제 1 상태에 관련되며;
    상기 제 2 판독 동작은, 상기 인접 비휘발성 저장소자에게 제 2 전압을 인가하는 것을 포함하고, 상기 제 2 전압은 상기 제 2 상태 및 상기 제 3 상태에 관련되며;
    상기 제 3 판독 동작은, 상기 인접 비휘발성 저장소자에게 제 3 전압을 인가하는 것을 포함하고, 상기 제 3 전압은 상기 제 4 상태에 관련되며;
    상기 제 1 상태를 테스트한 후 그리고 상기 제 2 상태를 테스트하기 전에, 상기 제 1 판독 동작이 수행되며;
    상기 제 2 상태와 상기 제 3 상태를 테스트한 후에, 상기 제 2 판독 동작이 수행되며, 상기 제 2 판독 동작은 상기 제 4 상태를 테스트하기 전에 수행되며; 그리고
    상기 제 4 상태를 테스트한 후에, 상기 제 3 판독 동작이 수행되는 것을 특징으로 하는 비휘발성 저장 시스템.
  26. 제15항에 있어서,
    비휘발성 저장소자들의 상기 세트는 다중-상태 플래시 메모리 디바이스인 것을 특징으로 하는 비휘발성 저장 시스템.
  27. 제15항에 있어서,
    비휘발성 저장소자들의 상기 세트는 다중-상태 낸드 플래시 메모리 디바이스인 것을 특징으로 하는 비휘발성 저장 시스템.
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