TW200843603A - Multilayer ceramic substrate - Google Patents

Multilayer ceramic substrate Download PDF

Info

Publication number
TW200843603A
TW200843603A TW96147733A TW96147733A TW200843603A TW 200843603 A TW200843603 A TW 200843603A TW 96147733 A TW96147733 A TW 96147733A TW 96147733 A TW96147733 A TW 96147733A TW 200843603 A TW200843603 A TW 200843603A
Authority
TW
Taiwan
Prior art keywords
ceramic substrate
surface conductor
conductor
glass
layer
Prior art date
Application number
TW96147733A
Other languages
English (en)
Other versions
TWI358982B (zh
Inventor
Yasuharu Miyauchi
Toshiyuki Suzuki
Masaharu Hirakawa
Tomoko Nakamura
Toshinobu Miyakoshi
Kiyoshi Hatanaka
Original Assignee
Tdk Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tdk Corp filed Critical Tdk Corp
Publication of TW200843603A publication Critical patent/TW200843603A/zh
Application granted granted Critical
Publication of TWI358982B publication Critical patent/TWI358982B/zh

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/38—Improvement of the adhesion between the insulating substrate and the metal
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4803—Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
    • H01L21/4807—Ceramic parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H05K1/092—Dispersed materials, e.g. conductive pastes or inks
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0137—Materials
    • H05K2201/017—Glass ceramic coating, e.g. formed on inorganic substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1163—Chemical reaction, e.g. heating solder by exothermic reaction
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/30—Details of processes not otherwise provided for in H05K2203/01 - H05K2203/17
    • H05K2203/308—Sacrificial means, e.g. for temporarily filling a space for making a via or a cavity or for making rigid-flexible PCBs
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/31504—Composite [nonstructural laminate]
    • Y10T428/31678—Of metal

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

200843603 九、發明說明： 【發明所屬之技術領域】 本發明係於表面上具有由燒結金屬等形成之表面導體 多層陶瓷基板。 < 【先前技術】 • 於電子設備等領域中，用於安裝電子裝置之基板被廣泛 - 地使用，然而，近年來，作為滿足電子設備之小型輕量 • 卩多功能化等要求且具有高可靠性之基板，提出有多工= • 瓷基板並正在被實用化。多層陶瓷基板係藉由積層多^陶 瓷基板層而構成，由於將表面導體、内部導體，進而電 元件一體地構築於各陶兗基板層i，故而可_現高密^ 裝。 上述之多層陶瓷基板中，於其外侧表面上形成有表面導 體，而於由燒結金屬形成表面導體之情形時，通常向所使 用之導體漿料中添加玻璃粉。添加玻璃粉可有效確保由燒 結金屬形成之表面導體與陶瓷基板層之接著強度，例如， 藉由使用含有Ag粉末（導電材料）與玻璃粉之導體漿料作為 上述表面導體形成用之導體漿料，而可於一定程度上確保 表面導體與陶瓷基板層之密著性。 然而’為了使表面導體之電阻為較小值，且實現良好之 焊錫潤濕性及電鍍性等，玻璃粉之添加量自然有限度，若 僅添加玻璃粉則未必充分。由此，就提高表面導體之接著 強度進行了.多種探討，例如提出有藉由形成基礎層等而確 保表面導體之接著強度（例如，參照日本專利特開平 127513.doc 200843603 6-237081號公報及日本專利特開平9_221375號公報等）。 即，於日本專利特開平6—237081號公報所記載之發明 中，藉由印刷玻璃漿料而於玻璃.陶瓷層與最上層導體配 線之界面上形成玻璃層，藉此獲得高接著強度。同樣，於 曰本專利特開平9-221375號公報所記載之發明中，藉由於 陶竟基板層肖表面$體層<間形成含有特定之玻璃與氧化 鋁之基礎層而可確保基板與表面導體層之密著性。 然而’於上述之先前技術中’表面導體與作為底層之陶 竟基板層之接著強度之確保，主要依賴於作為接著劑之玻 璃之功能，除此之夕卜未發現其他見冑。例#，於上述之日 本專利特開平6·237()81號公報所記載之發明與日本專利特 平9-221375號公報所記載之發明中基本之見解為，藉由 形成含有玻璃之基礎層而使大量之玻璃存在於表面導體盘 陶瓷基板層之間，藉此獲得高接著強度。 …、而右僅依賴於作為黏結劑之玻璃之功能，則於提高 表面導體之接著強度方面有限。例如，即使於初始狀態下 密者強度較高’亦難以抑制因隨時間劣化而導致之接著強 度之降低。近年來，為了評價多層陶究基板之可靠性，進 行所謂之Μ力銷測試（Pressure c〇〇ker W pcT)等但 ;述之先月ij技術中，難以充分地確保後之接著強 【發明内容】 本發明係#於上述先前之實際情形而提出者，其目的在 於提供-種多層陶£基板，其於初始狀態下自不待言，即 127513.doc 200843603 使經過一段時間後（例如於PCT後）亦可充分地確保表面導 體之接著強度，且可靠性高。 為了達成上述目的，發明者們長期以來進行了多種積極 研究。其結果獲得如下見解，即選擇陶瓷基板層中含有之 陶瓷成分及表面導體中含有之玻璃成分，且將該等設定為 必需之濃度，由此於陶瓷基板層與表面導體之界面上形成 有該等之反應相，此大大有助於改善接著強度。本發明是 基於與上述之先前技術不同之全新之構思而完成者。 即，本發明之多層陶瓷基板之特徵在於，其係於積層有 複數陶瓷基板層之積層體之至少一側之表面上具有表面導 體之多層陶瓷基板，由上述陶瓷基板層中之陶瓷成分與上 述表面導體中之玻璃成分反應所形成之反應相，於上述陶 兗基板層與上述表面導體之界面上析出。 本發明之多層陶瓷基板中，並非如先前技術般僅依賴於 作為接著劑之玻璃之功能，而是藉由使陶瓷基板層中之陶 瓷成分與表面導體中之玻璃成分反應，而確保陶瓷基板層 與表面導體之接著強度。藉由上述反應而於陶瓷基板層與 表面導體之界面上形成有反應相，因此即使經過一段時間 後（PCT後）亦可維持充分之接著強度。 根據本發明可提供一種不僅於初始狀態，即使經過一段 時間後（例如於PCT後）亦可充分地確保表面導體之接著強 度’且可靠性高之多層陶瓷基板。 【實施方式】 以下’參照圖式詳細說明應用本發明之多層陶瓷基板之 127513.doc 200843603 實施形態。 多層陶瓷基板1之構成，例如如圖1所示，以積層有多層 陶兗基板層（此處為4層陶瓷基板層21〜24)之積層體2為主 體，於該積層體2中形成貫通陶瓷基板層2卜24之連通導體 3、及於作為内層之陶瓷基板層22、23之兩個表面上形成 之内部導體4’進而於作為最外層之陶瓷基板層21、24之 外側表面上形成表面導體5。 各陶瓷基板層21〜24，由例如玻璃陶瓷等形成，且係藉
由對具有特定組成之玻璃組成物中添加有氧化鋁（Al2〇3)等 陶瓷材料者進行煅燒而形成。此處，作為構成玻璃組成物 之氧化物’可以列舉出Si〇2或b2〇3、CaO、SrO、BaO、
La203、Zr02 ' Ti02、MgO、Zn0、Pb〇、Li2〇、Na2〇、 K2〇等，亦可將該等加以適當地組合後使用。藉由將構成 多層陶瓷基板1之各陶瓷基板層21〜24設為上述玻璃陶瓷而 可以低溫進行煅燒。當然，並不限於此，亦可於各陶瓷基 板層21〜24中使用玻璃陶瓷以外之各種陶瓷材料。 另一方面，上述連通導體3、内部導體4及表面導體5均 係藉由緞燒導體漿料而形成之燒結金屬導體。導體漿料係 以導電材料為主體，且藉由將該導電材料與玻璃成分及有 機載體一併混練而製備成者。作為導電材料，可列舉出
Ag、An、Pd、Pt、Cii等，該等中較好的是使用Ag。藉由 使用Ag作為導電材料而可形成低電阻之燒結金屬導體， 又，較使用例如Au或Pd等貴金屬之情形，可抑制製造成 本。使用Cu時，難以控制煅燒環境。再者，於使用上述 127513.doc 200843603
Ag作為導電材料之情形時，只要是以Ag為主體，則亦可 含有其他金屬成分。 於該等燒結金屬導體中，連通導體3係以形成於各個陶 瓷基板層21〜24之通孔中充填形成有因導體漿料之煅燒而 殘存之導電材料之形式形成，藉由該連通導體3而使形成 於各個陶瓷基板層21〜24之内部導體4及表面導體5之間電 連接，或者發揮傳導熱之功能。連通導體3之剖面形狀通 常大致為圓形，但並未限於此，為了於受到限制之形狀空 門範圍内獲付更大之剖面積，可設為例如橢圓形、長圓 形、正方形等任意形狀。 以上係多層陶瓷基板1之基本結構，本實施形態之多層 陶瓷基板1之最大特徵在於，於上述表面導體5與作為底層 之陶瓷基板層21、24之界面上形成有反應相。上述反應相 係藉由表面導體5内含有之玻璃成分與陶瓷基板層21、24 内含有之陶兗成分發生反應而形成，故而反言之，上述表 面導體5與陶瓷基板層21、24中必須含有可相互反應而形 成上述反應相之成分。 具體而言，例如當表面導體5中含有Zll，於陶瓷基板層 21、24中含有氧化鋁（AhO3)之情形時，藉由該等物質發生 反應而形成ΖηΑ12〇4作為反應相。可藉由X射線繞射 (XRD，χ-ray diffraction)等而確認作為反應相之ZnAl2〇4 之存在。 當形成上述般之反應相（ZnA!2〇4)時，如上所述，表面導 體5中必須含有Zn。為了使表面導體5中含有zn，可使用含 127513.doc •10· 200843603 有作為構成之氧化物之1種之ZnO之Zn系玻璃作為表面導 體5之玻璃成分。上述Zn系玻璃，除了含有上述ZnO之 外，還含有B2〇3、Si〇2、MnO等氧化物，ZnO以外之成分為 任意成分。表面導體5含有之玻璃成分中之Zn (ZnO)之含 量，較好的是60質量％〜75質量％。若Zn (ZnO)之含量低於 60質量％ ’則反應相之形成有可能變得不夠充分，而且產生 玻璃之軟化點升高之不良情形。反之，若Zn (ZnO)之含量 超過75質量％，則有可能產生無法玻璃化之不良情形。
另一方面，與含有上述Zn之表面導體5組合於一起之陶 瓷基板層21、24，必須含有與Zn反應而形成反應相之成分 即氧化銘（Al2〇3)來作為填料。故而，如上所述，較好的是 使用將氧化鋁（AU〇3)作為填料加入於玻璃組成物中之玻璃 陶曼基板層等。但上述陶兗基板層2 i、24並不限於玻璃陶 瓷基板層，只要含有氧化鋁（A12〇3)，可為任意者。 於將上述陶瓷基板層21、24設為玻璃陶瓷基板層之情形 時，所使用之玻璃陶究材料，較好的是使用例如日本專利 第麗521號公報中所公開之絕緣性变器。具體而言，該 絕緣性瓷器含有30質量%〜5〇質量％之氧化鋁成分及質量 %〜5〇質量％之玻璃成分，且玻璃成分具有46質量％〜60質 量％之Si02、〇·5質量暂旦。/ >。 、 貝里/〇之Β2〇3、6質量％~17·5質量 %之八12〇3、及25質量％〜45質量％之驗土類金屬氧化物之組 成，鹼土類金屬氧化物中至少60質量％為8⑴。 具：上述組成之絕緣究器，發揮出可藉由则t;以下之 祕結而形成陶究基板層、可容易地控制結晶化、優異 127513.doc 200843603 之耐遷移性、低介電常數、具有高強度等多種優異特性。 然而，當考慮到形成上述反應相之情形時，較好的是陶 瓷基板層21、24内含有之作為填料之氧化鋁（Al2〇3)之含量 為32體積％以上。若陶瓷基板層21、24内含有之氧化銘之 含量小於32體積％，則有可能不會充分地形成上述反應 相’表面導體5之密著強度不充分。陶瓷基板層21、24内 含有之氧化鋁（Al2〇3)之含量之較佳範圍係32體積％〜4〇體 積％，進而好的是34體積％〜40體積％，更較好的是35體積 /〇 40體積％。藉由使陶兗基板層21、24内含有之氧化|呂 (Α!2〇3)之含量大於32體積％，而可使初始之背壓強度為5〇 Ν以上，且可使pcT之後之背壓強度為3〇 ν以上。又，藉 由使上述含量為34體積％以上，而可使pct之後之背壓強 度為50 Ν以上，進而藉由使上述含量為35體積％以上，而 可將pct前後之強度之差（劣化率）抑制於15%以下。此 外，若陶瓷基板層21、24中含有之氧化鋁之含量超過4〇體 積％，則有可能燒結不充分，故而較好的是上述含量為 體積％以下。 為了使陶瓷基板層21、24中之氧化鋁含量為上述範圍， 可於陶究基板層21、24本身中使用具有滿足上述條件之組 成之絶緣性瓷器，但此情形時，將對陶瓷基板層Μ、以之 ’一丨電特’生等產生制約。為了避免此情形，例如如圖2所 不’有效的是以如下方式進行設計，gp，由作為主體之基 板邛21a (24a)及與表面導體5接觸之表層部構成 瓷土板層21(或者陶莞基板層24)，上述表層部分川 127513.doc 200843603 (24b)中含有之氧化鋁之含量增加，從而達到上述組成範 圍。根據上述雙層結構，基板部分21a (24a)係可考慮到介 電特性等而自由地變更組成，另一方面，由於表層部21 b 中含有大ΐ氧化銘’故而可使反應相於陶竟基板21、24與 表面導體5之界面上充分地析出。 作為於陶瓷基板21、24與表面導體5之界面上析出之反 應相，並不限於上述之ΖηΑ12〇4,藉由於上述界面上析出 各種反應相而可獲得同樣之效果。於此情形時，表面導體
5與陶瓷基板層21、24可含有能相互反應而形成反應相之 成分。 本實施形態之多層陶瓷基板丨中，如上所述，於表面導 體5與陶瓷基板層21、24之界面上形成有反應相 (ΖηΑ12〇4)，較僅依賴於玻璃之接著性之接著，可確保更強 之接著強度，又，可抑制PCT後等之隨著時間推移之強度 降低。故而可提供可靠性高之多層陶瓷基板。 又 繼而，對上述之多層陶瓷基板丨之製造方法進行說明。 再者，此處以無收縮製程之製造方法為例進行說明，但並 非限於此，例如亦可不進行收縮抑制。 為了製作多層陶竟基W，首先，如圖3⑷所示，準備於 烺燒後成為各陶瓷基板層21〜24之陶瓷生片iia〜ud。陶瓷 生片mud以如下方式形成，gp，藉由混合氧化物粉末 (玻璃陶究粉末等）與有機載體而製作出聚狀之介電裝料， 並以刮刀法等使該介電聚料於例如聚對苯二甲酸乙二r (PET)等支持體上成膜而形成。作為上述有㈣體，^ 127513.doc -13- 200843603 使用眾所周知之任一種。為了形成反應相（ZnAhO4)，上述 玻璃陶瓷粉末必須含有特定量之氧化鋁來作為填料。或 者可使陶莞生片Ua〜lld中與後述之表面導體圖案接觸 究生片11 a、11 d為雙層結構，增加與表面導體圖案接 觸之部分之氧化鋁含量。 形成上述陶瓷生片Ua〜Ud後，於特定位置形成貫通孔 (通孔）。上述通孔通常形成為圓形孔，並藉由將導體漿料 12充填於其巾㈣成連通導體。進而，將導體㈣以特定 圖案印刷於作為内層之陶瓷生片llb、Uc之表面，形成内 部導體圖案13。 充真於上述通孔中之導體漿料12或形成内部導體圖案13 所用之導體漿料’係藉由將含有例如Ag、Au、Cu等各種 ^電!·生金屬或合金之導電材料與有機載體進行混練而調製 者。有機載體以接著劑與溶劑為主要成分，雖與導電材料 之調配比等可為任意’但通常是以相對導電材料，接著劑 為1〜15質量％，溶劑為1〇〜5(3質量％之方式調配。亦可根據 需要於導體漿料中添加選自各種分散劑或塑化劑等之添加 物。 另一方面，於配置於最外側之陶瓷生片lu、nd上以 與該等陶£生片111 lld直接接觸之形式形成表面導體圖 案14。於形成表面導體圖案14時，使用含有可與陶究生片 11a、lid中3有之成分（氧化銘）形成反應相之成分（叫作 為玻璃成分之導體漿料。 向各個陶瓷生片lla〜lld中充填導體漿料12，而形成内 1275I3.doc -14· 200843603 部導體圖案13與表面導體圖案14之後，如圖3(b)所示，將 該專重璧而形成積層體，此時於積層體之兩側（最外層）上 配置抑制收縮用之生片15作為束缚層，進行煅燒。
作為束缚層之抑制收縮用之生片15，使用不會於上述陶 瓷生片11a〜Ud之煅燒溫度收縮之材料，例如含有鱗石英 或方英石、進而石英、熔融石英、氧化鋁、富鋁紅柱石、 氧化锆、氮化鋁、氮化硼、氧化鎂、碳化矽等之組成物， 使積層體夾於該等抑制收縮用之生片丨5之間進行煅燒，從 而抑制於上述積層體之面内方向上之收縮。 圖3(b)係所謂之積層體之暫時堆疊之狀態，繼而，如圖 3(c)所示，進行壓製，進而如圖3(d)所示，進行煅燒。 於使用上述鱗石英作為抑制收縮用之生片15之收縮抑制 材料之情形時，锻燒後，如圖3⑷所示，因熱膨脹之差而 導致上述抑制收縮用之生片15自動剝離，#而獲得多層陶 瓷基板1。於使用鱗石英以外之材料作為收縮抑制材料之 情形時’藉由於锻燒後追加除去殘渣之殘渣除去步驟，而 可同樣地獲得多層陶瓷基板i。 於所獲得之多層陶甍基板4，上述陶究生片iu〜⑴成 為陶竟基板層2卜24,上述通孔内之導體聚料_為連通 導體3。同樣，内部導體圖案13亦成為内部導❸。表面導 體圖案14成為表面導體5 ’於所形成之表面導體5盥陶瓷美 板層21、24之界面上形成有反應相（ZnAl2〇4)，從而確純 著強度。 [實施例1 ] 127513.doc -15- 200843603 以下基於貝驗結果，對應用本發明之具體實施例進行 說明。 反應相之形成 依照先前之實施形態製作出多層H基板。製作時，由 3有ZnO之‘體漿料形成用於形成表面導體之表面導體圖 案。另一方面，於陶兗基板層之形成中，使用含有氧化鋁 (Al2〇3)作為填料之玻璃陶瓷片。 使玻璃冑瓷片中含有之氧化鋁填料之含量分別為20體積 %、30體積％、40體積％，對锻燒後之表面導體與陶充基 板層之界面進行X射線繞射分析。於測量時，剝離表面導 體’對剝離後之陶竟基板層之表面進行乂射線繞射。結果 如圖4所示。可知，於表面導體與陶瓷基板層之界面上形 成有反應相（ZnAhO4)，隨著玻璃陶瓷片中含有之氧化鋁之 含里之f曰加，形成之反應相（ΖηΑ12〇4)之峰值亦變大（即， 形成之反應相增加）。 背壓強度之評價 對所製作之各多層陶瓷基板，評價其表面導體之背壓強 度於pct鈾以及PCT後均測量背壓強度，計算出pct後 之劣化率。PCT之條件為，兩個大氣壓、溫度丄2〗、相 對濕度96%、時間60小時。 再者，測量背壓強度時，於陶瓷基板層表面上形成直徑 1.0 mm之導體，於評價用之印刷基板之導體上焊接焊錫。 为別用夾具固定印刷基板與陶瓷基板層，對陶瓷基板層進 行背壓並以固定速度剝下陶瓷基板層，將發生損害時之應 127513.doc -16- 200843603 力没為背壓強度。表1中表示其結果。 [表1]
Al2〇3 填^— (體積％) 背壓強度ΟνΠ 劣化率 r%\ PCT前 PCT後 20 40.3 11.3 \/〇/ 7? 〇 25 46.3 11.6 74 Q 30 _50.1 10.5 7Q Π 32 66.2 _32.2 /7.17 Λ 34 65.8 52.8 J 1 ·Η· ΙΟ 0 35 66.1 56.2 1 7 · Ο 1^0 36 57.8 52.0 —" J. ^ · ν/ ιη λ 38 52.4 59.5 1 υ*υ 40 70.9 68.9 χ ^ 7 8 45 未燒結 Ζτ·0
自表1可明確得知，藉由使氧化銘填料之含量為32體積 /〇以上而使PCT後之背壓強度達到3 〇 N以上，PCT後之 接著強度之劣化率急遽降低。又，尤其是氧化鋁填料之含 量達到34體積％以上時，pCT後之背壓強度達到5〇〜以 上，氧化鋁填料之含量達到35體積％以上時，劣化率降至 15/◦以下。然而，當氧化鋁填料之含量超過糾體積％時， 發生未燒結之不良情形。 【圖式簡單說明】 圖1係表不多層陶瓷基板之一示例之概略剖面圖。 圖2係表示陶瓷基板層之構成例之概略剖面圖。 之模式剖面圖，（a) ’（b)係暫時堆疊步 (e)係抑制收縮用生 圖3係表示多層陶瓷基板之製造製程 係玻璃陶瓷生片以及内部導體形成步騾 驟，（c)係壓製步驟，（d)係煅燒步驟， 片剝離步驟。 兗基板層之界面 圖4係表面導體與陶 之X射線繞射分析結 1275I3.doc -17- 200843603 果之特性圖。 【主要元件符號說明】 1 多層陶瓷基板 2 積層體 3 連通導體 4 内部導體 5 表面導體 11 a、11 b、11 c、11 d 陶瓷生片 12 導體漿料 13 導體圖案 14 導體圖案 15 生片 21 、 22 ' 23 、 24 陶瓷基板層 21a ^ 24a 基板部 21b 、 24b 表層部分 127513.doc 18-

Claims (1)

  1. 200843603 十、申請專利範圍： 1 · 一種多層陶瓷基板，其特徵在於：於積層有複數陶瓷基 板層之積層體之至少一侧之表面上具有表面導體； 由上述陶瓷基板層中之陶瓷成分與上述表面導體中之 玻璃成分反應所形成之反應相，於上述陶瓷基板層與上 ^ 述表面導體之界面上析出。 ·- 2·如請求項丨之多層陶瓷基板，其中至少與上述表面導體 接觸之陶兗基板層係由以八丨2〇3為填料成分之玻璃陶竟所 # 形成’且上述表面導體含有Zn作為玻璃成分， 並含有Z11AI2O4作為上述反應相。 3·如請求項2之多層陶瓷基板，其中與上述表面導體接觸 之陶瓷基板層中至少與表面導體接觸之部分之Ai2〇3含量 為32體積％以上、40體積％以下。 4·如請求項2之多層陶瓷基板，其中與上述表面導體接觸 之陶瓷基板層中至少與表面導體接觸之部分之Ai2〇3含量 大於其他部分之ai2o3含量。 ⑩ 5·如請求項3之多層陶瓷基板，其中與上述表面導體接觸 之陶瓷基板層中至少與表面導體接觸之部分之Al2〇3含量 大於其他部分之A!2〇3含量。 6·如請求項4之多層陶瓷基板，其中與上述表面導體接觸 之陶瓷基板層，在與表面導體接觸之側之面上具有Al2〇3 含量為32體積％以上、40體積％以下之表面玻璃陶究 層。 7·如請求項5之多層陶瓷基板，其中與上述表面導體接觸 127513.doc 200843603 之陶竟基板層，在與表面導體接觸之侧之面上具有Al2〇3 含量為32體積％以上、40體積％以下之表面玻璃陶瓷 層。
    127513.doc
TW96147733A 2006-12-26 2007-12-13 Multilayer ceramic substrate TW200843603A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006350628A JP4279869B2 (ja) 2006-12-26 2006-12-26 多層セラミックス基板

Publications (2)

Publication Number Publication Date
TW200843603A true TW200843603A (en) 2008-11-01
TWI358982B TWI358982B (zh) 2012-02-21

Family

ID=39282678

Family Applications (1)

Application Number Title Priority Date Filing Date
TW96147733A TW200843603A (en) 2006-12-26 2007-12-13 Multilayer ceramic substrate

Country Status (7)

Country Link
US (1) US7662477B2 (zh)
EP (1) EP1940210B1 (zh)
JP (1) JP4279869B2 (zh)
KR (1) KR100922079B1 (zh)
CN (1) CN101209929B (zh)
DE (1) DE602007008043D1 (zh)
TW (1) TW200843603A (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9420707B2 (en) * 2009-12-17 2016-08-16 Intel Corporation Substrate for integrated circuit devices including multi-layer glass core and methods of making the same
US8207453B2 (en) 2009-12-17 2012-06-26 Intel Corporation Glass core substrate for integrated circuit devices and methods of making the same
WO2013002308A1 (ja) * 2011-06-29 2013-01-03 株式会社村田製作所 多層セラミック基板およびその製造方法
US9445496B2 (en) 2012-03-07 2016-09-13 Intel Corporation Glass clad microelectronic substrate
US9001520B2 (en) 2012-09-24 2015-04-07 Intel Corporation Microelectronic structures having laminated or embedded glass routing structures for high density packaging
CN109076709B (zh) 2016-04-28 2021-01-22 株式会社村田制作所 多层陶瓷基板
CN115745577B (zh) * 2022-10-19 2023-09-22 中国建筑材料科学研究总院有限公司 一种超薄低温烧结陶瓷基板的制备方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3322079A1 (de) 1983-06-20 1984-12-20 Cassella Ag, 6000 Frankfurt Tetrahydropyridazinonderivate, verfahren zu ihrer herstellung und ihre verwendung
JPH06237081A (ja) 1993-02-10 1994-08-23 Matsushita Electric Ind Co Ltd 多層セラミック基板の製造方法
JPH09221375A (ja) 1996-02-14 1997-08-26 Sumitomo Metal Ind Ltd セラミックス基板及びその製造方法
JPH11135899A (ja) 1997-10-30 1999-05-21 Kyocera Corp セラミック回路基板
JP2001028474A (ja) 1999-05-12 2001-01-30 Tdk Corp 電子部品及びその製造方法
JP3680684B2 (ja) * 2000-03-06 2005-08-10 株式会社村田製作所 絶縁体磁器、セラミック多層基板、セラミック電子部品及び積層セラミック電子部品
JP3680713B2 (ja) * 2000-07-21 2005-08-10 株式会社村田製作所 絶縁体磁器、セラミック多層基板、セラミック電子部品及び積層セラミック電子部品
JP2002338341A (ja) 2001-05-14 2002-11-27 Ngk Spark Plug Co Ltd 低温焼成磁器及びその製造方法並びに配線基板
JP2003277852A (ja) 2002-03-25 2003-10-02 Kyocera Corp 銅メタライズ組成物およびセラミック配線基板
KR100506731B1 (ko) * 2002-12-24 2005-08-08 삼성전기주식회사 저온 소성 유전체 조성물, 적층 세라믹 커패시터 및세라믹 전자부품
JP2005216998A (ja) 2004-01-28 2005-08-11 Kyocera Corp セラミック回路基板及びその製造方法
JP3929989B2 (ja) 2004-03-29 2007-06-13 京都エレックス株式会社 導電性ペースト及びその導電性ペーストを用いたセラミック多層回路基板。
JP4699769B2 (ja) * 2005-02-02 2011-06-15 日本特殊陶業株式会社 セラミック多層基板の製造方法

Also Published As

Publication number Publication date
US7662477B2 (en) 2010-02-16
US20080152928A1 (en) 2008-06-26
KR100922079B1 (ko) 2009-10-16
EP1940210B1 (en) 2010-07-28
JP2008166307A (ja) 2008-07-17
KR20080060184A (ko) 2008-07-01
DE602007008043D1 (de) 2010-09-09
JP4279869B2 (ja) 2009-06-17
CN101209929A (zh) 2008-07-02
TWI358982B (zh) 2012-02-21
EP1940210A3 (en) 2009-07-08
CN101209929B (zh) 2012-09-05
EP1940210A2 (en) 2008-07-02

Similar Documents

Publication Publication Date Title
JP5903671B2 (ja) コモンモードノイズフィルター
TWI311451B (en) Ceramic substrate, electronic device, and manufacturing method of ceramic substrate
TW200843603A (en) Multilayer ceramic substrate
TWI345938B (en) Multi-layered ceramic substrate and its production method, and electronic device comprising same
JP5158040B2 (ja) ガラスセラミックス基板
TWI286328B (en) A glass composition, a thick film composition comprising the same, and use of the thick film composition on a multilayer circuit comprising aluminum nitride substrates
JP4748904B2 (ja) ガラスセラミック焼結体およびそれを用いた配線基板
JP4703207B2 (ja) 配線基板
TW201240026A (en) Substrate on which element is to be mounted, and process for production thereof
JP2008112787A (ja) 多層セラミックス基板及びその製造方法
JP4794040B2 (ja) セラミック焼結体およびそれを用いた配線基板
JP5015550B2 (ja) ガラスセラミック回路基板およびその製造方法
JPH11330705A (ja) コンデンサ内蔵基板およびその製造方法
JP4462433B2 (ja) 誘電体材料
JP4587617B2 (ja) セラミック配線基板
JP2012156314A (ja) 多層配線基板
JP4610066B2 (ja) 多層配線基板およびその製造方法
JP4466863B2 (ja) 多層セラミックス基板
JP2009181987A (ja) セラミック多層基板の製造方法
JP5334814B2 (ja) 配線基板および電子部品実装基板
JP4404216B2 (ja) 多層基板
JP2001244408A (ja) 半導体装置
JP2006001757A (ja) 誘電体セラミック組成物、セラミック焼結体及びセラミック多層基板
JP2007294926A (ja) 配線基板およびその製造方法
JP2008186907A (ja) 多層回路基板の製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees