TW200837761A - A new implementation of column redundancy for a flash memory with a high write parallelism - Google Patents

Description

200837761 九、發明說明： 【發明所屬之技術領域】 本發明係關於快閃記憶體，而更特定言之係關於用於快 閃記憶體之多餘行。 、 t 【先前技術】 圖1顯不一般包括一或多個記憶體陣列或子陣列（顯示為 102)之一快閃記憶體裝置1〇〇，其係組織成η列與m行的快 Θ記憶體單元。例如’一範例性的8百萬位元記憶體陣列 ^具有11=4096列與111=2〇48行。將針對在該陣列1〇2中的記憶 體單兀之一特定記憶體單元的一 23位元位址施加於一預解 碼αα 1 04。該預解碼器i 〇4在一列位址匯流排} 〇6上將以個 列位址位70提供給一列解碼器1〇8。該預解碼器1〇4還在一 行位址匯流排11 〇上將丨丨個位址位元提供給一行解碼器 112。 為存取一特定列，該列解碼器1 〇8向在一匯流排i i 4中的 . 4096個列解碼器輸出線之一線提供一列選擇信號，其中該 等4096個列解碼器輸出線之每一線係耦合至該記憶體陣列 102之4096個列選擇端子之一個別端子。 該等2048個行係配置於128行之16個群組中。 該等行係在一 2048線匯流排116上耦合於該記憶體陣列 102的2048行與該行解碼器i12中的2048個個別解碼器之 間。該等2048個解碼器係透過一 2048線匯流排11 8耦合至 感測器及感測電路120。該感測器及感測電路12〇係耦合至 在一資料匯流排！22上的十六個輸入/輸出（i/Q)線。該等感 126737.doc 200837761

測放大器電路1 9 ® U …一：讀取該等選定記憶體單元之内 二 ‘’、人或修改操作期間，該等感測放大器電路120 係用於驗證經修改單元之内容之正確性。 一般地’―記憶體裝置之資咖線數目可能係i位元、 IT:組Μ位Μ、一字06位元)或-雙字(32位元)。如前面 所㈣，，等記憶體行係配置於群組中’其中每一群組對 二一二：的輸2位^。例如，若一記憶體裝置之資料輸 、 ％的字線’則該等行在内部係配置於16個群组 中，其中每-群組具有指派給該群組的若干行。在一讀取 刼作或一驗證操作期間，隨同一列選擇而選擇16行，-行 係來自每-行群組，從而將讀取或驗證⑹固記憶體單元。 該等16個單元之每-單元提供該資料輸出之16位元之一位 凡。此忍味者對於施加於該記憶體單元的每—位址，平行 地選擇至少16個快閃記憶體單元。 圖2係解說如何對應於—16位元輸出字之-位元而將行 配置於群組中之一圖式。例如，具有2048行之一記憶體陣 列係配置於具有128行之16個行群組（與針對每-群組的十 /、個I/O輸出之一輸出相關）中。圖2解說針對一 W位元字 (具有位元<0>至位元<15>)的<〇>位元之一典型行群組 130。來自典型行群組130之128行線係透過-具有128行線 的匯流，32而搞合至對應的典型行解碼器/感測放大器電 路134 ’其具有提供於一信I線136上之一資料制/〇位 元。十五個其他類似的行群組與對應的行解碼請測放 大器電路提供個別的資料至資料<15>1/〇位元。 126737.doc 200837761 在快閃記憶體裝置之製造期間，在該記憶體陣列ι〇2中 的某些快閃記憶體單元可能有缺陷而不正確地操作。一缺 陷記憶體單元可能防止正確地讀取或修改指定供餘存於該 缺陷記憶體單元中的記憶體資料。為減小缺陷快閃記憶體 單元對產σ口良率之影響，常常採用多餘的快閃記憶體單元 來選擇性地替換在一裝置測試階段期間呈現不正確行為之 正規快閃記憶體單元。為儲存缺陷記憶體單元之位址，提 供一或多個非揮發性多餘位址暫存器。 圖3解說用於一記憶體陣列之一習知快閃記憶體多餘行 系統150。該記憶體陣列包括耦合至一常規行解碼器電路 154之一常規快閃記憶體陣列152。一多餘記憶體陣列^6 係耦合至一多餘行解碼器158。該常規行解碼器154係耦合 至常規感測器160，而該多餘行解碼器158係耦合至多餘感 測裔162。該等常規感測器16〇具有（例如）用於將資料傳輪 進入該記憶體陣列系統及從該記憶體陣列系統傳輸出去之 十六個I/O線164。 一命令使用者介面（CUI)電路170於一端子172接收一寫 入啟用（we)信號並在信號線丨74上向感測器i6〇提供一輸出 信號LOAD—PL。該LOADJPL信號係藉由該WE信號之上升 邊緣產生之一信號脈衝。該LOAD—PL脈衝觸發在該等常 規感測器160中的資料及位址之鎖存。 多餘位址暫存器180儲存缺陷記憶體單元之位址，該等 位址係提供給一多餘邏輯電路182。還將輸入的記憶體位 址知:供給该多餘邏輯電路182。該多餘邏輯電路182將該等 126737.doc 200837761 輸入δ己憶體位址與精由该專多餘位址暫存器1 $ 〇提供的缺 陷常規記憶體單元之位址相比較。為進行一積極的比較， 或進行匹配，該多餘邏輯電路182還啟動在一 2〇48位元匯 流排184上的2048個SENSE—DISAB信號之一特定信號以停 用針對一缺陷記憶體單元之感測器，而且還藉由提供於一 匯流排166上的四個REDUNDANT一ON信號之一信號來致能 4個（在此範例中）多餘感測器162之一感測器。 總而言之，與一給定的讀取或寫入記憶體操作相關的輸 入位址係與儲存於該等多餘位址暫存器18〇中的所有位址 相比較。若一輸入位址與儲存於該多餘位址暫存器18〇中 之缺卩曰A彳思體早元之位址之一位址匹配，則該多餘邏輯 電路182藉由在該2048位元匯流排184上的2〇48個 SENSE一DISAB信號之一信號來關閉一正規位址解碼路徑 並關閉一相關感測電路，而替代地致能該等多餘感測器 162。 傳統上，在一寫入或程式化操作期間，欲寫入快閃記憶 體位址的資料係本地儲存於每一感測電路中以用於一驗證 操作。在該驗證操作後，該感測電路將該感測輸出與欲寫 入的資料相比較，並依據該比較結果將該相關位元線電壓 控制成致能或停用該寫入操作。該等多餘記憶體單元之每 一單元具有其自己的感測器及感測電路。將施加於該記憶 體之一外部輸入位址與該等多餘位址暫存器18〇之内容相 比較。若對於儲存於該等多餘位址暫存器中之一缺陷記憶 體單元之一行位址發生一匹配，則啟動多餘電路。該等多 126737.doc 200837761 餘電路停用與該缺陷單元相關的感測器及感測電路，並啟 動用於該多餘單元之感測器及感測電路。 在一寫入或程式化操作期間，所啟動的感測器數目對應 於奴平行程式化之單元數目。在某些快閃記憶體裝置中此 數目可能很高以允許一較高的程式輸出。為使得需要添加 至該記憶體陣列的多餘單元之數目最小化，允許以一多餘 感測電路來替換一單一感測電路會更有效率。以此方式， 將僅一缺陷記憶體單元替換為一多餘單元，而並不替換與 该缺陷記憶體單元共享同一位址之所有其他工作單元。例 如，針對用於平行寫入的2048個單元之一2〇48位元程式緩 衝叩名"己憶體裝置具有實行該驗證操作並控制該位元線 電壓的2048個感測器及感測電路。此需要一綱位元匯流 排能夠關閉該等2048個感測器之任一感測器。若針對該記 憶體裝置有十六個I/O位元，則針對該等十六個ι/〇位元中 的每一位元將有128個控制導線。因此，需要能夠載入大 量電路並啟動該等多餘感測器之每一感測器。 在先前技術之多餘行系統中，在命令循環期間不實行一 位址比較。事實上’在先前技術之裝置中，由一使用者提 供的資料係載入-程式缓衝器之感測器中，而在一嵌入式 程式演算法之執行期間於一稍後時間實行位址比較。因 此，在先前技術之系統中，停用該程式緩衝器的感測器所 需要之信號線數目等於感測器數目。在快閃記憶體裝置 中，藉由一該使用者所提供的外部信號來給該程式命令計 Β守此仏就般係稱為"寫入啟用，，（WE)。在一 2048位元程 126737.doc -10- 200837761 式緩衝器之情況下，該使用者隨同128個位址（該資料必須 寫入之記憶體位置）施加128個字（欲程式化之資料）。"寫入 啟用”信號之上升邊緣鎖存給予該記憶體之位址及資料。 因此，在WE信號之每一循環，將欲隨同其位址而程式化 之一單一的16位元字施加於該記憶體。在此範例中，為完 全填充該程式緩衝器，需要128個WE循環。 【發明内容】 一具體實施例包括具有行多餘之一記憶體，其包括具有 常規行解碼器與常規感測器之一常規記憶體陣列。還包括 具有一多餘行解碼器與多餘感測器之一多餘記憶體陣列。 多餘鎖存器係耦合至該等多餘感測器之一感測器。多餘比 較邏輯將一缺陷常規記憶體單元之一位址與輸入位址相比 較以停用針對一缺陷常規記憶體之常規感測器並致能一對 應的多餘鎖存器，該對應的多餘鎖存器係耦合至該等多餘 感別器之感測器以啟動在該多餘記憶體陣列中之一多餘 行。 針對一仃多餘系統之另一具體實施例係具有以于多餘記 隐體單7L之一多餘記憶體陣列。提供r個數目的多餘感測 裔。一多餘行解碼器係耦合於該多餘記憶體陣列與該等r 個多餘感測器之間。多餘位址暫存器儲存缺陷常規記憶體 單元之位1。多餘鎖存器係提供於r個㈣器之η個群組 中，其了來自一群組的Γ個多餘鎖存器之每-鎖存器係耦 口至β等r個多餘行感測器之_個別感心。多餘比較邏 輯將儲存於該等多餘位址暫存器中的缺陷常規記憶體單元 126737.doc -11 - 200837761 之位址與一外部輸入位址相比較。若比較結果為真，則所 提供者係：一 DISABLE—LOAD信號，其係用於停用針對m 行的η個群組之一群組的常規感測器；一 enable^ATCH 信號’其係針對r個鎖存器之n個群組之一群組而用於致能 對應的多餘鎖存器；以及r個RED0信號之一信號，其係針 對在所停用的η個群組之一群組中之r個多餘鎖存器之一個 別鎖存器。該等多餘鎖存器之一選定鎖存器啟動該等^固 多餘感測器之一感測器來啟動該等多餘行之一行。 另一具體實施例提供具有行多餘之一快閃記憶體。該快 閃5己憶體包括具有收集於m行的n個群組中之η X瓜行的常 規記憶體單元之-常規記憶體陣列。η χ m個數目的常規 感測器具有11個1/〇端子，一命令使甩者介面接收一記憶體 啟用信號以向該等n x m個常規感測器提供— l〇ad—札信 號來啟用該等常規感測器之操作。提供用以停用該等η m個常規感測器之構件。一扞鲢 丹卞 仃解碼益係耦合於該常規記憶 體陣列與該等常規感測器之間。一 夕餘ό己f思體陣列具有r 行的多餘記憶體單元。提供Η μ々& 一 干 捉供r個數目的多餘感測器。一多 餘行解碼器係|禺合於該多餘纪 夕铢"己匕體陣列與該等r個多餘感 間。多餘位址暫存器儲存缺陷常規記憶體單元之位 址。多餘鎖存器係提供化個鎖存器之讀群組中，其 自一群組的r個多餘鎖存器之每一 ’、 夕μ — 、 σ 、負存裔係搞曰至該等r個 夕餘行感測器之一個別咸泪丨丨哭 餘比較邏輯將儲存於該 4夕餘位址暫存器中的缺陷常 兄〇匕心體早兀之位址與一夕卜 口 P輸入位址相比較。若比較姓 °果為真，則所提供者係··一 126737.doc -12· 200837761 DISABLE—LOAD信號，其係用於停用針對m行的以固群組 之一群組的常規感測器；一 ENABLE—LATCH信號，其係 針對r個鎖存器的n個群組之一群組而用於致能對應的多餘 鎖存器；以及r個REDO信號之一信號，其係針對在所停用 的η個群組之一群組中之r個多餘鎖存器之一個別鎖存器。 該等多餘鎖存器之一選定鎖存器啟動該等H固多餘感測器 之一感測器來啟動該等多餘行之一行。 另一具體實施例包括針對一記憶體提供行多餘之一方 法，其包括以下步驟：將一多餘行解碼器耦合於一多餘記 憶體陣列與一多餘感測器之間；將一多餘鎖存器群組耦合 至一個別的多餘行感測器；將—缺陷常規記憶體單元之一 位址與外部輸入位址相比較；停用常規感測器；以及致能 一多餘鎖存器以啟動針對該多餘記憶體陣列之一多餘感測 器。 【實施方式】 圖4解說依據本發明之一快閃記憶體多餘行系統3〇〇之一 範例性具體實施例。為解說本發明’說明具有4〇96列與 2048行之一8百萬位元的常規快閃記憶體陣列3〇卜該常規 快閃記憶體陣列3 0 2之行係搞合至常規行解碼器電路3 〇 4。 針對最初指定供儲存於在該常規快閃記憶體陣列3〇2中的 缺陷記憶體單元之-單元中之資料，提供—多餘4行陣列 306。該多餘的4行陣列3G6係輕合至多餘4行解碼器3〇8。 該等常規感測器3 10具有（例如）十六個〗/ 〇線3丨6。 針對-常規快閃記憶體陣列3()2，該常規快閃記憶體陣 126737.doc -13- 200837761 列302之2048行之每一行係耦合至2〇48個常規行解碼器電 路304之一對應電路，而接著耦合至⑼料個常規感測器31〇 之一對應感測器。該多餘行解碼器3〇8係耦合至四個多餘 感測恭312。該常規快閃記憶體陣列302具有配置於128行 的16個群組中之2〇48行。該等常規感測器31〇具有16個行 輸出與針對每一輸出的128個感測電路，而總共有2048個 感’則器。隨同四個多餘行解碼器與四個多餘感測器3 12而 在戎多餘記憶體陣列3〇6中提供四行。如下所述，提供多 餘位址暫存器來儲存缺陷記憶體單元之位址。 一命令使用者介面（CUI)電路320於一端子322接收一寫 入啟用（WE)信號並在信號線324上提供一輸出信號 L〇AD-PL，此輸出信號LOAD一PL係藉由該WE信號之上升 邊緣產生之一脈衝信號。該L〇AD-PL脈衝觸發在該等常 規感測器310中資料及位址之鎖存。一多餘邏輯電路33〇將 一外部輸入位址與多餘位址暫存器332之輸出相比較。若 比較結果為真，則產生在一匯流排333上之— disab_l〇ad 信號。此信號抑制在信號線324上來自cui 32〇2l〇aDJPL 信號而使得不會將一使用者供應於該資料I/O匯流排3 16的 多個線之一線上的輸入資料載入該等感測器31〇之一對應 感測器。有16個可能的〇18八8 一 L〇AD信號，每一信號針對 提供於該等十六個ϊ/〇線3 16其中之一線上的16個資料輸出 之其中一輸出。 本發明使用較少的控制信號並需要較少的電路來提供針 對該快閃記憶體多餘行系統3〇〇之多餘行。本發明提供64 126737.doc •14· 200837761 個多餘鎖存器之一群組338。該等64個多餘鎖存器係配置 於四個鎖存器之群組中，該等群組係指派給該匯流排316 之十六個記憶體I/O線中之一個別線。該等64個多餘鎖存 器之每一鎖存器係耦合至該等四個多餘感測器312其中之 一感測器之一輸入線的一開放汲極電路。 在一命令循環期間，在上面提到的WE時間週期期間執 行一多餘位址比較。若需要多餘行，則針對一缺陷記憶體 單元設定該群組338之64個鎖存器中之一鎖存器，而不將 輸入資料載入該等2048個常規感測器3 10之對應感測器。 若欲將一資料位元程式化進一缺陷記憶體位址，則將該等 64個鎖存器中之一鎖存器設定成下拉該等四個多餘感測器 3 12中之一感測器之一輸入線，以由此將該等十六個位元 線中之一個別位元線控制成使得將該資料位元程式化進該 多餘記憶體陣列306。 若針對一特定輸入位址需要一多餘記憶體單元，則該多 餘邏輯電路330產生一 DISAB—LOAD信號，該DISAb_l〇Ad 信號抑制將資料載入該等常規感測放大器。還產生十六個 ENABLE—LATCH信號中之一信號以針對一缺陷單元設定 該輸出之四個鎖存器中之一鎖存器。該等鎖存器係藉由四 個開放汲極信號（REDUNDANT-ON)耦合至四個多餘感測 放大器。有十六個ENABLE_LATCH信號，其中之一信號 係由該多餘邏輯330針對該等I/O線3 16中之一線所產生。 為選擇指派給該等十六個I/O線3 16中之一特定線的四個鎖 存器中之一鎖存器，在四線336中之一線上啟動四個信號 126737.doc -15- 200837761 REDO<〇>、RED〇<1>、RED〇<2>、red〇〈3>其中之一信 號以選擇該等四個鎖存器中與該等I/〇線3 16中之一線相關 之一鎖存器。所啟動的感測器提供用於該缺陷常規記憶體 單元之夕餘纟己丨思體單元。在一匯流排3 3 6之四個信號線 • 之一線上提供四個REDO信號。提供四個信號 REDUNDANT—ON之一信號用於選擇該等四個多餘感測器 3 12之一感測器。 ( 圖5顯示針對圖4之十六個I/O線316之一線的緩衝器配 置。針對該等十六個輸出之每一輸出，透過針對一 128行 群組之一行解碼器350將128個感測器352之一對應群組耦 合至該記憶體陣列。該等感測器352之輸出皆係耦合至一 外部位址、在該匯流排333上的十六個DISABLE—LOAD信 號之一信號以及該等十六個1/〇線3 16之一線。該 DISABLE一LOAD信號抑制在針對一缺陷記憶體單元提供一 外部位址時將資料載入一感測器。圖6顯示該等四個多餘 鎖存器354、356、358、3 60之每一鎖存器具有作為一輸入 的ENABLE—LATCH信號，該ENABLE—LATCH信號係藉由 該多餘邏輯電路330在該匯流排334中之一信號線上產生。 - 該等四個多餘鎖存器之每一鎖存器還具有作為一輸入的 • RED0 <0:3>信號之一個別信號。該等REDO <〇:3>信號係 藉由圖4之多餘邏輯電路330產生用於選擇該等四個多餘鎖 存器354、356、3 58、360之一鎖存器。該等多餘鎖存器之 輸出係 REDUNDANT一ON <0:3>信號，該等 一 ΟΝ <0··3>信號係用於致能該等多餘感測器312之一感測器 126737.doc -16 - 200837761 的開放汲極信號。 圖7解說具有開放汲極輪出 w。 铷出的多餘鎖存器354、356、 358、360之一電路實施。針對 f μ匯&排316的十六個I/O線 之一線的該等64個鎖存器之輪出 御出之母一輸出係耦合至一多 餘感测器之一輸入線。例如， 、十對該專十六個I/O線之每 一線的該等四個鎖存器之第一鎖 蜎畀為係精由一開放汲極電 路耦合至該第一多餘感測器之一 _ 輸入。該4四個多餘感測

裔之每一感測器之每一輸入具有盥 其耦合的十六個開放汲 極。交叉耦合的反相器361、362裎祉 ^ ^ _ 徒供一鎖存電路，該鎖存 電路將該反相器3 61之一輸入踹早釭人 _ j %子耦合至該反相器362之一 輸出端子’而將該反相器361之_㈣端子輕合至該反相 器362之-輸入端子。該反相器加之—輸入端子係躺合至 一咖0選擇NMOS電晶體366之—沒極料。一輸入信號 redo係耦合至該REDO選擇NM〇s電晶體366之一閘極端 子。該REDO選擇NMOS電晶體366之一源極端子係耦合至 一鎖存致能電晶體364之一汲極端子。該電晶體364之一源 極端子係耦合至接地。該鎖存致能電晶體364之一閘極端 子係耦合至一 ENABLE—LATCH輸入端子。 快閃記憶體時序規格要求在位址/資料變化與為讓所有 該等位址及資料信號穩定一足夠時間而於一寫入啟用（w E) 信號的上升邊緣進行位址/資料鎖存之前之間提供一最小 的時間週期。本發明使用此最小時間週期將一輸入位址與 儲存於該等多餘位址暫存器332中的位址相比較。若比較 結果為真，則由該多餘邏輯電路330來設定一多餘鎖存 126737.doc -17- 200837761 器。 广命令循環期間，在上面提到的最小時間週期期間執 行-多餘位址比較。若—輸人位址係針對—缺陷常規記憶 體單元，則藉由在該匯流排334上的十六個enable—latch 栺唬中之一信號來設定該等64個鎖存器338之一鎖存器。 並不將輸入資料載入該等感測器31〇中之一對應感測器。 若欲將-資料位元程式化進一多餘行，則該等四個鎖存器 中之一鎖存益在該四線匯流排340上提供一信號以下拉該 等多餘感測器312中之一對應感測器之輸入線。值得—提 的係，該等多餘感測器3 12始終係開啟，而不管欲寫入的 資料如何。儘管如此，但僅在該匯流排34〇上的輸入線中 之一輸入線係由與其耦合的該等鎖存器338中之一鎖存器 而下拉時，該等多餘感測器312之一感測器才會將該對應 位兀線控制成使得將一輸入位元程式化進該多餘記憶體單 元陣列308。 總而言之，本發明藉由減少數目之電路及控制來提供用 於一快閃記憶體之多餘行。位址/資料變化與位址/資料鎖 存（寫入啟用WE上升邊緣）之間的一最小時間週期係用於將 輸入位址與在一多餘位址暫存器中的位址相比較。針對今 等16個記憶體輸出之每一輸出，有128個藉由一行解碼器 耦合至該記憶體陣列的感測放大器。該等感測放大器具有 位址輸入及資料輸入以及在出現一多餘位址時抑制該資料 載入之一 DISABLE一LOAD信號。該等四個多餘鎖存器具有 作為輸入的ENABLE—LATCH信號（藉由該多餘邏輯產生）與 126737.doc -18- 200837761

Redo <3:0>信號（藉由該多餘位址暫存器產生）而係用於選 擇忒等四個多餘鎖存器之一鎖存器。該等四個多餘鎖存器 之輸出係REDUNDANT一〇N<3 ··0>信號，該等信號係用於啟 動該等多餘感測放大器之開放汲極信號。 【圖式簡單說明】 圖1係本發明之一快閃記憶體裝置之一方塊圖。

圖2係解說如何將2048行配置於128行的16個群組中以提 供十六個I/O線之一圖式。 圖3係一先前技術之快閃記憶體多餘行系統之一方塊 圖〇 圖4係依據本發明之一快閃記憶體多餘行系統之一方塊 圖〇 圖5係針對一記憶體系統之一單一 1/〇線之一行解碼器及 感測器之一方塊圖。 圖6係解說致能四個多餘感測器之一感測器的四個多餘 鎖存器之一方塊圖。 、 圖7係具有一開放汲極輸出之一多餘鎖存電路之一電路 圖0 【主要元件符號說明】 100 102 104 106 108 快閃記憶體裝置 記憶體陣列或子陣列 預解碼器 列位址匯流排 列解碼器 126737.doc -19- 200837761 110 行位址匯流排 112 行解碼器 114 匯流排 116 2048線匯流排 118 2048線匯流排 120 感測器及感測電路 122 資料匯流排 130 典型行群組 132 匯流排 134 典型行解碼器/感測放大器電路 136 信號線 150 傳統快閃記憶體多餘行系統 152 常規快閃記憶體陣列 154 常規行解碼器電路 156 多餘記憶體陣列 158 多餘行解碼器 160 常規感測器 162 多餘感測器 164 I/O線 166 匯流排 170 命令使用者介面（CUI)電路 172 端子 174 信號線 180 多餘位址暫存器 126737.doc -20- 200837761 182 多餘邏輯電路 184 2048位元匯流排 300 快閃記憶體多餘行系統 302 常規快閃記憶體陣列 304 常規行解碼器電路 306 多餘4行陣列/多餘記憶體陣列 308 多餘4行解碼器 310 常規感測器 312 多餘感測器 316 I/O線（資料I/O匯流排） 320 命令使用者介面（CUI)電路 322 端子 324 信號線 330 多餘邏輯電路 332 多餘位址暫存器 333 匯流排 334 匯流排 336 匯流排 338 64個多餘鎖存器之一群組 340 四線匯流排 350 行解碼器 352 感測器 354 、 356 、 多餘鎖存器 358 、 360 126737.doc -21- 200837761 361、362 反相器 364 鎖存致能電晶體 366 REDO選擇NMOS電晶體 126737.doc -22-

Claims (1)

1. 200837761 十、申請專利範圍： 1. 一種具有行多餘之記憶體，其包含： 一常規記憶體陣列’其具有若干常規行解碼器與若干 常規感測器； 、 一多餘記憶體陣列，其具有一多餘行解碼器與若干多 . 餘感測器； 夕 若干多餘鎖存器，其係耦合至該等多餘感測器中之一 感測器； 多餘比較邏輯，其將一缺陷常規記憶體單元之一位址 與若干輸入位址相比較以停用針對一缺陷常規記憶體之 :等吊規感測态並致能一耦合至該等多餘感測器中之一 感測器的對應多餘鎖存器以啟動在該多餘記憶體陣列中 之一多餘行。 2. 如請求項1之記憶體，其中複數個多餘鎖存器係耦合至 一多餘感測器’而該多餘感測器係由該等多餘鎖存器中 {) 之一鎖存器來啟動。 3. 如請求項1之記憶體，其中該等多餘鎖存器係允許將若 干多餘鎖存器耦合至一多餘感測器之若干開放汲極電 • 路。 4· 一種用於快閃記憶體之行多餘系統，其包含： 一多餘記憶體陣列，其具有r行的多餘記憶體單元； ㈠固多餘感測器； 夕餘行解碼器，其係耦合於該多餘記憶體陣列與該 等1*個多餘感測器之間； 126737.doc 200837761 若干多餘位址暫存器，其儲存若干缺陷常規記憶體單 元之若干位址； η個群組^個多餘鎖存器’其中來自-群組的該等_ 多餘鎖存器中之每-鎖存器係輕合至該等多餘行感測器 之一個別感測器； 多餘比較邏輯，其將儲存於該等多餘位址暫存考中的 若干缺陷常規記憶體單元之㈣位址與—外部輸入位址 相比較，而若比較結果為真，則提供一 disable—L〇AD 信號來停料對m行的該等n個群組中之一群組之該等常 規感測器，向r個鎖存器的該等_群組中之—群电提供 一 ENABLE_LATCH信號以致能對應的若干多餘鎖存器 以及向在該等n個群組之該所停用群組中之一群组中的 該等Η固多餘鎖存器中之一個別鎖存器提供：個咖〇信號 中之一信號；以及 其中該等多餘鎖存考巾> # 、^ 選定鎖存器啟動該等r個 多餘感測器中之一感測器。 5. Γ請求項4之行多餘系統，其中該等多餘感測器係由該 等多餘鎖存器中之一鎖存器來下拉而啟動。 6. 如請求項5之行多餘系統，其中該箅 # Χ Γ個多餘鎖存器 2^多餘感測器中之每—感測器上允^個多餘 鎖存器之若干開放汲極電路。 7. ㈣求項4之行多餘系統’其中該等多餘鎖存器中之每 -鎖存器包括具有一鎖存輸入端子與一鎖存輸出端子並 包括一對交又輕合的反相m貞存電路，該對反㈣ 126737.doc 200837761 將’、中反相器之一輸入端子耦合至另一反相器之一輸 出端子。 =求項4之仃多餘系統，其中該等多餘鎖存器中之每 、貞存器包括-輸入電路’該輪入電路需要一 enable— latch信號與該等R则信號巾之_信號來啟動一多餘 鎖存器。 9.如請求項8之行多 卜 丹十用於該等多餘鎖存命丁 之母一鎖存器的該輸入電路包括兩個串聯麵合的電晶 體’該等電日日日體中之-電日日日體係藉由—題则latch #號所接通而該等電晶體中之另—電晶體係藉由一 REDO信號所接通。 U項9之行多餘系統，其中該等多餘鎖存器中之每 呈右括NM〇S輸出電晶體，該應⑽輸出電晶體 、 。至㈣存器之該輸出端子的閘極端子，且有 二:接地端子的源極，並具有…該㈣多 餘感心中之—感測器㈣放汲極。 11.如請求項4之行多餘系 盆 器提供該L〇ADPLr， #nXm個常規感測 該記慎心虎以啟用該等常規感測器的操作之 人^ “號係—用於該快閃記忾體之穹Α # (WE)信號。 以體之寫入啟用 12. —種具有行多餘之快 一常規記憶體陣列 η X m行的常規記憶體 閃記憶體，該快閃記憶體包含·· 其具有收集於m行的n個群組中之 單元； ' η X m個常規感測器 ’其具有^個I/O端子，· 126737.doc 200837761 一命令使用者介面，其接收一記憶體啟用信號以向該 專n X m個常規感測器提供一 LOAD_PL信號來啟用該等 常規感測器之操作； 停用構件’其係用以停用該等η X m個常規感測器； 一 ^丁解碼器’其係耦合於該常規記憶體陣列與該等常 規感測器之間； 一多餘記憶體陣列，其具有r行的多餘記憶體單元； r個多餘感測器，其係與該等常規感測器電性連通； 一多餘行解碼器’其係耦合於該多餘記憶體陣列與該 等r個多餘感測器之間； 多餘位址暫存器，其儲存若干缺陷常規記憶體單元之 若干位址； 個夕餘鎖存器’其在若干多餘鎖存器的η個群組中， 其中來自一群組的該等r個多餘鎖存器中之每一鎖存器係 耦合至該等多餘感測器中之一個別感測器； 多餘比較邏輯，其將儲存於該等多餘位址暫存器中的 若干缺fe㊉規圯憶體單元之若干位址與一外部輸入位址 相比較，而若比較結果為真，則提供一 disable_l〇ad 信號來停用針對㈤行的該等n個群組中之一群組之該等常 規感測器，向以固鎖存器的該等η個群組中之一群組提供 一 ENABLE 一 LATCH信號以致能對應的若干多餘鎖存器， 以及向在該等η個群組之該所停用群組之一群組中的該 等Η固夕餘鎖存器中之一個別鎖存器提供『個信號中 之一信號；以及 126737.doc 200837761 :中該等多餘鎖存器令之該一選定鎖存器啟動該等_ 夕餘感測器中之-感測器來啟動該等多餘行中之一行。 „ :東M 12之快閃記憶體’其具有用以由該等多餘鎖存 1之—鎖存11下拉該等多餘感測11來啟動該等多餘感 測^§之構 >[牛。 14. 如請求項13之快閃記憶體’ ”該等…個多餘鎖存器 係允許將η個多餘鎖存器與該等r個多餘感測器中之每— 感測裔耦合之若干開放汲極電路。 15. ^請求❹之快閃記憶體，其中該等多餘鎖存器中之每 一鎖存器包括具有—鎖存輸人端子與-鎖存輸出端子並 包括#父又輕合的反相器之—鎖存電路，該對反相器 將”中反相益之一輸入端子麵合至另一反相器之一輸 出端子。 16·如請求之快閃記憶體，其中該等多餘鎖存器中之每 鎖存為包括-輸入電路，該輸入電路需要一ENA则一 latch^與該等RED〇信號中之—信號二者來啟動一 多餘鎖存器。 17.如請求項16之快閃記憶體，其中用於該等多餘鎖存器， 之每-鎖存器的該輸入電路包括兩個串聯輕合的電晶 體’該等電晶體中之-電晶體係藉由_ ENABLE—LATCH 信號所接通而該等電日日日體之另—fB日日體係藉由-一勵ο 信號所接通。 1 8.如明求項1 7之快閃記憶體，其中該等多餘鎖存器尹之每 一鎖存器包括一 NMOS輸出電晶體，該NM〇s輸出電晶體 126737.doc 200837761 具有一耦合至該鎖存器之該輸出 ^ Λ 丁的閘極端子，且有 一耦曰至一接地端子的源極，並具 /、 σ ^ 輕合至該等r個多 餘感測器中之一感測器的開放汲極。 19.如請求項12之快閃記憶體，其 哭拇也茨專11 x m個常規感測 kul〇ad_pl信號以啟用該等常規感測器的摔作之 :=憶體啟用信號係一用於該快閃記憶體之寫入啟用 (WE)信號。

   2〇. ^種提供用於-記憶體的行多餘之方法，其包含以下步 _將-多餘行解碼器搞合於—多餘記憶體陣列與一多餘 行感測器之間； 、 個別的多餘行感測器； 位址與若干外部輸入位 將一多餘鎖存器群組耦合至一 將一缺陷常規記憶體單元之一 址相比較； 停用若干常規感測器；以及 致能一多餘鎖存器來啟動針對該多餘記憶體陣列之一 多餘感測器。 21. ^請求項20之方法，其包括藉由該等多餘鎖存器中之一 選定鎖存器將該多餘感測器下拉以啟動該多餘感測器。 22. 如明求項21之方法，其包括選擇—群組多餘鎖存器中之 一鎖存器。 126737.doc